专利名称：避免半导体堆叠发生微接触焊点断裂的半导体封装堆叠装置的制作方法
技术领域：
本发明涉及一种将多个半导体封装件高密度3D堆叠的架构，特别是涉 及一种能够均勻化焊料接合形状与面积，可达到避免半导体堆叠发生微接 触焊点断裂功效，另外还能够兼具有散热性与微间隔维持功效的避免半导 体堆叠发生微接触焊点断裂的半导体封装堆叠装置(Package-On-Package device, POP)。
背景技术：
当一电路板越来越小时，其表面可供安装元件的面积亦缩小。以往可 以将多个半导体封装件以并排(side-by-side)方式直接接合到电路板，而 先进的微小化电子产品将无法达成，故有人提出可以将多个半导体封装件 纵向3D堆叠，以符合小型表面接合面积与高密度元件设置的要求，即称之 为半导体封装堆叠装置(Package-On-Package device, POP)。目前在两个 半导体封装件的转接机构是焊球或是上下表面皆有焊料的转接板，釆用焊 球除了会有断裂问题之外，焊球必须变大可提供堆叠间隔，故容易产生有 焊球桥接与焊料污染的问题，并且现有习知的间隔焊球无法达到微接触的 型态，而导致接脚数与走线布线受到限制。采用转接板，则必须在转接板 中间设容置开口槽，并且开口槽的周边设有导通孔，元件成本较高。
Fujitsu/^司在美国专利第6476503号以及Tessera公司在美国专利公 开第2006/0138647号各提出一种可应用于封装堆叠的微接触架构。请参阅 图1所示，是一种现有习知的半导体封装堆叠装置的截面示意图。现有习 知的半导体封装堆叠装置100，主要包含一第一半导体封装件110、 一第二 半导体封装件120以及焊料130,其中，该第二半导体封装件120是堆叠在 该第一半导体封装件110之上，并以焊料130连接两半导体封装件110与 120。该第一半导体封装件110，具有一第一基板111、 一设置于该第一基 板111的一上表面111A的第一晶片112以及复数个形成于该基板的一下表 面111B的凸块113。利用复数个第一焊线114通过该第一基板111的一第 一槽孔111C,以电性连接该第一晶片112的焊垫至该第一基板111，并以 一第一封胶体115密封该些第一焊线114。如同该第一半导体封装件110 — 般，该第二半导体封装件120,具有一第二基板121、 一设置于该第二基板 121的一上表面121A的第二晶片122以及复数个形成于该基板的一下表面 121B的凸块123,例如铜凸块或其它不可回焊的柱状凸块。复数个第二焊线124通过该第二基板121的一第二槽孔121C，而电性连接该第二晶片122 至该第二基板121，并以一第二封胶体125密封该些第二焊线124。现有技 术在该第一半导体封装件110的该第一基板111的上表面111A是设有复数 个平垫状的连接垫111D,藉由该些焊料130接合该第二半导体封装件120 的该些凸块123至该第一半导体封装件110的对应连接垫111D，藉以达到 微接触的结构型态，封装件110与120堆叠时以该些凸块123作为微小化 接点，可增加讯号4妾脚数(high pin count)并可增加走线面积，更可以缩 小封装堆叠间隙(small POP stacking standoff)。
由于焊接的接合形状与面积的不匹配，焊料130在回焊后对于该些凸 块123的焊接强度以及对于该些连接垫111D的焊接强度两者不相同。特别 是，该焊料130在该些连接垫111D的焊接表面为平面状，对于剪向应力(即 第一基板lll热胀冷缩产生的热应力)的抵抗力较弱。此外，现有习知的该 些连接垫111D的表面是电镀有镍金层，金层会熔入焊料130内产生金脆效 应，焊接界面的强度将变得更薄弱。因此，当现有习知的半导体封装堆叠装 置IOO在高速运算下或处于散热不良的环境中，容易在该些连接垫lllD与 焊料130接触界面，或是凸块123的表面产生微接触焊点断裂。
由此可见，上述现有的半导体封装堆叠装置在结构与使用上，显然仍 存在有不便与缺陷，而亟待加以进一步改进。为解决上述存在的问题，相关 厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发 展完成，而一般产品又没有适切结构能够解决上述问题，此显然是相关业 者急欲解决的问题。因此如何能创设一种新型结构的避免半导体堆叠发生 微接触焊点断裂的半导体封装堆叠装置，实属当前重要研发课题之一，亦成 为当前业界极需改进的目标。
有鉴于上述现有的半导体封装堆叠装置存在的缺陷，本发明人基于从 事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理运用，积 极加以研究创新，以期创设一种新型结构的避免半导体堆叠发生微接触焊 点断裂的半导体封装堆叠装置，能够改进现有的半导体封装堆叠装置,使其 更具有实用性。经过不断的研究、设计，并经过反复试作样品及改进后，终 于创设出确具实用价值的本发明。
发明内容
本发明的主要目的在于，克服现有的半导体封装堆叠装置所存在的缺 陷，而提供一种新型结构的避免半导体堆叠发生微接触焊点断裂的半导体 封装堆叠装置，所要解决的技术问题是使其能够均匀化焊料接合形状与面 积，而可达到避免半导体堆叠发生微接触焊点断裂的功效，非常适于实用。
本发明的另一目的在于，提供一种避免半导体堆叠发生微接触焊点断裂的半导体封装堆叠装置，所要解决的技术问题是使其能够兼具有散热性 与樣史间隔维持的功效，A/v而更加适于实用。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据
本发明提出的一种半导体封装堆叠装置，其包含 一第一半导体封装件，其
包含一第一基板、 一第一晶片及复数个上层凸块，其中该些上层凸块与该
第一晶片是设置于该第一基板的一上表面； 一第二半导体封装件，其包含 一第二基板、 一第二晶片及复数个下层凸块，其中该些下层凸块是设置于 该第二基板的一下表面，该第二晶片是设置于该第二基板的一上表面；以及 复数个焊料，其接合该些上层凸块与该些下层凸块；其中，该第二半导体 封装件是叠设在该第一半导体封装件之上，并使该些下层凸块对准于该些 上层凸块，以利均匀焊接。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。 前述的半导体封装堆叠装置，其中所述的第 一半导体封装件更包含复 数个第二下层凸块，该些第二下层凸块是设置于该第一基板的一下表面。
前述的半导体封装堆叠装置，其另包含第二焊料，其是包覆该些第二下 层凸块。
前述的半导体封装堆叠装置，其中所述的第二半导体封装件更包含复 数个第二上层凸块，该些第二上层凸块是设置于该第二基板的一上表面。
前述的半导体封装堆叠装置，其中所述的第一半导体封装件更包含复 数个第一焊线，该第一基板是具有一第一槽孔，该些第一焊线是通过该第 一槽孔而电性连接该第 一 晶片与该第 一基板。
前述的半导体封装堆叠装置，其中所述第一半导体封装件更包含一第 一封胶体，其是形成于该第一槽孔，以密封该些第一焊线。
前述的半导体封装堆叠装置，其中所述第一封胶体是不覆盖该第一晶片。
前述的半导体封装堆叠装置，其中所述的第二半导体封装件是实质相 同于该第一半导体封装，而包含有复数个第二焊线与一第二封胶体。
前述的半导体封装堆叠装置，其中所述的该些下层凸块与该些上层凸 块是具有相同尺寸与外形。
前述的半导体封装堆叠装置，其中所述的该些下层凸块与该些上层凸 块是具有半锥形截面。
前述的半导体封装堆叠装置，其中所述的该些下层凸块与该些上层凸 块是为铜柱。
前述的半导体封装堆叠装置，其中所述的第二半导体封装件具有复数 个虚置凸块，其设置于该第二基板的下表面，并位于该第一半导体封装件的 该第一晶片上方，以供散热。前述的半导体封装堆叠装置，其中所述该些虚置凸块是接触该第一晶 片的背面。
前述的半导体封装堆叠装置，其中所述的该些焊料具有H形焊接截面。 前述的半导体封装堆叠装置，其中所述的该些焊料是为无铅焊剂。 本发明的目的及解决其技术问题还釆用以下技术方案来实现。依据本 发明提出的一种半导体封装堆叠装置，其包含复数个相互堆叠的半导体封 装件，每一半导体封装件包含一基板、 一晶片、复数个下层凸块及复数个 上层凸块，其中该些第一下层凸块是设置于该基板的一下表面，该些上层 凸块与该晶片是设置于该基板的一上表面，并且该些上层凸块与该些下层 凸块是具有相同的焊料接合形状与面积。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。 前述的半导体封装堆叠装置，其中所述的该些上层凸块与该些下层凸 块的焊料接合形状是为开口扩大的U形。
前述的半导体封装堆叠装置，其中所述的每一半导体封装件更包含复 数个焊线，该基板是具有一槽孔，该些焊线是通过该槽孔而电性连接该晶片 与该基板。
前述的半导体封装堆叠装置，其中所述每一半导体封装件更包含一封 胶体，其是形成于该槽孔，以密封该些焊线。
前述的半导体封装堆叠装置，其中所述的每一封胶体是不覆盖该晶片。
前述的半导体封装堆叠装置，其中所述的该些下层凸块与该些上层凸 块是具有半锥形截面。
前述的半导体封装堆叠装置，其中所述的该些下层凸块与该些上层凸 块是为铜柱。
前述的半导体封装堆叠装置，其中所述的每一半导体封装件具有复数 个虚置凸块，其是设于该基板的下表面，以供散热。
本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方 案，本发明避免半导体堆叠发生微接触焊点断裂的半导体封装堆叠装置至
少具有下列优点及有益效果
1、 本发明能够均匀化焊料接合形状与面积，而可以达到避免半导体堆 叠发生孩"妾触焊点断裂的优良功效，非常适于实用。
2、 本发明还能够兼具有散热性与微间隔维持的优良功效，从而更加适 于实用。
综上所述，本发明是有关一种避免半导体堆叠发生微接触焊点断裂的 半导体封装堆叠装置。该半导体封装堆叠装置，主要包含复数个微接触焊 点的半导体封装件以及焊接该些微接触焊点的焊料。每一半导体封装件包 含一基板以及一在基板上的晶片。下方半导体封装件的微接触焊点是位在复数个位于其基板上表面的上层凸块；上方半导体封装件的微接触焊点是 位在复数个位于其基板下表面的下层凸块。其中，该些下层凸块是可对准 在该些上层凸块，令该些焊料接合该些上层凸块与该些下层凸块。因此该 些上层凸块与该些下层凸块提供了相同的焊料接合形状与面积，而可以利 均匀焊接，避免半导体堆叠发生微接触焊点断裂。本发明具有上迷诸多优 点及实用价值，其不论在产品结构或功能上皆有较大改进，在技术上有显 著的进步，并产生了好用及实用的效果，且较现有的半导体封装堆叠装置 具有增进的突出功效，从而更加适于实用，并具有产业广泛利用价值，诚为 一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的 技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和 其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附 图，详细说明如下。
图l是一种现有习知的半导体封装堆叠装置的截面示意图。 图2是依据本发明第一具体实施例的一种半导体封装堆叠装置的截面 示意图。
图3是依据本发明第一具体实施例，该半导体封装堆叠装置中第 一半导 体封装件与第二半导体封装件在焊料接合处的局部截面示意图。
图4是依据本发明第一具体实施例，可由复数个半导体封装件组成的半 导体封装堆叠装置接合至一外部电路板的截面示意图。
图5是依据本发明第二具体实施例，另一种半导体封装堆叠装置的截面
示意图。 10: 110:
电路板
第一半导体封装件
上表面
第一槽孔
第一晶片
第一焊线
第二半导体封装件
上表面
第二槽孔
凸块
第二封胶体 半导体封装堆叠装置
111: 111B
半导体封装堆叠装置
第一基板
下表面
连接垫
凸块
第一封胶体 第二基板
下表面
楚 一 曰& 矛一曰日
第二焊线
焊料
第一半导体封装件211第一基板211A:上表面
211B:下表面211C:第一槽孔
212第一晶片212A:第一焊垫
213第一上层凸块214第二下层凸块
215第一焊线216第一封胶体
220第二半导体封装件221第二基板
221A:上表面221B:下表面
221C:第二槽孔222楚 一 曰tt 矛一曰日
222A:第二焊垫223第一下层凸块
224第二上层凸块225第二焊线
226第二封胶体230焊料
240第二焊料300半导体封装堆叠装置
310第一半导体封装件311第一基板
311A:上表面311B:下表面
312第一晶片313上层凸块
314下层凸块320第二半导体封装件
321第二基板321A:上表面
321B:下表面322第二晶片
323下层凸块324虛置凸块
330第一焊料340第二焊料
具体实施例方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功 效，以下结合附图及较佳实施例，对依据本发明提出的避免半导体堆叠发生 微接触焊点断裂的半导体封装堆叠装置其具体实施方式
、结构、特征及其
功效，详细i兌明如后。
依据本发明的第 一具体实施例，揭示了 一种避免半导体堆叠发生微接
触焊点断裂的半导体封装堆叠装置。请参阅图2所示，是依据本发明第一具 体实施例的一种半导体封装堆叠装置的截面示意图。本发明第一具体实施 例的一种半导体封装堆叠装置200，主要包含一第一半导体封装件210、 一 第二半导体封装件220以及复数个焊料230。
上述的第一半导体封装件210，主要包含一第一基板2U、 一第一晶片 212以及复数个第一上层凸块213，其中
该第一基板211,是为双面导通的电路板，例如印刷电路板。 该些第一上层凸块213与该第一晶片212，是设置于该第一基板211的 一上表面211A。该第一晶片212的主动面是朝向该第一基板211，以粘晶胶、胶带或覆晶凸块接合在该第一基板211的上表面211A。
在本实施例中，该第一基板211是具有一第一槽孔211C，其是贯穿该 第一基板211的上表面211A与下表面211B。而该第一半导体封装件210可 更包含复数个第一焊线215,该些第一焊线215是以打线方式形成，通过该 第一槽孔211C而电性连接该第一晶片212的复数个第一焊垫212A与该第 一基板211。
该第一半导体封装件210可更包含一第一封胶体216,以压模或点胶方 式，使其形成于该第一槽孔211C，以密封该些第一焊线215。该第一封胶体 216是可不覆盖该第一晶片212，以使该第一晶片212的背面为显露，有利于 散热与封装薄化。
上述的第二半导体封装件220，包含一第二基板221、 一第二晶片222 以及复数个第一下层凸块223，其中
该第二晶片222，是设置于该第二基板221的一上表面221A;
该些第一下层凸块223，是设置于该第二基板221的一下表面221B。
较佳地，该第二半导体封装件220是可实质相同于该第一半导体封装 件210，而包含有复数个第二焊线225与一第二封胶体226。该些第二焊线 225是通过该第二槽孔221C而电性连接该第二晶片222的复数个第二焊垫 222A与该第二基板221,并被该第二封胶体226所密封。
在本实施例中，该第一半导体封装件210可更包含复数个第二下层凸 块214，该些第二下层凸块214设置于该第一基板211的一下表面211B。该 第二半导体封装件220可更包含复数个第二上层凸块224，该些第二上层凸 块224是设置于该第二基板221的一上表面221A。
上述的该些焊料230,是接合该些第一上层凸块213与该些第一下层凸 块223。其中，该第二半导体封装件220是叠设在该第一半导体封装件210 之上，并使该些第一下层凸块223对准于该些第一上层凸块213,以利均匀 焊接。通常该些焊料230是可为无铅悍剂，以锡96. 5°/。-银30/。-铜0. 5%的焊 料而言，在到达回焊温度约摄氏217度以上，最高温约为摄氏245度时能 产生焊接的湿润性，然而该些第一上层凸块213与该些第一下层凸块223 则必须具有高于上述回焊温度的熔点。
请参阅图3所示，是依据本发明第一具体实施例，该半导体封装堆叠 装置中第 一半导体封装件与第二半导体封装件在焊料接合处的局部截面示 意图。该些第一下层凸块223与该些第一上层凸块213,是可具有相同尺寸 与外形，例如该些第一下层凸块223与该些第一上层凸块213可具有半锥 形截面，如半圆锥体或梯形体，亦可为打线形成的结线凸块。该些第一下层 凸块223与该些第一上层凸块213可为铜柱或其它不需要回焊的凸块。该 些第一下层凸块223与该些第一上层凸块213是具有纟效接触的型态。以现有习知的双倍资料传输速率第二代(DDR2)的动态随机存取记忆体 所使用的窗口型球格阵列封装构造(wBGA)为例，现有习知的封装构造的锡 球直径约为0. 45mm,可接合锡球的基板互连接垫开口约为0. 35mm至0. 4mm 之间，在表面粘着(SMT)完成的间隔高度(standoff height)约为0. 3腿左 右。相对地，本发明的第一下层凸块223与第一上层凸块213的高度约可介 于0. 08mm至0. 15mm之间，凸块顶端表面在0. 06mm以上，凸块底部尺寸在 0. 18mm左右，该第一半导体封装件210与该第二半导体封装件220两者堆 叠结合后间隔高度约为0. 275mm。因此，本发明可供接合凸块的基板互连接 垫的间距可更加缩小，而可以符合高密度多端子数的要求。
请再参阅图3所示，该些焊料230将具有H形焊接截面，使得上下焊 接的强度为一致，且对于剪向应力的抵抗力较强。换言之，该些第一上层 凸块213与该些第一下层凸块223将可达到具有相同的焊料接合形状与面 积。因此，本发明能够均匀化焊料接合形状与面积，而可达到避免半导体 堆叠发生微接触焊点断裂的功效，进而提升了两面堆叠的上板可靠度 (board level reliabi1ity)。
请参阅图4所示，是依据本发明第一具体实施例，可由复数个半导体封 装件组成的半导体封装堆叠装置接合至一外部电路板的截面示意图。该半 导体封装堆叠装置200可另包含第二焊料240，其是包覆该些第二下层凸块 214。该半导体封装堆叠装置200藉由该些第二焊料240对外接合至一外部 电路板10。而在该半导体封装堆叠装置200的上方可再任意堆叠适当数量 的该第二半导体封装件220,达到记忆体容量或是功能的扩充。
请参阅图5所示，是依据本发明第二具体实施例，另一种半导体封装 堆叠装置的截面示意图。依据本发明的第二具体实施例，揭示了另一种半 导体封装堆叠装置。该半导体封装堆叠装置300，主要包含一第一半导体封 装件310、 一第二半导体封装件320以及复数个第一焊料330。
上述的第一半导体封装件310,包含一第一基板311、 一第一晶片312 以及复数个上层凸块313;其中，该些上层凸块313与该第一晶片312是设 置于该第一基板311的一上表面311A。在本实施例中，该第一晶片312设 置于该第一基板311的方式是为覆晶接合。
上述的第二半导体封装件320，包含一第二基板321、 一第二晶片322 以及复数个下层凸块323;其中，该些下层凸块323是设置于该第二基板 321的一下表面321B,该第二晶片322是设置于该第二基板321的一上表 面321A。
上述的该些第一焊料330，是接合该些上层凸块313与该些下层凸块 323。其中，该第二半导体封装件320是叠设在该第一半导体封装件310之 上，并使该些下层凸块323对准于该些上层凸块313，以利均匀焊接。而较佳地，该些上层凸块313与该些下层凸块323的焊料接合形状是为开口扩大 的U形。
该第一半导体封装件310可更包含复数个下层凸块314,该些下层凸块 314是设置于该第一基板311的一下表面311B。该半导体封装堆叠装置300 可另包含第二焊料340,其是包覆该些下层凸块314。
较佳地，该第二半导体封装件320可具有复数个虚置凸块324，其设置 于该第二基板321的下表面321B,并位于该第一半导体封装件310的该第 一晶片312的上方，以供散热。该些虚置凸块324可接触该第一晶片312 的背面，故该些虚置凸块324除了能增进散热性之外，还兼具有微间隔维 持的功效。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式 上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发 明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利 用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但 凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例 所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围 内。
权利要求
1、一种半导体封装堆叠装置，其特征在于其包含一第一半导体封装件，其包含一第一基板、一第一晶片及复数个上层凸块，其中该些上层凸块与该第一晶片是设置于该第一基板的一上表面；一第二半导体封装件，其包含一第二基板、一第二晶片及复数个下层凸块，其中该些下层凸块是设置于该第二基板的一下表面，该第二晶片是设置于该第二基板的一上表面；以及复数个焊料，其接合该些上层凸块与该些下层凸块；其中，该第二半导体封装件是叠设在该第一半导体封装件之上，并使该些下层凸块对准于该些上层凸块，以利均匀焊接。
2、 根据权利要求1所述的半导体封装堆叠装置，其特征在于其中所述 的第一半导体封装件更包含复数个第二下层凸块，该些第二下层凸块是设 置于该第一基板的一下表面。
3、 根据权利要求2所述的半导体封装堆叠装置，其特征在于其另包含 第二焊料，其是包覆该些第二下层凸块。
4、 根据权利要求1所述的半导体封装堆叠装置，其特征在于其中所述 的第二半导体封装件更包含复数个第二上层凸块，该些第二上层凸块是设置于该第二基板的一上表面。
5、 根据权利要求l所述的半导体封装堆叠装置，其特征在于其中所述 的第一半导体封装件更包含复数个第一焊线，该第一基板是具有一第一槽 孔，该些第一焊线是通过该第一槽孔而电性连接该第一晶片与该第一基板。
6、 根据权利要求5所述的半导体封装堆叠装置，其特征在于其中所述的第一半导体封装件更包含一第一封胶体，其是形成于该第一槽孔，以密封 该些第一焊线。
7、 根据权利要求6所述的半导体封装堆叠装置，其特征在于其中所述 的第一封胶体是不覆盖该第一晶片。
8、 根据权利要求6或7所述的半导体封装堆叠装置，其特征在于其中 所述的第二半导体封装件是实质相同于该第一半导体封装，而包含有复数 个第二焊线与一第二封胶体。
9、 根据权利要求1所述的半导体封装堆叠装置，其特征在于其中所述 的该些下层凸块与该些上层凸块是具有相同尺寸与外形。
10、 根据权利要求1所述的半导体封装堆叠装置，其特征在于其中所述 的该些下层凸块与该些上层凸块是具有半锥形截面。
11、 根据权利要求1所述的半导体封装堆叠装置，其特征在于其中所述 的该些下层凸块与该些上层凸块是为铜柱。
12、 根据权利要求1所述的半导体封装堆叠装置，其特征在于其中所述 的第二半导体封装件具有复数个虚置凸块，其是设置于该第二基板的下表 面，并位于该第 一半导体封装件的该第 一晶片上方，以供散热。
13、 根据权利要求12所述的半导体封装堆叠装置，其特征在于其中所 述的该些虚置凸块是接触该第 一 晶片的背面。
14、 根据权利要求1所述的半导体封装堆叠装置，其特征在于其中所述 的该些焊料具有H形焊接截面。
15、 根据权利要求1所述的半导体封装堆叠装置，其特征在于其中所述 的该些焊料是为无铅焊剂。
16、 一种半导体封装堆叠装置，其特征在于其包含复数个相互堆叠的 半导体封装件，每一半导体封装件包含一基板、 一晶片、复数个下层凸块及 复数个上层凸块，其中该些第一下层凸块是设置于该基板的一下表面，该些 上层凸块与该晶片是设置于该基板的一上表面，并且该些上层凸块与该些 下层凸块是具有相同的焊料接合形状与面积。
17、 根据权利要求16所述的半导体封装堆叠装置，其特征在于其中所 述的该些上层凸块与该些下层凸块的焊料接合形状是为开口扩大的U形。
18、 根据权利要求16所述的半导体封装堆叠装置，其特征在于其中所 述的每一半导体封装件更包含复数个焊线，该基板是具有一槽孔，该些焊线 是通过该槽孔而电性连接该晶片与该基板。
19、 根据权利要求18所述的半导体封装堆叠装置，其特征在于其中所 述的每一半导体封装件更包含一封胶体，其是形成于该槽孔，以密封该些焊 线。
20、 根据权利要求19所述的半导体封装堆叠装置，其特征在于其中所 述的每一封胶体是不覆盖该晶片。
21、 根据权利要求16所述的半导体封装堆叠装置，其特征在于其中所 述的该些下层凸块与该些上层凸块是具有半锥形截面。
22、 根据权利要求16所述的半导体封装堆叠装置，其特征在于其中所 述的该些下层凸块与该些上层凸块是为铜柱。
23、 根据权利要求16所述的半导体封装堆叠装置，其特征在于其中所 述的每一半导体封装件具有复数个虚置凸块，其是设于该基板的下表面，以 供散热。
全文摘要
本发明是有关于一种避免半导体堆叠发生微接触焊点断裂的半导体封装堆叠装置。该半导体封装堆叠装置，主要包含复数个微接触焊点的半导体封装件以及焊接该些微接触焊点的焊料。每一半导体封装件包含一基板以及一在基板上的晶片。下方半导体封装件的微接触焊点是位在复数个位于其基板上表面的上层凸块；上方半导体封装件的微接触焊点是位在复数个位于其基板下表面的下层凸块。其中，该些下层凸块是可对准在该些上层凸块，令该些焊料接合该些上层凸块与该些下层凸块。因此，该些上层凸块与该些下层凸块提供了相同的焊料接合形状与面积，而可以利均匀焊接，避免半导体堆叠发生微接触焊点断裂。
文档编号H01L25/065GK101315922SQ200710106720
公开日2008年12月3日 申请日期2007年5月30日 优先权日2007年5月30日
发明者岩田隆夫, 方立志, 范文正 申请人:力成科技股份有限公司