半导体集成电路器件及其制造方法

专利名称：半导体集成电路器件及其制造方法
技术领域：
半导体集成电路器件通常采用被直接集成到器件中的电容器。这种集成 电容器包括通过介电层相互隔开的第一和第二电极。在集成器件中，电容器已经被形成于多个不同结构中，包括MOS (金属-氧化物-半导体)电容 器，PN结电容器，PIP (多晶硅-绝缘体-多晶硅)电容器，和MIM (金 属-绝缘体-金属)电容器，其每一个特征都在于用于形成电极和介电层的 材料类型。
MOS和PIP电容器类型采用多晶半导体层或单晶半导体层作为电容器 的电极，且PN介电容器类型采用掺杂的单晶半导体作为底部电极。很好理 解，这种多晶半导体或单晶半导体材料显示出高于金属的电阻率。此外，当 将偏置电压施加到由多晶半导体或单晶半导体材料形成的电容器电极时，产 生耗尽区，导致所施加的偏置电压变得不稳定，反而导致电容器电容值不希 望的变化。电容器电容值的变化使得电容器高度依赖于施加到电容器的信号 频率。为了提高CMOS逻辑模拟器件、如模拟数字转换器等中的信噪比 (SNR)，希望降低CMOS模拟电容器电容的电压系数，或VCC。 VCC降 低意味着响应于所施加电压变化的电容变化相对低。VCC值特征在于
其中Q)是标称的器件电容，且其中(dC/dV)是响应于所施加电压的电容变化。
另一方面，MIM电容器采用金属材料用于形成电容器电极。结果，电 容器电极具有较低电阻率。较低电阻率导致在获得的电容器中更稳定的电容 值，反而导致降低的频率相关性。当将偏置电压施加到由金属形成的电容器 电极时，不产生或产生很小的耗尽区，且因此，可以实现稳定的电容值，尽 管所施加电压有变化。
通过这种稳定电容特性，MIM电容器在集成器件、如模拟器件、芯片 上系统(SoC )器件和混合模式信号应用中享有普遍应用。例如，这种MIM 电容器容易被用于CMOS图像传感器(CIS)、 LCD驱动器IC (LDI)、 RF 滤波装置等。常规PIP电容器包括由多晶硅形成的第一和第二电极，这两个电极通过 绝缘电容器介电层分离。制造PIP电容器相对简单，这是由于形成电容器元 件仅需要单个额外光掩模。此外，PIP电容器通常被形成于器件的下部水平 上，且结果，享有增强的布线特性，这是由于可获得用于金属互联的宽布线区域，由于在上部水平层、如金属-1和金属-2层上的金属互联线能够被直接布线到PIP电容器位置上，而不会干扰电容器。然而，如上所述这种PIP 电容器经受高电阻变化，由于多晶硅电极特征性地包括耗尽区。耗尽区防止使用PIP电容器形成高值性能电容器，其具有高电容值和低VCC值。相反地，常规MIM电容器提供高性能操作，但是由于MIM电容器具有 在金属布线层、如金属-1、金属-2以及上部水平层中形成的大的顶部和底 部电极而干扰了上部水平布线。因此，电极占据了否则将^皮金属层中的互联 线占据的空间。此外，形成集成MIM电容器通常需要至少两个额外光刻掩 模，以分别限定顶部和底部板，以完成器件制造、器件的复杂制造。发明内容在此公开的本发明的实施例涉及包括MIM型电容器的半导体器件及其 制造方法。尤其，公开了其每一个都包括形成于图案化导体层上的MIM型 电容器的半导体器件，该图案化的导体层被用于在半导体器件另一部分上形 成晶体管的栅极层。由于电极由金属材料形成且因此不具有明显的耗尽区， 并且还提供了金属互联的宽布线区，由于MIM型电容器被形成于器件下部 布线层下方，因此获得的MIM型电容器提供了高性能操作。也公开了形成 这种MIM型电容器件的方法。在第一方面中，半导体器件包括半导体基板；在基板顶部部分处的绝 缘体，限定绝缘体区域；在基板上的导电层图案，该导电层图案由公共导电 层图案化，该导电层图案包括绝缘体区域中的绝缘体上的第 一 图案部分和在 基板有源区域中的基板上的第二图案部分，其中第二图案部分包括在有源区 域中的晶体管的栅极；和在绝缘体区域中的绝缘体上的电容器，该电容器包 括在导电层图案的第一图案部分上的下部电极，在下部电极上的介电层图 案，和在介电层图案上的上部电极。基板可包括选自以下组的基板，该组包括块状半导体基板，绝缘体上 硅结构，和具有生长于其上的外延层的半导体基板。绝缘体可包括浅沟槽隔离(STI)或硅的局部氧化(LOCOS)结构。在 一个实施例中，导电层包括多晶硅。半导体器件可进一步包括在有源区域中导电层图案的第二图案部分下方的基板上的栅极绝缘体层图案。栅极绝缘体层图案可任选地进一步位于绝缘体区域中导电层图案的第 一图案部分下方的绝缘体上。下部电极可包括选自以下组的金属，该组包括Ti、 Ta、 W、 Hf、 Zr、 TiN、 TaN、 WN、 HfN、 ZrN及其合金。介电层图案可包括选自以下组的介电材料，该组包括高k介电材料、 氧化物材料和氧化物-氮化物_氧化物(ONO )结构。上部电极可包括在介电层图案上的第一上部电极层图案和在第一上部 电极层图案上的第二上部电极层图案。第一上部电极层图案可包括选自以下组的金属，该组包括TiN、 TaN、 WN、 HfN、 ZrN及其它金属氮化物。第二上部电极层图案可包括选自以下组的金属，该组包括Cu和W。介电层可进一 步被沿着上部电极的侧壁设置。半导体器件可进一步包括在基板上的层间绝缘体层，其中穿过层间绝缘 体层形成电容器。电容器进一步位于导电层图案的第一图案部分的一部分上，其中下部电 极接触穿过层间绝缘体层延伸并接触导电层图案第 一图案部分的另 一部分 的上表面。半导体器件进一步包括上部电极接触，该上部电极接触穿过层间绝缘体 层延伸并接触上部电极的上表面。上部电极接触可包括多个接触。层间绝缘 体层可包括第一层间绝缘体层且半导体器件可进一步包括在电容器上和第 一层间绝缘体层上的第二层间绝缘体层，且上部电极接触穿过第二层间绝缘 体层延伸以接触上部电极的上表面。半导体器件可进一步包括在接触上部电极接触的第二层间绝缘体层上的互联通孔。半导体器件可进一步包括在层间绝缘体层和电容器上的互联通孔，至少 一个互联通孔与上部电极直接接触。
在另一方面，形成半导体器件的方法包括在半导体基板的顶部部分提 供绝缘体，限定绝缘体区域；在基板上提供导电层并图案化导电层以形成导 电层图案，该导电层图案包括在绝缘体区域中的绝缘体上的第一图案部分和 在基板有源区域中的基板上的第二图案部分；在绝缘体区域中的绝缘体上提 供电容器，该电容器通过以下步骤实现在导电层图案的第一图案部分上提 供下部电极，在下部电极上提供介电层图案，和在介电层图案上提供上部电 极。第二图案部分可包括在有源区域中的晶体管的栅极。 提供绝缘体可包括使用选自以下组的工艺提供绝缘体，该组包括浅沟 槽隔离(STI)和硅的局部氧化(LOCOS)。 导电层可包括多晶硅。该方法可进一步包括在提供导电层之前在有源区域中的基板上提供栅 极绝缘体层图案。该方法可进一步包括在提供导电层之前在绝缘体区域中的基板上提供 栅极绝缘体层图案。下部电极可包括选自以下组的金属，该组包括Ti、 Ta、 W、 Hf、 Zr、 TiN、 TaN、 WN、 HfN、 ZrN及其合金。介电层图案可包括选自以下组的介电材料，该组包括高k介电材料、 氧化物材料和氧化物-氮化物-氧化物(ONO )结构。上部电极可包括在介电层图案上的第一上部电极层图案和在第一上部 电极层图案上的第二上部电极层图案。第一上部电极层图案可包括选自以下组的金属，该组包括TiN、 TaN、 WN、 HfN、 ZrN和其他金属氮化物。第二上部电极层图案可包括选自以下组的金属，该组包括Cu和W。提供电容器可包括在基板上和在导电层图案上提供层间绝缘体层；图 案化层间绝缘体层以形成暴露出导电层图案的第 一 图案部分的 一部分的开 口；在开口的底部和内部侧壁上提供下部电极层；蚀刻下部电极层以在开口 底部上形成下部电极层图案；在下部电极层上提供介电层；在介电层上提供 上部电极层；和进行平坦化处理以暴露出在上部电极层和介电层下方的层间 绝缘体层，从而提供介电层图案和上部电极层图案。在一个实施例中，蚀刻下部电极层从开口的内部侧壁去除电极层。
该方法可进一步包括在图案化层间绝缘体层之前在层间绝缘体层上提 供牺牲层，且其中图案化进一步包括图案化牺牲层和层间绝缘体层以形成第 一开口。该方法可进一步包括扩大第 一开口以使用蚀刻工艺提供第二开口 。 在一个实施例中，在扩大之后，牺牲层的被底切部分悬置在第二开口上方。在一个实施例中，电容器在导电层图案的第一图案部分的一部分上，且 该方法可进一步包括形成穿过层间绝缘体层延伸并接触导电层图案的第一 图案部分的另一部分的上表面的下部电极接触。该方法可进一 步包括形成穿过层间绝缘体层延伸并接触上部电极的上 表面的上部电极接触。该方法可进一 步包括形成具有多个接触的上部电极接触。在一个实施例中，层间绝缘体层包括第一层间绝缘体层，且该方法进一步包括在进行平坦化工艺之后，在电容器上和第一层间绝缘体层上形成第 二层间绝缘体层，其中上部电极接触穿过第二层间绝缘体层延伸以接触上部 电极的上表面。该方法可进一步包括在接触上部电极接触的第二层间绝缘体 层上形成互联通孔。在进行平坦化工艺之后，该方法还可以包括在层间绝缘体层上和电容器 上形成互联通孔，至少一个互联通孔与上部电极直接接触。


根据本发明优选实施例的更具体描述，本发明前述和其它的目的、特征 和优点将4艮明显，如图附图中所示，附图中，贯穿不同的图，相似的参考符 号涉及相同部件。附图不必按照比例，强调而不是受限于示出本发明的原理。 图1A至1F是根据本发明第一实施例，制造集成MIM电容器件的方法、 和根据该方法形成的集成MIM电容器件的剖面侧视图；图2是根据本发明第二实施例的集成MIM电容器件的剖面侧视图； 图3A至3E是根据本发明第三实施例，制造集成MIM电容器件的方法、 和根据该方法形成的集成MIM电容器件的剖面侧视图；图4是根据本发明第四实施例的集成MIM电容器件的剖面侧视图； 图5是表示对于根据本发明制造的MIM电容器，作为所施加电压函数
的相对稳定电容密度的实验数据的图；图6是表示根据本发明，对于根据八个不同制造工艺制造的MIM电容 器，作为晶片数量函数的VCC值的重复性的实验数据的图；图7是表示对于根据本发明制造的MIM电容器，作为应力电压(stress voltage)函数的失效时间的实验数据的图；图8是表示根据本发明，对于晶片不同区域上制造的MIM电容器，作 为所施加电压的函数的相对稳定漏电流密度的实验数据的图；图9是表示根据本发明，对于在晶片不同区域上制造的MIM电容器， 提供作为所施加电压函数的归 一化电容值中的重复性的实验数据的图；图IO是表示根据本发明，对于根据八个不同制造工艺制造的MIM电容 器，作为所施加电压函数的漏电流密度的实验数据的图；图11是根据本发明，引起图6和10的实验数据的八个制造工艺的表格。
具体实施方式
现在，将参考附图更加全面地描述本发明的示范性实施例，附图中，示 出了本发明的优选实施例。但是，本发明可以以不同形式实施，且不应将其 理解为限于在此列出的实施例。贯穿该说明书，相似的数字表示相同的元件。将理解，尽管术语第一、第二等在此可用于描述不同的元件，但是这些 元件不用限于这些术语。这些术语用于相互区分元件，但是不隐含要求元件 顺序。例如，第一元件可被称为第二元件，且相似地，第二元件可被称为第 一元件，而不超出本发明的范围。如在此所使用的，术语"和/或"包括一 个或多个所列相关项的任一个和所有组合。将理解，当元件或层被称作在另一个元件或层"上"时，其可直接位于另一元件或层上，或者可存在插入元件或层。将理解，当元件或层被称作"连接"或"耦合"到另一元件或层上时， 其可直接连接或耦合到另一元件或层，或者存在插入元件或层。相反，当元 件或层被称作"直接连接"或"直接耦合"到另一元件或层时，不存在插入 元件或层。用于描述元件或层之间关系的其他词可以以相似的方式(例如， "之间"与"直接在之间"，"相邻"与"直接相邻"等)解释。在此使用的术语仅用于描述特定实施例的目的，并非旨在限制本发明。 如在此所使用的，单数形式的"一个"和"该"也包括复数形式，除非上下
文清楚地另外说明。应进一步理解，当在此使用时，术语"包括"指定所述 特征、步骤、操作、元件和/或部件的存在，但是不排除存在和增加一个或 多个其他特征、步骤、操作、元件、部件和/或其组合。如在此所使用的，术语"基板"涉及任意数量的基板类型，包括但不限 于块状半导体基板、绝缘体上硅(SOI)结构或者外延层，例如是生长在体 基板上的单晶层。图1A至1F是根据本发明第一实施例，制造集成MIM电容器件的方法 和根据该方法形成的集成MIM电容器件的剖面侧视图。参考图1F,根据本公开第一实施例的MIM电容器件包括基板100。场 氧化物结构102 4皮形成在基板100中以限定基板100的隔离区90和有源区 92。在有源区92中，可形成有源器件如晶体管94。该实例中，晶体管94 包括在基板有源区上形成的第一栅极叠层130a。源和漏极区128被形成于第 一栅极叠层130a左和右侧的基板100中。MIM型电容器结构MIM^t形成于场氧化物区102上，该场氧化物区102 隔离MIM型电容器MIM和基板的有源区92。 MIM型电容器部件被形成在 与第一栅极叠层结构同时形成且为相同材料的第二栅极叠层130b结构上。 该第二栅极叠层130b不作为晶体管的4册极工作，而作为MIM型电容器MIM 的下部电极160和连接到上级通孔242a的下部电极的垂直接触190a之间的 互联路径工作。MIM型电容器结构包括与第二栅极叠层130b的多晶硅层图案120b接 触的下部电极160，在下部电极160上的电容器电介质170,在电容器电介 质170上的上部电极180。在一个实施例中，上部电极180包括作为粘结层 工作的第一上部电极层182和作为金属填充层工作的第二上部电极层184。 第一层间电介质(ILD ) 140和第二 ILD 210被提供于获得的MIM型电容器 MIM和晶体管上。通过第一和第二ILD层140、210提供垂直接触190a、190b、 190c和190d，以提供MIM型电容器MIM的第一和第二电极160、 180和上 级互联通孔242a、 242b之间的导电路径，和提供有源区中晶体管的栅极130a 和源极/漏极128与上级互联通孔242c、 242d之间的导电路径。现在将参考图1A至1F描述制造包括图1F的MIM电容器的集成半导 体器件的示范性方法。参考图1A,场氧化物结构102被形成于基板100中，以限定基板100的隔离区90和有源区92。在一个实例中，根据公知的隔离结构形成技术， 使用浅沟槽隔离(STI)工艺或LOCOS工艺形成场氧化物区102。在不同实 施例中，场氧化物区可被形成于基板100中、上或上方。在有源区中，可形成有源器件如晶体管94。该实例中，在基板的有源区 上叠置并图案化第一栅极叠层130a,和使用与第一栅极叠层130a相同的材 料，在场氧化物区102上叠置并图案化第二栅极叠层130b。在一个实例中， 第一和第二栅极叠层包括被图案化以形成第一和第二栅极氧化物层图案110a、 110b和第一及第二栅极多晶硅层图案120a、 120b的栅极氧化物层110 和栅极多晶硅层120。在有源区92中，可以在第二栅极多晶硅图案120a上 形成硅化物层129以降低栅极电阻率，并且可根据常规技术将硅化物层形成 于源极/漏极区128上以降低这些区域中接触的电阻率。在图1A的示范性 实施例中，在第二栅极多晶硅图案120b上提供任选的硅化物阻挡层，以防 止在第二栅极多晶硅图案120b上形成硅化物。在另一实施例中，硅化物层 可形成于第二栅极多晶硅图案120b上。然后，根据公知的侧壁间隙壁形成 技术，通过采用各向异性蚀刻的绝缘层将第一和第二侧壁间隙壁123a、 123b 形成于第一和第二栅极叠层130a、 130b上。在该示范性实施例中，使用离子注入将源极和漏极区128形成于第一栅 极叠层130a的左和右侧的基板100中。源极和漏极区128中的每一个都可 以包括重掺杂区126和轻掺杂区122，如晶体管制造技术的现有技术中公知 的那样。然后将层间介电层(ILD) 140形成于获得的结构上。在一个实施例中， ILD层140包括氧化硅。然后例如使用化学机械抛光(CMP )工序平坦化ILD。 然后在平坦化ILD 140上提供牺牲层150。在各实施例中，牺牲层包括TiN、 TaN、 SiN、金属氮化物或关于ILD层140的氧化硅材料具有湿法蚀刻选择 性的其他材料。参考图1B,使用光刻掩模图案蚀刻牺牲层150和ILD 140以在ILD中 形成电容器开口 152。在本实施例中，仅需一个光刻掩^^形成将限定电容器 部件最终位置的电容器开口 152。这引起集成MIM电容器更有效的制造。参考图1C,电容器开口 152被扩大以形成扩大的电容器开口 154。该工 艺中ILD 140被选择性地蚀刻，同时保留牺牲层150。以这种方式，在扩大 的开口 154侧壁处的牺牲层被底切长度R,其程度是蚀刻工序持续时间的函 数。在该扩大工序中，氧化物蚀刻剂如LAL或HF可用于扩大开口 152，同 时最低限度地蚀刻或者不蚀刻牺牲层150。参考图1D，金属层160被沉积在包括牺牲层150的获得的结构上和扩 大的电容器开口 154的内部侧壁和底部表面上。在一个实例中，使用溅射工 艺沉积金属层160。该金属层160例如包括选自以下组的材料，该组包括Ti、 Ta、 W、 Hf、 Zr、 TiN、 TaN、 WN、 HfN、 ZrN及这些材料的组合。金属层 160位于扩大的开口 154底部表面上的部分在随后工艺中将成为电容器的下 部电极。因此在该沉积期间，希望被沉积在扩大开口 154底部表面上的金属 层160的底部部分足够厚，使得在湿法蚀刻位于牺牲层160上的金属层顶部 之后仍然保留形成下部电极的足够量材料。参考图1E，使用蚀刻工艺如湿法蚀刻工艺将金属层160分割成分开的 部分。该湿法蚀刻的结果是，之前涂覆在扩大的电容器开口 154内部侧壁上 的金属层160的侧壁和之前涂覆在牺牲层150被底切部分侧表面上的那部分 金属层160被去除。因此，在扩大的电容器开口底部表面上的金属层160的 第一部分保留，以提供用于MIM电容器的下部电极160。此时，在牺牲层 150上的金属层160的第二部分也保留。然后，电容器介电层170被形成在获得的结构，涂覆牺牲层150上的金 属层160的第二部分，涂覆金属层160的第二部分的内部侧壁和牺牲层，涂 覆牺牲层150的被底切部分，并涂覆下部电极160上的扩大电容器开口 154 的内部侧壁和底部表面。在示范性实施例中，电容器电介质层170包括选自 以下组的材料，该组材料包括高k电介质材料、氧化物、氧化物-氮化物 -氧化物结构和其组合物。170的顶部和侧表面，并填充扩大的电容器开口。在一个实例中，上部电极 层180包括第一上部电极层182和第二上部电极层184。第一上部电极层182 包括提高第一上部电极层和电容器介电层的粘着的薄层，并具有扩散阻挡特 性，且例如包括选自以下组的材料，该组包括TiN、 TaN、 WN、 HfN、 ZrN、 其他金属氮化物以及其组合。第二上部电极层184包括金属填充材料，其提 供优良的填充特性，和低电阻，并例如包括Cu或W。参考图1F,进行抛光工艺，如化学机械抛光(CMP)工艺，以从该结 构去除材料，以便暴露出ILD层140。由此去除了位于ILD层140顶部上方
的第二上部电极层184、第一上部电极层182、电容器介电层170、金属层 160和牺牲层150的顶部。由此，在第二栅极叠层130b的上部表面上形成包 括下部电极160、电容器介电层170和上部电极180的MIM型电容器MIM， 该上部电极180包括第一和第二上部电极层182、 184。在该实施例中，第二 ILD层210形成在所得结构上，并被平坦化。第二ILD层21(H皮形成至所需 高度，以使形成在第二 ILD层210上的上级互联通孔242a、 242b、 242c、 242d位于所需水平。在形成通孔之前，穿过第二和第一ILD层210、 140形 成接触孔，以暴露出第二栅极多晶硅层图案120b的上部区、上部电容器电 极184、第一栅极叠层130a上的硅化物层129以及有源区中晶体管源极/漏 极区128上的硅化物层129。然后将金属填料提供于开口中以形成垂直接触 190a、 190b、 190c、 190d。耦合到上部电容器电极184的垂直4姿触190b任 选地包括多个接触190b以减少电阻并提高电流。尽管图中未示出，但耦合 到第二栅极多晶硅图案120b/下部电极160的垂直接触190a由于相似原因 也可任选地包括多个接触。由于所示出实施例的顶部和底部电极180、 160 具有低电阻，因此相对于常规PIP和MIM电容器结构的电极，可使用较少 的垂直接触，这能增加用于上级布线的面积量。然后上级互联通孔242a、 242b、 242c、 242d被形成在与接触190a、 190b、 190c、 l卯d的上部部分接 触的第二ILD层210上，用于将信号导向至器件的其他部分。在上述示范性实施例中，限定MIM型电容器的部件仅需单个额外掩模。 由此，实现了制造效率的提高。此外，由于电容器是MIM型电容器，因此 其提供了特性优良的VCC特性。此外，由于本实施例的MIM型电容器被形 成于器件的下部水平上，直接在衬底上方，因此将宽布线区域提供于器件上 方。希望形成电容器下部电极160而没有侧壁。存在侧壁的话，在该结构上 部稍后的CMP期间，可能会获得下部电极160的侧壁和上部电极180的侧 壁之间的短路。由于存在牺牲层160的被底切部分而引起的在内部侧壁区域 中的下部电极160的遮蔽，扩大电容器开口 154以形成牺牲层150的被底切 区域导致在开口中形成下部电极160相对较薄的侧壁和下部电极层相对较厚 的底部部分。结果，随后下部电极160的湿法蚀刻去除了下部电极160的整 个侧壁，同时扩大的开口底部部分中金属层160的一部分相对厚部分保留。 这确保当稍后进行电容器结构上部部分上的CMP抛光时不存在下部电极
160的侧壁，避免了短路的问题。图2是根据本发明第二实施例的集成MIM电容器件的剖面侧视图。图 2的实施例基本上与第一实施例的结构相同，并且能基本上与第一实施例相 同的方式来制造。本第二实施例中的差别在于位于ILD层140顶部水平上方 的第二上部电极层184、第一上部电极层182、电容器介电层170、金属层 160和牺牲层150的上部部分的CMP抛光之后，不像第一实施例中那样形 成第二ILD层210。取代地，在本第二实施例中，此时接触孔被形成于第一 ILD层140中，以暴露出第二栅极多晶硅层图案120b的上部区域、第一栅 极叠层130a上的硅化物层129和在有源区92中的晶体管94的源极/漏极 区128上的硅化物层129。然后将金属填料提供到开口中以形成垂直接触 190a、 190c、 190d。然后上级互联通孔242a、 242c、 242d被形成在与接触 190a、 190c、 190d的上部部分接触的第一 ILD层140上，用于将信号导向 至器件的其他部分。此外，上级互联通孔242b被设置成与MIM型电容器 MIM的上部电极180直接接触。在该实施例中，需要较少的处理步骤。图3A至3E是根据本发明的第三实施例，制造集成MIM电容器件的方 法和根据该方法形成的集成MIM电容器件的剖面侧视图。该第三实施例与第 一实施例的结构和形成方法相似。除了在第三实施例 中，不在电容器开口 152上进行扩大工艺，不存在牺牲层，并因此不存在被 底切的牺牲层。结果，通过牺牲层对电容器开口 152内部侧壁的遮蔽在沉积 金属层160期间不会发生，该金属层160用于形成下部电容器电极。因此， 在电容器开口中形成的金属层160的侧壁与在第一实施例中形成的那些相比 相对厚。参考图3A,与上面第一实施例中相同，场氧化物结构102被形成于基 板100中，以限定隔离区90和基板100的有源区92。在一个实例中，根据 公知的隔离结构形成技术，使用浅沟槽隔离(STI)工艺或者LOCOS工艺形 成场氧化物区102。与上面第一实施例中相同，在有源区中，可形成有源器件如晶体管94。 在该实例中，在基板有源区上叠层并图案化第一栅极叠层130a，和使用与第 一栅极叠层130a相同的材料，在场氧化物区102上叠层并图案化第二栅-极 叠层130b。在一个实例中，第一和第二栅极叠层包括被图案化以形成第一和 第二栅极氧化物层图案110a、 110b以及第一和第二栅极多晶硅层图案120a、
120b的栅极氧化物层110和栅极多晶硅层120。在有源区中，硅化物层129 可被形成于第二栅极多晶硅图案120a上以降低栅极电阻率，并可被形成于 源极/漏极区128上以降低根据常规技术这些区域中的接触的电阻率。在图 3A的示范性实施例中，任选硅化物阻挡层被提供于第二栅极多晶硅图案 120b上以防止在第二栅极多晶硅图案120b上形成硅化物。在另一个实施例 中，硅化物层可以被形成于第二栅极多晶硅图案120b上。然后，根据公知 的侧壁间隙壁形成技术，通过提供被各向异性蚀刻的绝缘层，将第一和第二 侧壁间隙壁123a、 123b形成于第一和第二栅极叠层130a、 130b上。在图3A的示范性实施例中，使用离子注入将源和漏极区128形成在第 一栅极叠层130a的左和右侧的基板100中。源极和漏极区128中的每一个 都可以包括重掺杂区126和轻掺杂区122，如晶体管制造技术的现有技术中 所公知的。与上面第一实施例中相同，然后将层间介电层(ILD) 140形成在获得 的结构上。在一个实施例中，ILD层140包括氧化硅。然后例如使用化学机 械抛光(CMP )工序平坦化ILD。参考图3B，使用光刻掩模图案蚀刻ILD 140，以在ILD中形成电容器开 口 152。在本实施例中，形成电容器开口 152仅需单个光刻掩模，该电容器 开口 152将限定电容器部件的最后位置。这引起集成MIM电容器更有效的 制造。参考图3C,没有对电容器开口 152进行扩大工序，将金属层160沉积 在包括ILD140的获得的结构上，以及在电容器开口 152的内壁侧壁和底部 表面上。在一个实例中，使用溅射工艺沉积金属层160。金属层160例如包 括选自以下组的材料，该组包括Ti、 Ta、 W、 Hf、 Zr、 TiN、 TaN、 WN、 HW、 ZrN和这些材料的组合物。位于电容器开口 152底部表面上的金属层 160部分将变成随后工艺中电容器的下部电极。在沉积金属层160期间，由 于第三实施例中不遮蔽电容器开口的内部侧壁，因此希望被沉积在电容器开 口 152底部表面上的金属层160的底部部分与覆盖电容器开口 152侧壁的金 属层相对薄的侧壁部分相比足够厚，以在湿法蚀刻位于ILD层和电容器开口 中金属层侧壁部分上的金属层顶部部分之后，将保留形成下部电极的足够量 的材料。参考图3D，使用蚀刻工艺如湿法蚀刻工艺将金属层160分割成分开的
部分。湿法蚀刻的结果是，之前涂覆电容器开口 152内部侧壁的金属层160 的侧壁被去除，且暴露出电容器开口 152的内部侧壁。因此，在扩大的电容 器开口底部表面处的金属层160的第一部分保留，从而为MIM电容器提供 下部电极160。在ILD 140上的金属层160的第二部分此时也保留。之后将电容器介电层170形成在获得的结构上，涂覆ILD 140上的金属 层160的第二部分，并涂覆下部电极160上的电容器开口 152的内部侧壁和 底部表面。在示范性实施例中，电容器介电层170包括选自以下组的材料， 该组材料包括高k介电材料、氧化物、氧化物-氮化物-氧化物结构和其组 合。然后将电容器上部电极层180提供于获得的结构上，覆盖电容器介电层 170的顶部和侧部表面，并填充电容器开口。在一个实例中，上部电极层包 括第一上部电极层182和第二上部电极层184。第一上部电极层182包括促 进第一上部电极层与电容器介电层粘着的薄层，并具有扩散阻挡特性，并且 例如包括选自以下组的材料，该组包括TiN、 TaN、 WN、 HfN、 ZrN、其他 金属氮化物及其组合物。第二上部电极层184包括提供优良填充特性以及低 电阻的金属填充材料，且例如包括Cu或W。参考图3E,进行抛光工艺，例如化学机械抛光(CMP)工艺，以从该 结构去除材料，以暴露出ILD层140。在ILD层140顶部水平上方的第二上 部电极层184、第一上部电极层182、电容器介电层170和金属层160的顶 部部分由此^^皮去除。包括下部电4及160、电容介电层170和上部电4及180的 MIM型电容器MIM由此被形成在第二栅极叠层130b的上部表面上，该上 部电极180包括第一和第二上部电极层182、 184。在该实施例中，第二ILD 层210被形成在获得的结构上，并且被平坦化。第二ILD层210被形成至所 需高度，以使形成在第二ILD层210上的上级互联通孔242a、 242b、 242c、 242d位于所需水平上。在形成通孔之前，通过第二和第一 ILD层210、 140 形成接触孔，以暴露出第二栅极多晶硅层图案120b的上部区域、上部电容 器电极184、在第一栅极叠层130a上的硅化物层129和在有源区中晶体管的 源极/漏极区128上的硅化物层129。然后将金属填料提供于开口中以形成 垂直接触190a、 190b、 190c、 l卯d。耦合到上部电容器电极184的接触190b 和耦合到第二栅极多晶硅图案120b/下部电极180的接触190a的每一个都 任选地包括多个接触190b、 190a，以降低电阻并提高电流。然后将上级互联 通孔242a、 242b、 242c、 242d形成在与接触190a、 190b、 190c、 190d的上部部分接触的第二 ILD层210上，用于将信号导向至器件的其他部分。在上述示范性实施例中，限定MIM型电容器的部件仅需单个额外光掩 模。由此，实现了制造效率的提高。此外，由于电容器是MIM型电容器， 因此其提供了特征有利的VCC特性。此外，由于本实施例的MIM型电容器 被形成于器件的较低水平上，直接在基板上方，因此能在器件上方提供宽布 线区域。图4是根据本发明第四实施例的集成MIM电容器件的剖面侧视图。图 4的实施例结构基本上与图3A-3E的第三实施例相似，并且可以通过与图 3A-3E的第三实施例相同的方式来制造。该第四实施例的差别在于CMP抛 光第二上部电极层184的上部部分之后，不l象第三实施例一样，在ILD层 140、第二 ILD层210的顶部水平上方形成第一上部电极层182、电容器介 电层170和金属层160。代替地，在第四实施例中，此时接触孔被形成在第 一ILD层140中，以暴露出第二栅极多晶硅层图案120b的上部区域、在第 一栅极叠层130a上的硅化物层129和在有源区92中晶体管的源/漏极区 128上的硅化物层129。然后将金属填料提供于开口中以形成垂直接触190a、 190c、 190d。然后上部级互联通孔242a、 242c、 242d被形成在与接触190a、 190c、 l卯d的上部部分接触的第一 ILD层140上，用于将信号导向到器件 的其他部分。此外，将上部级互联通孔242b设置成与MIM型电容器MIM 的上部电极180直4妄4妄触。进行试验以证实在此公开的各实施例的效果。为了试验的目的，将电容 器形成在晶片中，具有上部电极180的第一上部介电层182和下部电极160, 包括氮化钛，且该介电层170包括厚度为约200埃的氧化铪。获得的电容在 8ff/Mi^的数量级上，如图9的表中所示。不使用上部金属线；代替地，使 用与电容器的多晶硅图案/下部电极和上部电极接触的探针获取数据。图5是表示对于根据本发明制造的MIM电容器，作为所施加电压函数 的相对稳定电容密度的试验数据的表。电容密度的值在8 fF/nn^的数量级 上，其大于约为4ff/pr^的一般PIP电容器的电容密度值，且比约为l至2 fF/ n m2的一般MIM型电容器电容值大得多。作为晶片数目函数的VCC值重复性的试验数据的表。以下关于图ll描述八
个不同制造工艺。以下证明数量级为700ppm/y2的相对低的VCC值，与晶 片数目无关。将其与通常具有3000ppmA数量级上的VCC值的一般PIP电 容器相比。该表证明实现了稳定的VCC值，甚至在不同的工艺条件下也是这样。图7是表示对于根据本发明制造的MIM电容器，作为应力电压函数的 失效时间的试验数据的表。数据证明在3.3V的操作电压下可以期望长寿命， 该操作电压是用在可使用根据本发明MIM电容器的CMOS图像传感器 (FIS)中的一般电压。图8是示出根据本发明，对于在晶片不同区域上制造的MIM电容器， 作为所施加电压函数的相对稳定漏电流密度的试验数据的表。该数据证明作 为晶片位置函数的漏电流密度特性中的一致性。图9是示出根据本发明，对于晶片不同区域上制造的MIM电容器，提 供作为所施加电压函数的归一化电容值中重复性的试-睑数据的表。该数据证 明作为晶片位置函数的归一化电容值中的 一致性。图IO是示出根据本发明，对于根据八个不同制造工艺制造的MIM电容 器，作为所施加电压函数的漏电流密度的试验数据的表。图11是根据本发 明导致图10试验数据的八个制造工艺的表。该数据证明采用的各个制造工 艺在漏电流密度特性中的 一致性。如此，在此公开的是包括MIM型电容器的半导体器件和其制造方法。 尤其，公开了每一个都包括MIM型电容器的半导体器件，该MIM型电容器 被形成在用于在半导体器件另一部分上形成晶体管栅极层的图案化导体层 上。由于电极由金属材料形成，因此获得的MIM型电容器提供高性能操作， 并因此不具有明显的耗尽区，而且还为金属互联提供宽的布线区，这是由于 MIM型电容器被形成于器件下部布线层下方。虽然前面已经描述了被认为是最佳模式的和/或其他优选实施例，但是 应理解，在此可做出各种修改且一个本发明或多个本发明可以多种形式和实 施例来实施，并且其被用在许多应用中，在此仅描述其中一些。所附权利要 求意为要求字面意思以及其全部等同物，包括落入每项权利要求范围内的所 有修改和变化。
权利要求
1. 一种半导体器件，包括 半导体基板；绝缘体，在所述基板顶部部分上，限定绝缘体区；在基板上的导电层图案；该导电层图案由公共导电层被图案化，该导电 层图案包括在绝缘体区中绝缘体上的第 一图案部分和在基板有源区中基板 上的第二图案部分，其中第二图案部分包括在有源区中晶体管的栅极；和在绝缘体区中绝缘体上的电容器，该电容器包括在所述导电层图案第 一图案部分上的下部电极，在所述下部电极上的介电层图案，和在所述介电 层图案上的上部电极。
2. 如权利要求1的半导体器件，其中所述基板包括选自以下组中的一个， 该组包括块状半导体基板，绝缘体上硅结构和其上生长有外延层的半导体 基板。
3. 如权利要求1的半导体器件，其中所述绝缘体包括浅沟槽隔离或硅的 局部氧化结构。
4. 如权利要求1的半导体器件，其中所述导电层包括多晶硅。
5. 如权利要求1的半导体器件，还包括在基板上于有源区中导电层图案 的第二图案部分下方的栅极绝缘体层图案。
6. 如权利要求5的半导体器件，其中所述栅极绝缘体层图案还位于绝缘 体区中导电层图案第一图案部分下方的绝缘体上。
7. 如权利要求1的半导体器件，其中所述下部电极包括选自以下组的金 属，该组包括Ti、 Ta、 W、 Hf、 Zr、 TiN、 TaN、 WN、 HfN、 ZrN及其合 金。
8. 如权利要求1的半导体器件，其中所述介电层图案包括选自以下组的 介电材料，该组包括高k介电材料、氧化材料和氧化物-氮化物-氧化物 结构。
9. 如权利要求1的半导体器件，其中所述上部电极包括在介电层图案上 的第一上部电极层图案和在第一上部电极层图案上的第二上部电极层图案。
10. 如权利要求9的半导体器件，其中第 一上部电极层图案包括选自以下 组的金属，该组包括TiN、 TaN、 WN、 HfN、 ZrN及其它金属氮化物。
11. 如权利要求10的半导体器件，其中第二上部电极层图案包括选自由 Cu和W构成的组的金属。
12. 如权利要求1的半导体器件，其中所述介电层被进一步沿着上部电极 侧壁设置。
13. 如权利要求1的半导体器件，其还包括在基板上的层间绝缘体层，且 其中通过该层间绝缘体层形成电容器。
14. 如权利要求13的半导体器件，其中电容器位于导电层图案第一图案 部分的一部分上，且其中下部电极接触穿过层间绝缘体层延伸并接触导电层 图案第 一图案部分的另 一部分上表面。
15. 如权利要求13的半导体器件，其还包括穿过层间绝缘体层延伸并接 触上部电极的上表面的上部电极接触。
16. 如权利要求15的半导体器件，其中上部电极接触包括多个接触。
17. 如权利要求15的半导体器件，其中层间绝缘体层包括第一层间绝缘 体层并进一步包括在电容器上和在第 一层间绝缘体层上的第二层间绝缘体 层，并且其中上部电极接触穿过第二层间绝缘体层延伸以接触上部电极的上 表面。
18. 如权利要求17的半导体器件，还包括在接触上部电极接触的第二层 间绝缘体层上的互联通孔。
19. 如权利要求13的半导体器件，还包括在层间绝缘体层上及在电容器 上的互联通孔，至少一个互联通孔与上部电极直接接触。
20. —种形成半导体器件的方法，包括 在半导体基板的顶部部分上提供绝缘体，限定绝缘体区域； 在基板上提供导电层，并图案化所述导电层以形成包括绝缘体区域中绝缘体上的第一图案部分和基板的有源区中基板上的第二图案部分的导电层 图案；和在绝缘区中的绝缘体上提供电容器，其通过以下步骤进行在导电层图 案的第一图案部分上提供下部电极，在下部电极上提供介电层图案，和在介 电层图案上提供上部电极。
21 .如权利要求20的方法，其中第二图案部分包括在有源区中的晶体管栅极。
22.如权利要求20的方法，其中提供绝缘体包括使用选自由浅沟槽隔离 和硅的局部氧化构成的组的工艺提供绝缘体。
23. 如权利要求20的方法，其中所述导电层包括多晶硅。
24. 如权利要求20的方法，还包括在提供导电层之前在有源区中的基板 上提供栅极绝缘体层图案。
25. 如权利要求24的方法，还包括在提供导电层之前在绝缘体区中的基 板上提供栅极绝缘体层图案。
26. 如权利要求20的方法，其中所述下部电极包括选自以下组的金属， 该组包括Ti、 Ta、 W、 Hf、 Zr、 TiN、 TaN、 WN、 HfN、 ZrN及其合金。
27. 如权利要求20的方法，其中所述介电层图案包括选自以下组的介电 材料，该组包括高k介电材料、氧化物材料和氧化物-氮化物_氧化物结 构。
28. 如权利要求20的方法，其中所述上部电极包括在介电层图案上的第 一上部电极层图案和在第 一上部电极层图案上的第二上部电极层图案。
29. 如权利要求28的方法，其中所述第一上部电极层图案包括选自以下 组的金属，该组包括TiN、 TaN、 WN、 HfN、 ZrN及其它金属氮化物。
30. 如权利要求29的方法，其中第二上部电极层图案包括选自由Cu和 W构成的组的金属。
31. 如权利要求20的方法，其中提供电容器包括 在基板上和在导电层图案上提供层间绝缘体层；图案化所述层间绝缘体层以形成暴露出导电层图案的第一图案部分的 一部分的开口；在开口底部和内部侧壁上提供下部电极层；蚀刻所述下部电极层以在所述开口底部上形成下部电极层图案；在下部电极层上提供介电层；在介电层上提供上部电极层；和进行平坦化工艺以暴露出在上部电极层和介电层下方的层间绝缘体层， 以提供介电层图案和上部电极层图案。
32. 如权利要求31的方法，其中蚀刻所述下部电极层从所述开口的内部 侧壁去除电极层。
33. 如权利要求31的方法，还包括在图案化所述层间绝缘体层之前在层 间绝缘体层上提供牺牲层，且其中图案化还包括图案化牺牲层和层间绝缘体 层以形成第一开口。
34. 如权利要求33的方法，还包括扩大第一开口以使用蚀刻工艺提供第 二开口。
35. 如权利要求34的方法，其中在扩大之后，牺牲层的被底切部分悬置 在第二开口上方。
36. 如权利要求31的方法，其中所述电容器在导电层图案第一图案部分 的一部分上，且还包括形成下部电极接触，该下部电极接触穿过层间绝缘体 层延伸并接触导电层图案第一图案部分另一部分的上表面。
37. 如权利要求31的方法，还包括形成穿过层间绝缘体层延伸并接触上 部电极上表面的上部电极接触。
38. 如权利要求37的方法，还包括形成具有多个接触的上部电极接触。
39. 如权利要求37的方法，其中所述层间绝缘体层包括第一层间绝缘体 层，且还包括在进行平坦化工艺之后，在电容器上和在第一层间绝缘体层 上形成第二层间绝缘体层，且其中上部电极接触穿过第二层间绝缘体层延伸 以接触上部电极的上表面。
40. 如权利要求39的方法，还包括在接触上部电极接触的第二层间绝缘 体层上形成互联通孔。
41. 如权利要求31的方法，在进行平坦化工艺之后，还包括在层间绝缘 体层和电容器上形成互联通孔，至少一个互联通孔与上部电极直接接触。
全文摘要
本发明提供了一种半导体集成电路器件及其制造方法，该半导体器件包括半导体基板；在基板顶部部分上的绝缘体，其限定了绝缘体区；在基板上的导电层图案，该导电层图案由公共导电层被图案化，该导电层图案包括在绝缘体区中的绝缘体上的第一图案部分和在基板的有源区中的基板上的第二图案部分，其中第二图案部分包括在有源区中的晶体管的栅极；和在绝缘体区中的绝缘体上的电容器，该电容器包括在导电层图案第一图案部分上的下部电极，在下部电极上的介电层图案和在介电层图案上的上部电极。
文档编号H01L21/82GK101123251SQ20071011146
公开日2008年2月13日 申请日期2007年5月22日 优先权日2006年5月22日
发明者元皙俊, 朴廷珉 申请人:三星电子株式会社