晶体管和存储单元阵列及其制造方法

专利名称：晶体管和存储单元阵列及其制造方法
技术领域：
本发明涉及一种晶体管和一种存〗诸单元阵列，以及形成晶体管 的方法，该晶体管可例如用于存储单元阵列的动态随机存取存储单 元中。
背景技术：
动态随机存取存储器(DRAM)的存储单元通常包括用于存储 代表待存储信息的电荷的储存电容器，以及与储存电容器相连接的 存取晶体管。存取晶体管包括第一和第二源/漏极区、连接第一和第 二源/漏极区的沟道、以及控制在第 一 和第二源/漏极区之间流动的 电流的栅电极。晶体管通常至少部分地形成于半导体基片中。栅电 极形成字线的 一部分并通过4册极介电质与沟道电绝缘。通过经由相 应的字线对存取晶体管寻址，存储于储存电容器中的信息被读出。
作为实例，储存电容器可以沟槽电容器实施，其中两个电容器 电极设置在沿垂直于基片表面的方向在基片中延伸的沟道中。根据 DRAM存储单元的另一实施，电荷存储在叠片电容器中，该叠片电 容器形成在基片的表面上方。
存储器件进一步包括外围部分。通常，存储器件的外围部分包
的信号的电路。通常，外围部分形成在与各存储单元相同的半导体 基片中。
在存储单元的晶体管中，存在晶体管的沟道长度的下限，低于 该下限时，处于非寻址状态的存取晶体管的绝缘性能不足。有效沟
道长度LEFF的下限限制平面晶体管单元的可扩展性，该平面晶体管 单元具有相对于半导体基片的基片表面水平形成的存取晶体管。
凹陷沟道晶体管采用这样的布局，其中有效沟道长度LEFF被提 高。在这种晶体管中，栅电极设置在形成于半导体基片中的凹槽内。 另 一公知的晶体管概念用于FinFET(翅片场效应晶体管)中。FinFET 的主动区通常具有翅形或脊形，形成于两个源/漏才及区之间的半导体 基片中。

发明内容
在本发明的一个实施例中，制造晶体管的方法包括限定存储 单元阵列为包括多个存储单元，每个存储单元包括储存电容器和晶 体管；限定邻近主动区的绝纟彖沟槽；以及在限定绝纟彖沟槽之后的晶 体管的形成期间形成栅电极，包括相对于填充有绝缘材料的绝缘 沟槽在主动区中选择性蚀刻^H曹，该4册槽具有上侧壁部分、下侧壁 部分和底部，下侧壁部分4妄近底部，上侧壁部分"i更置在下侧壁部分 上方；在邻近沟道的部分处蚀刻填充绝缘沟槽的绝缘材料，从而使 沟道的一部分未^皮覆盖，该未纟皮覆盖的部分具有包括顶侧和两才黄侧 的脊形；在该顶侧和横侧上设置栅极绝缘材料；在所构成的栅极绝 缘层上设置导电材料，从而使栅电极沿沟道的顶侧和两横侧设置， 其中蚀刻绝缘沟槽中的绝缘材料的步骤包括用覆盖层覆盖栅槽的 上侧壁部分，从而使邻近绝缘沟槽的下侧壁部分未被覆盖；以及相
对于覆盖层的材料选择性地蚀刻绝缘材料。
此外，形成存储单元阵列的方法包括设置具有表面的半导体 基片；在半导体基片中设置多个绝缘沟槽，该绝缘沟槽沿第一方向 延伸，从而限定多个主动区，每个主动区由两个绝缘沟槽沿垂直于
第一方向的第二方向限定；在每个绝缘沟槽中设置绝缘材料；通过 i殳置第一和第二源/漏4及区、形成i殳置在第一和第二源/漏才及区之间 的沟道、以及设置用于控制第 一 和第二源/漏极区之间的电流的栅电 极而在主动区中设置晶体管；设置多个储存电容器；其中设置栅电 极的步骤包括相对于填充绝缘沟槽的绝缘材料而在主动区中选择 性地蚀刻栅槽，该栅槽具有侧壁和底部；在邻近沟道的部分处蚀刻 填充绝缘沟槽的绝缘材料，从而使沟道的一部分未被覆盖，该部分 具有包4舌顶侧和两一黄侧的脊形；在该顶侧和^黄侧上i殳置棚^及绝纟彖 层；以及在所述栅极绝缘层上设置导电材料，从而使栅电极沿沟道 的顶侧和两横侧i殳置，其中蚀刻绝》彖沟槽中的绝參彖材料的步骤包 括用覆盖层覆盖栅槽的上侧壁部分，从而使邻近绝缘沟槽的下侧 壁部分未被覆盖；以及相对于覆盖层的材料选择性地蚀刻绝缘材 料。
另外，形成晶体管的方法包括通过限定绝纟彖沟槽而限定主动 区，该绝缘沟槽邻近该主动区；以及在限定绝缘沟槽之后通过以下 步骤形成4册电极，包括相对于填充绝缘沟槽的绝纟彖材料在主动区 中选择性地蚀刻栅槽，该4册槽具有上侧壁部分、下侧壁部分和底部， 栅槽的下侧壁部分接近底部，上侧壁部分设置在下侧壁部分上方； 在邻近沟道的部分处蚀刻填充绝缘沟槽的纟色纟彖材料，从而^f吏沟道的 一部分未^皮覆盖，该未^皮覆盖的部分具有包4舌顶侧和两4黄侧的脊 形；在该顶侧和4黄侧上i殳置栅4及绝纟彖材^h在所构成的棚4及绝纟彖层 上设置导电材料，从而使栅电极沿沟道的顶侧和两横侧设置，其中 蚀刻绝缘沟槽中的绝缘材料的步骤包括用覆盖层覆盖栅槽的上侧 壁部分，从而使邻近绝缘沟槽的下侧壁部分未被覆盖；以及相对于 覆盖层的材料选择性地蚀刻绝缘材料。
此外，至少部分地形成在半导体基片上的晶体管包括第一和 第二源/漏极区；形成在第一和第二源/漏极区之间的沟道；以及栅
电极，用于控制沟道的导通性，该栅电极设置在限定于半导体基片 的栅槽中，其中沟道具有包括顶侧和两个横侧的脊形，栅电极邻近 该顶侧和该两个4黄侧，其中4册电才及包括上部和下部，4册电才及的下部 邻近沟道的顶侧，上部i殳置在下部上方，其中，在垂直于连4妄第一 和第二源/漏极区的线的剖面中，栅电极上部的宽度小于栅电极下部
的宽度。
另外，存储单元包括用于存储电荷的器件以及用于访问用来存 储电荷的器件的晶体管，晶体管至少部分地形成在具有表面的半导
体基片中，该晶体管包括第一和第二源/漏极区，形成在第一和第 二源/漏极区之间的沟道，以及栅电极，用于控制沟道的导通性，栅 电极设置在限定于半导体基片中的栅槽中，其中沟道具有包括顶侧 和两个一黄侧的脊形，4册电才及邻近顶侧和两个4黄侧，其中4册电才及包括-在其三侧围绕脊的上部和下部，且其中栅电极包括这样的构造，该 构造用于在垂直于连接第 一和第二源/漏极区的线的剖面中使得所 述栅电极的上部的宽度小于所述下部的宽度。
通过考虑下面对本发明具体实施例的详细描述，本发明的上述 和其它进一步目的、特征及优点将变得显而易见，其中相同数字限 定附图中的相同部件。


图1A示出4艮据本发明的一个实施例的晶体管的一个剖面祸L图。
图1B示出图1A中所示晶体管的另一剖面—见图。
图2A示出当开始才艮据本发明的一个实施例的方法时基片的一 个剖面一见图。
图2B示出当开始根据本发明的一个实施例的方法时该基片的 另一剖面^L图。
图2C示出当开始才艮据本发明的一个实施例的方法时该基片的 俯一见图。
图3A示出在执行一个工艺步骤之后该基片的一个剖面视图。
图3B示出在执行该工艺步骤之后该基片的另一剖面视图。
图3C示出在执行该工艺步骤之后该基片的俯视图。
图4A示出该基片表面的示例性俯视图。
图4B示出该基片表面的又一示例性俯视图。
图4C示出该基片表面的再一示例性俯4见图。
图5A示出在冲丸行又一工艺步骤之后该基片的一个剖面—见图。
图5B示出在执行该工艺步骤之后该基片的另一剖面视图。
图6A示出在执行又一蚀刻步骤之后该基片的 一个剖面视图。
图6B示出在执行该蚀刻步骤之后该基片的另一剖面视图。
图7A示出在沉积侧壁隔层之后该基片的一个剖面^L图。
图7B示出在沉积该侧壁隔层之后该基片的另一剖面^L图。
图7C示出在沉积该侧壁隔层之后该基片的俯:规图。
图8A示出在执行另一蚀刻步骤之后该基片的一个剖面视图。 图8B示出在4丸行该蚀刻步骤之后该基片的另一剖面一见图。 图8C示出在执行该蚀刻步骤之后该基片的俯视图。 图9A示出在执行再一蚀刻步骤之后该基片的一个剖面视图。 图9B示出在执行该蚀刻步骤之后该基片的另 一剖面视图。 图10A示出在形成棚-才及绝缘层之后该基片的一个剖面4见图。 图IOB示出在形成该栅极绝缘层之后该基片的另一剖面视图。 图10C示出在形成该4册才及绝》彖层之后该基片的俯一见图。 图11A示出在沉积多晶石圭层之后该基片的一个剖面一见图。 图11B示出在沉积该多晶石圭层之后该基片的另一剖面一见图。 图12示出在执行可选工艺步骤之后该基片的一个剖面视图。 图13A示出在沉积另一多晶硅层之后该基片的一个剖面视图。 图13B示出在沉积该多晶石圭层之后该基片的另一剖面4见图。 图14示出完成的存储单元的示例性4见图。 图15示出完成的存储单元的示例性俯视图。
具体实施例方式
附图被包括进来以提供对本发明的进一 步理解，并被结合在说 明书中且构成"i兌明书的一部分。附图示出本发明的实施例，并与该 描述一起用于说明本发明的原理。随着通过参照以下详细描述而更 好地理解本发明，本发明的其它实施例和本发明的许多预期优点也 将容易理解。附图中的元件并不必彼此成比例。相似的参考数字表 示相应的类4以4M牛。
图1A示出沿平4亍于连4妄第一和第二源/漏才及区41、 42的线的 第一方向截取的示例性晶体管4的剖面一见图。
晶体管4包括第一和第二源/漏才及区41、 42以及连4妄第一和第 二源/漏极区41、 42的沟道43。沟道的导通性由栅电极2控制。如 虚线所示，在所示剖面^L图前面或后面取得的该附图的平面中，棚-电极2的板状部分44分别设置为以便围绕沟道43。因此，栅电极 2 4妄近沟道的下部43b的三个侧面。更具体而言，如图1A所示， 乂人第一源/漏才及区41开始，存在上沟道部分43a，其中4册电才及2仅 邻近沟道的一侧。然后，接着是沟道的下部43b。在下部43b中， 沟道区i或在其三个侧面处^皮4册电才及围绕。在该下部分，4册电才及44 的板状部分邻近沟道区。接着，又是沟道43a的上部，其中沟道的 ^又一侧面4妄近4册电才及2 。
在图1A中，第一和第二源/漏极区41、 42邻近基片表面10。 此夕卜，栅电极2通过栅极绝缘层26与第一和第二源/漏极区41、 42 绝缘。板状部分44设置为延伸至高度h,高度h为从栅电极2的底 侧47到^反4犬部分的上侧48所测4寻的1直。
通常，第一源/漏极区41与储存电容器(图中未示出)相连， 而第二源/漏极区42与位线(图中未示出)相连。
栅电极2通常由多晶硅制成。第一和第二源/漏极区41、 42以 标准掺杂或高度掺杂的硅区来实施，并因此表现出良好的导电性。 可选地，第一源/漏极区41或源/漏4及区41、 42两者还附加包括一 轻度掺杂区(未示出)或一高度掺杂区，分别设置在沟道区和高度 掺杂区之间。沟道43为轻度p型掺杂，从而使第一和第二源/漏极 区绝缘，除非对栅电极2施加适当的电压。
图1B示出图1A所示晶体管基片的一个剖面视图。图1B所示 剖面一见图垂直于图1A所示剖面一见图而截耳又。因此，第一和第二源/ 漏极区41、 42分别设置在图1B所示附图平面的前面和后面。在图 1B中，示出了用于限定主动区11的绝缘沟槽12。如从图1A和图 1B所能看到的，栅电极2形成于在基片表面10中延伸的栅槽内。 栅电极2邻近各绝缘沟槽12。栅电极2通过栅极绝缘层26与主动 区11绝缘。如所能看到的，在上部，栅电极2由各绝缘沟槽12限 定。在4册电才及的下部，凹穴形成以《更在绝纟彖沟槽12中延伸，该凹 穴中填充有栅极导电材料，从而形成板状部分44。在图1B所示的 剖面图中，主动区11具有宽度W，栅电极延伸至深度d,该深度d 是从主动区11的顶侧lla到各板状部分44的底侧所测得的值。
如从图1B中所能看到的，栅电极包括上部2a以及包括两个板 状部分44的下部2b。包括板状部分44的下部2b的宽度Wp大于 其上部2a中的栅电极的宽度Wel。具体地，栅电极2的宽度We,指 的是其中栅电极的宽度由相邻绝缘沟槽12之间的距离确定的部分 中的栅电极2的宽度。此外，板状部分的宽度Wp指的是其中栅电 极设置在第一和第二源/漏极区41、 42之下的栅电极的部分。例如， 在垂直于连接第一和第二源/漏极区的线的方向截取的剖面视图中，
包括板状部分44的4册电极的下部2b的宽度Wp的最大值大于栅电 极的上部2a的宽度Wel的最大值。
作为实例，4册槽的深度可小于500 nm,例如，150至350 nm, 其是从基片表面到4册槽的底侧47所测量的距离。4册槽的上部的宽 度We,可侈寸^口'J、于120nm，侈'J:i口在20至100 nm之间。jt匕夕卜，4乍为
实例，栅槽的下部的宽度Wp与上部的宽度We,之间的差值可为10
至40 nm，例如20至30 nm。
为制造图l所示的晶体管，首先，提供半导体基片，例如硅基 片(其例如轻度掺杂p型杂质)。例如，储存电容器的至少部分元 件可能已完成。例如，至少部分地形成在半导体基片中的沟槽电容 器的相关元件可以是已完成。可替换地，至少部分地形成在半导体 基片表面上方的叠片电容器的相关元件可以是已完成。此外，作为 实例，可才;M亍逸覆式离子注入(blanket ion implantation)步骤，以 提供形成源/漏极区的掺杂部分。然而，为了方便起见，接下来的附 图中省略了对掺杂部分的图示。
接着，首先，在半导体基片的表面10上沉积二氧化硅层(未 示出)，接着形成具有厚度大约为200至500 nm(例如300至400 nm ) 的氮化石圭层14。然后，以传统方式限定绝》彖沟槽。例如，可通过光 刻法限定绝缘沟槽，以便将预定的基片表面部分10曝光，接着进 行用于在曝光部分中蚀刻硅材料的蚀刻步骤。作为实例，绝缘沟槽 可具有当从基片表面IO测量时的300nm或更大的深度。例如，纟色 缘沟槽的深度应该大于待形成的栅槽的深度。接着，在绝缘沟槽中
填充绝缘材料。例如，可在绝缘沟槽中填充各种介电质。作为实例， 在绝缘沟槽12中填充二氧化石圭13。在绝缘沟槽的下部分可i殳有附 加的SbN4层，以便在随后的对绝缘沟槽的绝缘材料进行蚀刻的蚀 刻步骤中用作蚀刻阻碍层。
图2A示出如可从图2C截取的I和I之间产生的结构的剖面视 图。如所能看到的，在半导体基片1的表面10上，设置氮化硅层 14。此外，图2B示出如可从图2C截取的II和II之间产生的结构的 剖面视图。如所能看到的，主动区部分11被填充有绝缘材料13的 绝纟彖沟槽12^黄向限定。在主动区部分ll的顶部，i殳有氮4b石圭部分 14。如所能看到的，绝缘沟槽不具备完全呈矩形的侧壁。更具体地， 绝缘沟槽略樣t呈^l,形。因此，主动区11的下部的宽度大于其上部 的宽度。此外，图2C示出俯一见图。如图所示，绝》彖沟槽12形成为 线条。在相邻线条之间的空间里，i殳有氮4匕石圭才才并+线14。
在下一步骤中，限定凹槽开口。具体地，施加光阻材料并使用 凹陷沟道掩模对所述光阻材料进行图案化。如将要参照图4A至图 4C进行说明的，凹槽沟道掩模以这样的方式设计，即蚀刻氮化硅 层14的点状部分，以1更形成凹槽开口 15。图3A示出在氮4匕石圭层 14中蚀刻凹槽开口之后，I和I之间的基片的剖面—见图。具体地， 蚀刻氮化硅的该蚀刻步骤相对二氧化硅具有很高的选择性。在这方 面，术语"选择性蚀刻步骤"指的是其中第一材料相比其它层的材 泮牛以高得多的蚀刻速率蚀刻。例如，第一材冲+的蚀刻速率与其它材 料的蚀刻速率之间的比率可为4:1或更高。例如，在图3A所示的 蚀刻步骤中，氮化硅的蚀刻速率是二氧化硅蚀刻速率的四倍，以便 确保所需的选择性。如从示出n和II之间的截面图的图3B所能进一 步看到的，氮化硅层14被从相邻绝缘沟槽之间的空间中完全去除。
图3C示出所产生的结构的俯-观图。如所能看到的，形成凹槽 开口 15以便将预定的基片部分1暴露。剩余氮化硅材料条14设置 在相邻的凹槽开口 15之间。
图4A至图4C示出半导体基片的各俯视图，示出了凹槽沟道 4务才莫条的例示形状。例如，如图4A所示，主动区可以4晉列方式诏:
置，以1更形成棋盘图案。在这种情况下，凹槽开口 15可为圓形或 椭圆形开口 15a，或者它们可以是具有线^殳形^1犬的开口 15b。
然而，在本发明的范围内，主动区也可成排i殳置，如图4B所 示。在这种情况下，凹槽开口 15可以成排_没置，如图4B所示。同 样地，主动区11可设置以规则的网格状来设置。在这种情况下， 主动区11成行和成列i殳置。在这种情况下，掩才莫开口15也可具有 线条形状或线4殳形状，例如如图4C所示。
在下一步艰《中，相对于绝缘沟槽12和氮化石圭层14的材料进4亍 选择性蚀刻硅基片材料1的蚀刻步骤。例如，这可以是干法蚀刻步 骤。因此，氮化硅层以及填充在绝缘沟槽12中的材料可以略微向 内凹。此外，在未覆盖的基片部分蚀刻栅槽20。尤其是栅槽20相 对于主动区ll自对准蚀刻。图5A示出在I和I之间的该蚀刻步骤 之后的基片的剖面图。如所能看到的，4册槽20形成在基片表面10 中。例如，栅槽20可延伸至从基片表面1测量的大约100至500 nm 的深度。
此外，图5B示出在该蚀刻步骤之后所截取的II和II之间的剖 面视图。如所能看到的，栅槽20在主动区11中延伸。由于这个事 实即主动区ll在图上部中的宽度小于该主动区在图下部中的宽度， 因此基片部分保持在主动区11的边缘处。此外，绝缘沟槽12的部 分绝缘材料在上部向内凹。可选地，该蚀刻步骤之后可进行各向同 性硅蚀刻，从而栅槽20在II和II之间的所示剖面视图中为平的。 图6示出在该可选工艺步骤之后产生的结构。如图6A所示，基片 的上部内凹，以《更产生I和I之间的剖面i见图中的凹部17。》匕夕卜， 如从图6B所能看到的，在II和n之间，产生凹槽展平(flattening) 部分18。
此后，用覆盖层覆盖栅槽的上侧壁部分，从而使邻近绝缘沟槽 的下侧壁部分不纟皮覆盖。
可选地，这可以通过在4册槽20的侧壁以及底部上形成牺牲内 衬来完成。具体地，可形成二氧化石圭内^H"23。例如，二氧化石圭内衬 23可用热生长方法或者可以通过氧4b物沉积步-骤形成。作为实例， 还可4吏用热生长二氧化石圭层和沉积氧化物层相结合。例如，二氧化 硅内衬23可具有5至20 nm的厚度。尤其是通过选择二氧化硅内 4于的厚度，可以调节下侧壁部分的垂直延伸。it匕夕卜，由于该内斥十， 所完成的栅电极的内部隔层的最终厚度得以增加。此后，可选地， 可进行各向异性蚀刻步骤，以便可从栅槽20的水平部分去除二氧 化硅内衬23。然后，在栅槽的侧壁上沉积覆盖层24。更具体而言， 可保形地(conformally )沉积覆盖层24 (例如氮化硅层)，接着进 行各向异性蚀刻步骤。因此，覆盖层24仅保持在栅槽20的垂直侧 壁上。如从示出I和I之间的剖面视图的图7A中所能看到的，栅 槽20的侧壁22被二氧化硅内衬23覆盖。该侧壁上的二氧化硅内 衬4皮氮化石圭内衬24覆盖。例如，氮化石圭内4于24可以尽可能地薄。 作为实例，氮化硅内衬的厚度可以是3至10nm。覆盖层24和牺牲 内衬23的厚度总和应该小于栅槽宽度的一半。此外，栅槽20的底 部被二氧化硅内衬23覆盖。此外，图7B示出所产生结构的II和II 之间的剖面视图。如所能看到的，上侧壁部分222被氮化硅内衬24 覆盖。此外，栅槽21的底部被二氧化硅内衬23覆盖。此外，在下 侧壁部分221中也设有部分二氧化硅内衬23。更具体而言，存在特 定工艺顺序，即在沉积和各向异性蚀刻覆盖层24之前，首先形成 牺牲层23。因此，侧壁的底部221 :故牺牲层覆盖，而侧壁222的上 部被覆盖层24覆盖。图7C示出所产生结构的俯视图。
在下一步骤中，进^f亍对牺牲层(例如，二氧化A圭层23 )蚀刻的 步骤。作为实例，该蚀刻步骤可以是相对于氮化硅和硅具有选择性
的湿法蚀刻步骤或者干法蚀刻步骤。从而，获得图8A至图8C中所 示的结构。如从示出I和I之间的剖面^L图的图8A中所能看到的， 二氧化硅层23从栅槽的底部21被去除。此外，侧壁的上部222被 二氧化硅层23覆盖，氮化硅内衬24设置在二氧化硅层23上。如 从图8B所示的n和II之间的剖面视图所能看到的，栅槽的底部21 未被覆盖。此外，4册槽20的下侧壁部分221也同样未^皮覆盖。另 外，4册槽的上侧壁部分222#1氮化硅内衬24覆盖。图8C示出所产 生结构的俯^L图。
4妄着，可选地可进行蚀刻硅基片材料的蚀刻步骤。具体地，该 蚀刻步骤相对于氮化硅和填充绝缘沟槽12的绝缘材料13具有蚀刻 选择性。例如，该蚀刻步骤可以包括各向同性蚀刻步骤，从而可去 除^ 圭尖端25。在这种情况下，因此，主动区11在其上部具有圓形 形状。具体如图9B所示，通过该蚀刻步骤，h的值纟皮确定，乂人而 调整导电材料在待形成栅电极的凹槽部分和板状部分之间的部分 中的高度。此外，栅槽20的深度由蚀刻硅基片材料的蚀刻步骤的 ;果度总和确定。
作为另一替换方案，可通过在栅槽的垂直侧壁部分设置覆盖层 24而使栅槽的上侧壁部分被覆盖层覆盖。作为实例，这可通过保形 地沉积覆盖层24并进行各向异性蚀刻步骤以便去除该层的水平部 分来完成。接着，进行蚀刻硅基片材料的蚀刻步骤，从而邻近绝缘 沟槽的栅槽的下侧部分成为未覆盖的。然而，如所能清楚理解地， 栅槽的上侧壁可通过任何方法覆盖有覆盖层。例如，可采用适当的 ;冗禾只方、法或回々虫刻(back etching )方法。
然后，进行蚀刻绝缘沟槽12的材料13的蚀刻步骤。例如，如 果绝缘沟槽12填充有二氧化硅，则这可通过使用包含溶剂的HF或 HF的湿法蚀刻来完成。具体;也，该蚀刻步艰《相^"于氮^^圭和石圭具 有选择性。此外，该蚀刻步骤还可通过各向同性干法蚀刻步骤来完
成，其中二氧化硅材料相对于氮化硅和硅而选择性地蚀刻。作为另 一替换方案，可以将湿法和干法蚀刻步骤结合起来。
可选择地，可以在高温下进行氢气(H2)中的退火步骤，以便 进一步使Si尖端或角25变圆。例如，该退火步骤刻在低于IOOO'C 的温度(例如，大约700°C)下通常进行1分钟或者取决于待获得 的尖端形状进4于更长或更短的时间。可选择地，该退火步骤可在蚀 刻绝缘沟槽12的绝缘材料13的步骤之前或之后进行。由此产生的 结构如图9A和图9B所示。如从示出I和I之间的剖面视图的图9A 中所能看到的，栅槽的底部21略樣i扩大。此外，如从示出II和II 之间的剖面视图的图9B中所能看到的，凹穴27被限定在绝缘沟槽 12中。
在下一步骤中，例如通过适当的湿法蚀刻步骤去除氮化石圭层 14、 24。具体而言，该蚀刻步骤相对于二氧化硅和硅具有选择性。 然后，设置栅极绝缘层26。例如，可通过进行热氧化步骤来设置栅 才及绝^彖层26。例如，该4册4及绝乡彖层还可用作非存4诸单元部分中的才册 极绝缘层。此外，可形成用于不同支持器件的不同类型或厚度的栅 氧化层。图IOA至图IOC示出所产生的结构。如/人示出I和I之间 的剖面视图的图IOA中所能看到的，设置了栅极绝缘层26。
例如，覆盖栅槽的侧壁的上部的牺牲内衬23的剩余部分可用 作用于使栅电极与源/漏极部分绝缘的内部隔层。因此，在栅槽的底 部中的栅极绝缘层26的厚度小于其在侧壁部分上的厚度。如果牺 牲内衬23已经热生长，那么该内部隔层的质量相对于传统隔层而 提高。如从示出II和II之间的剖面视图的图IOB中所能看到的，凹 穴27邻近4册槽20形成。在该剖面4见图中，主动区11 :帔二氧化石圭 层26覆盖。在图IOC所示的俯视图中，整个基片表面分别覆盖有 二氧化硅层26、 12。
然后，在4册槽中设置栅才及导电材料28,以^更完成存储单元晶体 管。图IIA和图11B示出在沉积栅极导电材料28之后的结构的剖 面视图。作为实例，栅极导电材料28可通过进行单一的沉积步骤 而设置。因此，可避免在栅极导电材料中产生不必要的界面(可由 于进行分离的沉积步骤而造成)。另外，沉积在阵列部分中的栅极 导电材料还可用作支持部分中的栅极导电材料。例如，导电材料28 可以是非晶珪或多晶硅。此外，可沉积未掺杂的非晶硅或多晶硅， 接着进行用于提供所需掺杂剂类型的 一次或多次离子注入步骤。作 为一种替换方案，掺杂非晶硅或多晶硅可以是原位掺杂，接着进行 用于为一种类型(p型或n型)非存储单元器件提供所需补偿掺杂 的一次或多次离子注入步骤。此外，栅极导电材料28还可包括一 个或多个金属层。
才艮据本发明的另一实施例，栅-才及导电材并牛28可通过两步工艺 而沉积。相应地，在第一步中，在4册槽中填充例如为多晶硅的栅极 导电材料并使该栅极导电材料向内凹，从而仅栅槽的下部填充有多 晶硅材料。然后，通过适当方法形成内部隔层29。例如，可以保形 地沉积二氧化硅层，接着进行各向异性蚀刻步骤，以便去除二氧化 硅层的水平部分。图12示出在形成内部隔层29的这个步骤之后的 I和I之间的剖面视图。如所能看到的，栅极导电材料28填充栅 槽的底部，而凹槽的上侧壁部分^皮隔层29覆盖。
在下一步骤中，沉积附加的导电材津牛以^更完全填充4册槽20。所 产生的结构如图13A和图13B所示，其中图13A示出I和I之间
的剖面视图，而图13B示出n和n之间的剖面视图。如所能看到的，
现在基片的整个表面被栅极导电材料28覆盖。
接着，从图11或图13所示的结构开始，进行用于完成存储单 元的通常工艺步骤。例如，沉积构成栅极叠层的另外的层例如另一 导电层451和盖层452,"t妄着进^f亍图案化单一字线45的图案化步骤。
然后，可"i殳置第一和第二源/漏4及区41、 42。 4妄下来，以传统方式 沉积通常的平坦化层和绝纟彖层，设置位线和相应的位线*接触窗，并 完成支持部分或非存^f诸单元部分。
图14示出结合有上面已分别参照图1A和图lB进行i兌明的晶 体管的示例性存储单元的剖面—见图。在图14的左手侧，示出储存 电容器的上部。在所示实例中，这种储存电容器的存储电极经由多 晶硅填料31和埋带33而与存取晶体管的第一源/漏极区41相连。 在多晶硅填料31和埋带33的顶部，设有沟槽顶氧化物(trench top oxide) 34。尽管在所示实施例中，4诸存电容器以沟槽电容器实施， 4旦是可以清楚i也理解，本发明可以4壬意实施。例如，晶体管还可与 至少部分地形成在基片表面上方的相应的叠片电容器相连接。
晶体管通过第一和第二源/漏极区41、 42以及通过栅电极2而 形成。栅电极2通过栅极绝缘层26和隔层29与第一和第二源/漏极 区41、 42绝缘。此外，沟道43形成在第一和第二源/漏极区41、 42之间。栅电极的导电材料28通过栅极绝缘层26与沟道43绝缘。 栅电极2的导电材料28以及上方的层451、 452被图案化以便形成 单一字线45。当访问所示存储单元时，字线45 ^皮i殳置在适当的电 压上，从而晶体管被打开。从而存储于储存电容器3的存储电极中 的电荷经由多晶硅填料31、第一源/漏极区41、沟道43和第二源/ 漏极区42而被读出至相应的位线(未示出)。
图15示出包括才艮据本发明的晶体管或可通过本发明的方法制 造的晶体管的示例性存储器件的俯视图。在图15的中部，示出了 包括存储单元100的存储单元阵列106。每个存储单元100包括储 存电容器3和存取晶体管4。储存电容器3包括存储电极和对电极， 存储电极连接于存取晶体管4的第一源/漏极区41的相应者。存取 晶体管4的第二源/漏极区42与相应的位线46相连接。在第一和第 二源/漏极区41、 42之间形成的沟道的导通性由栅电极2控制。栅
电极2通过相应的字线45寻址。存取晶体管4可以是上面参照图 1A和图1B所描述的晶体管。储存电容器3可以例如以沟槽电容器 或叠片电容器实施。
如所能清楚理解的，存储单元阵列的具体布局是任意的。具体 地，存储单元IOO可设置为例如棋盘图案或任何其它适当的图案。 在图15所示的实例中，存储单元阵列以折叠位线构型实施。但是， 如所能清楚理解的，本发明还可以开放式位线构型的存储单元阵列 来实施。图15的存储器件进一步包括外围部分IOI。通常，外围部 分101包括核心电^各102，其包括用于字线45寻址的字线驱动器 103和用于自动一企测通过位线46传送的信号的读出》文大器104。核 心电路102通常包括其它器件和例如用于控制并对各个存储单元 100寻址的晶体管。外围部分101进一步包括通常设置在核心电路 102外侧的支持部分105。夕卜围电路的晶体管可以是任意的。例如， 它们可以传统的平面晶体管来实施。然而，它们还可以参照图1中 所述的方式来形成。
参考标记列表
1半导体基片
10基片表面
11主动区
lla上侧
12绝缘沟槽
13绝缘材料
14Si3N4i
15凹冲曹开口
15a才陏圓形开口
15b条段开口
17凹入部分
18凹槽展平部分
2栅电极
2a才册电4及上部分
2b才册电一及下部分
20栅槽
21凹槽底部
22凹冲曹侧壁
221下侧壁部分
222顶侧壁部分
23氧化物内衬
24Si3N4^'J壁内冲于
25Si尖端
26才册才及绝纟彖层
27凹穴
28才册才及导电才才泮牛
29隔层
3储存电容器
31多晶硅填料
32绝缘环
33埋带
34沟才曹顶部氧4匕物
4晶体管
41第一源/漏4及区
42第二源/漏极区
43a上沟槽部分
43b下沟槽部分
44板状部分
44a底部
45字线
451导电层
452
46位线
47底侧
48上侧
100存储单元
101外围部分
102核心电路
103字线驱动器
104读出》文大器
105支持部分
106存储单元阵列
权利要求
1.一种形成存储单元阵列的方法，包括a)将所述存储单元阵列限定为包括多个存储单元，每个存储单元包括储存电容器和晶体管；b)限定邻近主动区的绝缘沟槽；以及c)通过以下步骤形成所述晶体管的栅电极c1)相对于填充所述绝缘沟槽的绝缘材料在所述主动区中选择性蚀刻栅槽，所述栅槽包括上侧壁部分、下侧壁部分和底部，所述下侧壁部分邻近所述底部，所述上侧壁部分设置在所述下侧壁部分上方；c2)在邻近沟道的部分处蚀刻所述绝缘材料，从而使沟道的一部分未被覆盖，所述未被覆盖的部分具有包括顶侧和两个横侧的脊形，所述蚀刻通过使用覆盖层覆盖所述栅槽的所述上侧壁部分从而使邻近所述绝缘沟槽的下侧部分未被覆盖、以及相对于所述覆盖层的所述材料选择性地蚀刻所述绝缘材料而进行；c3)在所述顶侧和所述两个横侧上设置栅极绝缘材料；c4)在所述栅极绝缘层上设置导电材料，从而使所述栅电极沿所述沟道的所述顶侧和所述两个横侧设置。
2. 根据权利要求1所述的方法，其中，使用覆盖层覆盖所述上侧 壁部分的步艰《包4舌设置覆盖所述4册槽的所述下侧壁部分和底部的牺牲层；在所述上侧壁部分上i殳置所述覆盖层；以及 将所述牺牲层从所述下侧壁部分去除。
3. 根据权利要求2所述的方法，其中，所述牺牲层由所述绝缘材 料制成。
4. 根据权利要求2所述的方法，进一步包括相对于所述绝缘材料，选择性地蚀刻所述栅槽的所述底部。
5. 根据权利要求1所述的方法，其中，使用覆盖层覆盖所述栅槽 的所述上侧壁部分的步艰《包4舌在所述上侧壁部分上"^:置所述 覆盖层，所述下侧壁部分通过相对于所述绝缘材料选择性地蚀 刻所述栅槽的所述底部而设置，所述蚀刻在使用所述覆盖层覆 盖所述4册槽的所述上侧壁部分之后进行。
6. 根据权利要求2所述的方法，其中，设置所述覆盖层的步骤包 括保形地沉积所述覆盖层以及各向异性地蚀刻所述覆盖层。
7. —种形成存储单元阵列的方法，包括设置具有表面的半导体基片；在所述半导体基片中设置多个绝缘沟槽，所述绝缘沟槽 沿第一方向延伸，乂人而限定多个主动区，从而每个主动区由两 个绝纟彖沟槽沿垂直于所述第一方向的第二方向限定；在每个绝缘沟槽中设置绝缘材料；通过i殳置第一和第二源/漏^l区、形成i殳置在所述第一和 第二源/漏极区之间的沟道、以及设置用于控制所述第一和第二源/漏极区之间的电流的栅电极而在所述主动区中设置晶体 管；以及 设置多个储存电容器；其中设置所述栅电极的步骤包括相对于填充所述绝乡彖沟槽的绝*彖材并+而在主动区中 选择性地蚀刻栅槽，所述4册槽包括侧壁和底部；在邻近所述沟道的部分处蚀刻所述绝缘材料，从而使 沟道的一部分未被覆盖，该沟道的一部分具有包括顶侧和 两个横侧的脊形，所述蚀刻步骤包括使用覆盖层覆盖所 述才册槽的所述上侧壁部分，/人而4吏得邻近所述绝纟彖沟槽的 下侧壁部分未^皮覆盖，以及相对于所述覆盖层的所述材 料，选4奪性地蚀刻所述绝缘材泮牛；在所述顶侧和所述两个纟黄侧上i殳置棚4及绝纟彖层；以及在所述栅极绝缘层上设置导电材料，从而使所述冲册电 才及沿所述沟道的所述顶侧和所述两个横侧而"i殳置。
8. 根据权利要求7所述的方法，其中，用覆盖层覆盖所述上侧壁 部分的步骤包括设置覆盖所述栅槽的所述下侧壁部分和底部的牺牲层；在所述上侧壁部分上设置所述覆盖层；以及将所述牺牲层从所述下侧壁部分去除。
9. 根据权利要求8所述的方法，其中，所述牺牲层由所述绝缘材 料制成。
10. 根据权利要求8所述的方法，进一步包括相对于所述绝缘材料，选择性地蚀刻所述4册槽的所述底部。
11. 根据权利要求7所述的方法，其中，使用覆盖层覆盖所述栅槽 的所述上侧壁部分的步骤包4舌在所述上侧壁部分上i殳置所述 覆盖层，所述下侧壁部分通过相对于所述绝缘材料选择性地蚀 刻所述栅槽的所述底部而设置，所述蚀刻在使用所述覆盖层覆 盖所述栅槽的所述上侧壁部分之后进行。
12. 根据权利要求8所述的方法，其中，设置所述覆盖层的步骤包 括保形地沉积所述覆盖层以及各向异性地蚀刻所述覆盖层。
13. —种形成晶体管的方法，包括通过限定绝纟彖沟槽而限定主动区，所述绝纟彖沟槽邻近该 主动区；以及通过以下步骤形成斥册电极相对于填充所述绝纟彖沟槽的绝纟彖材并牛而在所述主动 区中选择性地蚀刻栅槽，所述栅槽包括上侧壁部分、下侧 壁部分和底部，所述栅槽的下侧壁部分邻近所述底部，所 述上侧壁部分i殳置在所述下侧壁部分上方；在邻近沟道的部分处蚀刻所述绝缘材料，从而使所述 沟道的 一部分未被覆盖，该未被覆盖的部分具有包括顶侧 和两个横侧的脊形，所述蚀刻步骤包括使用覆盖层覆盖 所述上侧壁部分/人而^吏邻近所述绝纟彖沟冲曹的下侧壁部分 未被覆盖，以及相对于所述覆盖层的所述材料选择性地蚀 刻所述绝缘材料；在所述顶侧和所述两个4黄侧上i殳置4册才及绝纟彖材津午；以及在所述栅极绝缘层上设置导电材料，从而使所述栅电 极沿所述沟道的所述顶侧和所述两个4黄侧设置。
14. 根据权利要求13所述的方法，其中，使用覆盖层覆盖所述上 侧壁部分的步骤包括i殳置覆盖所述4册槽的所述下侧壁部分和底部的牺牲层；在所述上侧壁部分上设置所述覆盖层；以及将所述牺牲层/人所述下侧壁部分去除。
15. 根据权利要求14所述的方法，其中，所述牺牲层由所述绝缘 材料制成。
16. 根据权利要求14所述的方法，进一步包括相对于所述绝缘材料，选择性地蚀刻所述栅槽的所述底部。
17. 根据权利要求13所述的方法，其中，使用覆盖层覆盖所述栅 槽的所述上侧壁部分的步骤包4舌在所述上侧壁部分上i殳置所 述覆盖层，所述下侧壁部分通过相对于所述绝缘材料选择性地 蚀刻所述栅槽的所述底部而设置，所述蚀刻在4吏用所述覆盖层 覆盖所述栅槽的所述上侧壁部分之后进行。
18. 根据权利要求14所述的方法，其中，设置所述覆盖层的步骤 包括保形地沉积所述覆盖层以及各向异性地蚀刻所述覆盖层。
19. 一种晶体管，至少部分地形成于半导体基片中，所述晶体管包 括第一和第二源/漏才及区；形成在所述第一和第二源/漏极区之间的沟道；以及栅电极，设置在限定于所述半导体基片中的栅槽中，控 制所述沟道的导通性； 其中，所述沟道具有包括顶侧和两个4黄侧的脊形，所述 斥册电才及邻近所述顶侧和所述两个4黄侧；并且其中，所述斥册电才及包4舌上部和下部，所述4册电才及的所述 下部邻近所述沟道的所述顶侧，所述上部i殳置在所述下部上 方，且其中，在垂直于连接第一和第二源/漏才及区的线的剖面 中，所述上部的宽度小于所述下部的宽度。
20. 根据权利要求19所述的晶体管，其中，所述栅电极的所述上 部具有覆盖有绝缘材料层的侧壁。
21. 根据权利要求19所述的晶体管，其中，所述栅电极的所述下 部进一步包括邻近所述沟道的所述一黄侧的两个4反状部分。
22. —种存储单元，包括电荷存4诸元件；以及晶体管，可被操控用于访问所述电荷存储元件，所述晶 体管至少部分地形成在具有表面的半导体基片中，并包括第一和第二源/漏4及区；在所述第一和第二源/漏极区之间的沟道；以及栅电极，控制所述沟道的导通性，并设置在限定于所 述半导体基片中的栅槽中；其中-.所述沟道具有包纟舌顶侧和两个4黄侧的脊形形状，所述才册 电才及4卩近所述顶侧和所述两个才黄,寸；所述4册电才及包4舌在其三侧围绕所述脊的下部和上部；以及 所述栅电极包括这样的构造，所述构造用于在垂直于连 接所述第 一和第二源/漏极区的线的剖面中使得所述栅电极的 上部的宽度小于所述下部的宽度。
全文摘要
本发明公开了一种形成晶体管的方法，该方法包括通过限定绝缘沟槽而限定主动区，该绝缘沟槽邻近该主动区；以及在限定该绝缘沟槽之后形成栅电极。该栅电极通过以下步骤形成相对于填充该绝缘沟槽的绝缘材料在该主动区中选择性地蚀刻栅槽；在邻近沟道的部分处蚀刻填充该绝缘沟槽的绝缘材料，从而使该沟道的一部分未被覆盖，所述未被覆盖的部分具有带有顶侧和两横侧的脊形；在该顶侧和该横侧上设置栅极绝缘材料；以及在该栅极绝缘层上设置导电材料，从而使该栅电极沿该沟道的该顶侧和该两个横侧设置。
文档编号H01L27/108GK101106108SQ20071013582
公开日2008年1月16日 申请日期2007年7月16日 优先权日2006年7月14日
发明者吴东平 申请人:奇梦达股份公司