专利名称：具嵌埋半导体元件的电路板叠接结构的制作方法
技术领域：
本发明涉及一种具嵌埋半导体元件的电路板叠接结构，尤指一种 在电路板中嵌埋有半导体元件再将其叠接成多层电路板的结构。
背景技术：
电子产品轻小化己是现今电子产业发展的趋势，而随着电子产品 制作的縮小化，对于各种不同功能的半导体元件镶嵌在一电路板上则 有朝更高密度的需求。因此，为应用上述的需求，而在单一封装件的 芯片承载件(例如基板或导线架)上接置并电性连接有至少二个以上的 半导体芯片，且芯片与承载件间的接置方式是将半导体芯片一一向上 叠接在承载件上，再以焊线进行电性连接。
请参阅图1，为美国专利第5， 323， 060号的多芯片半导体封装件1 的剖面示意图，是将一第一半导体芯片12a接置于一电路板ll上，并 通过第一焊线13a以电性连接至该电路板11，且采用堆叠方式 (stacked)以将一第二半导体芯片12b间隔一胶层14堆叠于该第一半 导体芯片12a上，而该胶层14的材料一般为环氧胶(印oxy)或胶带 (tape),之后再通过一第二焊线13b电性连接至该电路板11。但是， 该第一半导体芯片12a的焊线制程(wire bonding)需在该第二半导体 芯片12b堆叠前完成先进行，亦即每一层芯片的黏晶(die bonding)制 程及焊线制程均需分别进行，因而增加额外的制程复杂度；再者，由 于该第一半导体芯片12a、胶层14与第二半导体芯片12b是一一顺序 向上堆叠于该电路板11上，且为有效防止第二半导体芯片12b触碰至 第一焊线13a，该胶层14厚度必须增高至该第一焊线13a的线弧高度 以上，如此，不仅增加该多芯片的半导体封装件1的整体厚度，而不 利于半导体装置的轻薄化，同时因该胶层14的整体厚度均匀控制不易， 甚而导致该第二半导体芯片12b触碰至第一焊线13a或该第一焊线13a 与该第二焊线13b接触产生短路等不良问题。
又电子产品在集成化的趋势下，以提高电子产品的使用功能，并 且降低电子产品的高度，遂将半导体元件内嵌于承载板之中，而嵌埋
于电路板的半导体元件可为主动元件或被动元件。如图2所示，为现 有将半导体元件嵌埋于一电路板中的结构示意图，于一承载板20上表 面形成有至少一开口 200，该开口 200是用以安装一半导体元件21， 而该半导体元件21具有一作用面21a，且该作用面21a具有多个电极 垫212，于该承载板20上表面以及该半导体元件21的作用面21a上形 成一介电层22，并于该介电层22上形成一线路层23，且该线路层23 具有多个导电结构231以连接该半导体元件21的电极垫212，依此增 层方式形成多层线路层以及介电层，从而以构成一多层电路板。
然于上述制程中，由于单一承载板20嵌埋单一半导体元件21的 电性功能有限，若要增加该承载板20的电性功能则必须增加该半导体 元件21的数量，如此则必须在该承载板20上开设多个开口 200，但该 承载板20的面积有限无法扩大，因而限制了承载板20电性功能的扩 充与发展。
因此，如何提供一种可将半导体元件嵌埋于电路板中，同时强化 其电性需求及功能，实已成为目前亟欲解决的问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的主要目的是提供一种具 嵌埋半导体元件的电路板叠接结构，是以压合方式形成具嵌埋半导体 元件的电路板叠接结构，从而得简化制程及降低成本。
本发明的又一 目的是在提供一种具嵌埋半导体元件的电路板叠接 结构，得以提高整体的电性需求及功能。
为达成上述及其它目的，本发明所提供的具嵌埋半导体元件的电 路板叠接结构，包括至少二电路板，各该电路板表面形成有线路层 及至少一开口，于该开口中嵌埋半导体元件，该半导体元件具有多个 电极垫，且该线路层具有多个导电结构及电性连接垫，使该线路层的 导电结构电性连接该半导体元件的电极垫；以及至少一黏着层，夹置 于至少二电路板之间，该黏着层中相对应于该电性连接垫的位置设有 导电材料，使至少二电路板间的电性连接垫得以通过该导电材料形成
通路，进而构成电路板间的电性连接。
该电路板为印刷电路板或IC封装基板，该黏着层中相对于两电足各 板的电性连接垫位置，先形成开孔，并于该开孔中形成含金属材料的
胶材或焊锡材料(solder)等导电材料，其中该金属材料为铜(Cu)、锡 (Sn)、银(Ag)、镍(Ni)、金(Au)、镍/金(Ni/Au)及镍/钯/金(Ni/Pd/Au) 所组成群组之一；该黏着层夹置于两电路板之间并进行压合制程，通 过该黏着层中的导电材料电性连接两电路板相对的电性连接垫而形成 通路，从而使两电路板达成电性连接。
该电路板未形成有黏着层的表面可形成一绝缘保护层，且该绝缘 保护层表面具有多个开孔，用以露出该线路层的电性连接垫。
或可于该电路板未形成有黏着层的表面形成一线路增层结构，且 该线路增层结构中形成有多个导电结构以电性连接至该线路层，并于 该线路增层结构表面形成有电性连接垫，又于该线路增层结构表面具 有一绝缘保护层，且该绝缘保护层表面具有多个开孔，用以露出该线 路增层结构的电性连接垫。
此外，于该电路板的表面的电性连接垫上复可形成有导电凸块， 该导电凸块是如铜(Cu)、锡(Sn)、银(Ag)、镍(Ni)、金(Au)、镍/金(Ni/Au) 及镍/钯/金(Ni/Pd/Au)所组成群组之一，以供一电路板得以利用该导 电凸块并间隔具导电材料的黏着层而与另一电路板电性连接。
此外，于本发明中可在该嵌埋有半导体芯片的电路板其中一表面 的电性连接垫形成有导电凸块，而在另一表面仅为电性连接垫，以将 一电路板表面的电性连接垫对接至另一电路板的导电凸块，并于两电 路板之间夹置具导电材料的黏着层，进而得以此结构连续堆叠成多层 电路板结构。
因此，本发明的嵌埋有半导体元件的承载板结构，是先通过个别 制程形成多个电路板，再利用压合作业以快速形成具嵌埋半导体元件 的电路板叠接结构，藉以縮短多层电路板制程时间以利于大量生产， 且可增加整体的电性需求及功能，同时简化制程及降低成本。
图1是美国专利第5,323,060号的堆叠半导体芯片的多芯片半导
体封装件剖面示意图2为现有嵌埋半导体元件的电路板结构示意图3A及图3B为本发明的具嵌埋半导体元件的电路板叠接结构第
一实施的分解剖视图及组合剖视示意图4为本发明的具嵌埋半导体元件的电路板叠接结构的第二实施
剖视示意图5为本发明的具嵌埋半导体元件的电路板叠接结构的第三实施 剖视示意图；以及
图6为本发明的具嵌埋半导体元件的电路板叠接结构的第四实施
剖视示意图。
元件符号说明
1半导体封装件
12a第一半导体芯片
12b第二半导体芯片
13a第一焊线
13b第二焊线
14胶层
11、 30、 30，、 30"电路板
23、 31、 362线路层
22、 361介电层
330、 340开孔
200、 303开口
20承载板
21、 32半导体元件
212、 321电极垫
21a作用面
231、 311、 363导电结构
312、 364电性连接垫
331导电材料
33點着层
34绝缘保护层35 导电凸块
36 线路增层结构
具体实施例方式
以下通过特定的具体实施例说明本发明的实施方式，本领域技术 人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功 效。
第一实施例
请参阅图3A及图3B，为本发明的具嵌埋半导体元件的电路板叠接 结构的第一实施例；其提供至少二例如为印刷电路板或IC封装基板的 电路板30，该电路板30表面具有线路层31，且该电路板30形成有至 少一贯穿表面的开口 303，以于该开口 303中嵌埋半导体元件32，其 中该半导体元件32可为CPU或内存(DRAM、 SRAM、 SDRAM)等主动元 件，或如电容(c即acitors)、电阻(resistor)或电感(inductors) 等被动元件，又该半导体元件32具有多个电极垫321，且该线路层31 具有多个导电结构311电性连接该半导体元件32的电极垫321，又该 线路层31具有多个电性连接垫312;至少一黏着层33，形成于至少二 电路板30之间，该黏着层33中相对应于该至少二电路板30的电性连 接垫312的位置设有导电材料331，使该两电路板30的电性连接垫312 得以通过该导电材料331形成通路，进而使两电路板30电性连接。
该黏着层33是先形成开孔330，而该开孔330相对于两电路板30 的电性连接垫312位置，再于该开孔330中填充含金属材料的胶材或 焊锡材料(solder)等导电材料331，其中该金属材料为铜(Cu)、锡 (Sn)、银(Ag)、镍(Ni)、金(Au)、镍/金(Ni/Au)及镍/钯/金(Ni/Pd/Au) 所组成群组之一，从而以构成一具有导电材料331以供形成电流通路 的黏着层33。
请参阅图3B，可通过如压合制程以将该具导电材料331的黏着层 33夹置于两电路板30之间，使两电路板30通过黏着层33而结合成一 体，并通过黏着层33中的导电材料331电性连接两电路板30的电性 连接垫312，进而构成两电路板30的电性连接。
此外，该电路板30未形成有黏着层33的表面可形成一绝缘保护
层34，且该绝缘保护层34表面具有多个开孔340，用以露出该线路层 31的电性连接垫312，另于该电性连接垫312表面则可再形成其它导 电结构(图式中未表示)以与外部电子装置作电性连接。 第二实施例
请参阅图4，为本发明的具嵌埋半导体元件的电路板叠接结构的第 二实施例示意图，与前一实施例不同处是在电路板30的电性连接垫 312表面形成有导电凸块35，该导电凸块35为铜(Cu)、锡(Sn)、银(Ag)、 镍(Ni)、金(Au)、镍/金(Ni/Au)及镍/钯/金(Ni/Pd/Au)所组成群组之 一，以通过该导电凸块35挤压该黏着层33中的导电材料331，使该导 电材料331紧密接触在另一电路板30的电性连接垫312表面。
第三实施例
请参阅图5，为本发明的具嵌埋半导体元件的电路板叠接结构的第 三实施例示意图，与前述实施例不同处在于该电路板30未形成有黏着 层33的表面形成有线路增层结构36，该线路增层结构36包括有介电 层361、形成于该介电层361上的线路层362，以及形成于该介电层361 中的导电结构363，且该导电结构363电性连接至该电路板30的线路 层31，又该线路增层结构36表面形成有电性连接垫364，且于该线路 增层结构36表面形成一绝缘保护层34，该绝缘保护层34表面具有多 个开孔340，用以露出该线路增层结构36的电性连接垫364。
第四实施例
请参阅图6，为本发明的具嵌埋半导体元件的电路板叠接结构的第 四实施例示意图，与前述实施例不同处在于使多个电路板通过具导电 材料的黏着层持续叠接，从而以构成一多层电路板结构；其是于电路 板30表面的电性连接垫312形成有导电凸块35，另一表面仅露出该电 性连接垫312，以将该电路板30表面的电性连接垫312上的导电凸块 35叠接至另一电路板30'表面的电性连接垫312，并于两电路板30、 30'之间夹置具导电材料331的黏着层33;又于该电路板30，上再间 隔一具导电材料331的黏着层33以叠接另一电路板30"，依此类推， 从而以连续堆叠成多层电路板结构。
此外，于该电路板30及30"最外表面的线路层31复可形成一绝 缘保护层34，且该绝缘保护层34表面具有多个开孔340以露出该线路 层31的电性连接垫312，该电性连接垫312表面则可再形成其它导电 结构(图式中未表示)以与外部电子装置作电性连接。
因此，本发明的具嵌埋半导体元件的电路板叠接结构，是于至少 二电路板表面形成有相对应的电性连接垫或导电凸块，且于该电路板 中预埋有半导体元件，并在至少二电路板之间夹置一具导电材料的黏 着层，使该导电材料设置于该黏着层中对应该电路板的电性连接垫位 置，当该具导电材料的黏着层夹置于两电路板之间并进行压合时，该 黏着层中的导电材料即与至少二电路板的电性连接垫接触而形成通 路，从而电性连接多个叠接的电路板及嵌埋于该电路板中的半导体元 件，而可简化制程及强化整体结构的电性需求及功能，此外，并可先 通过个别制程形成多个电路板，再利用压合作业以快速形成电路板叠 接结构，藉以縮短多层电路板制程时间以利于大量生产。
但是，以上所述的具体实施例，仅用以例释本发明的特点及功效， 而非用以限定本发明的可实施范畴，在未脱离本发明上述的精神与技 术范畴下，任何运用本发明所揭示内容而完成的等效改变及修饰，均 仍应为权利要求书的范围所涵盖。
权利要求
1.一种具嵌埋半导体元件的电路板叠接结构，包括至少二电路板，各该电路板表面具有线路层及至少一开口，于该开口中嵌埋有一半导体元件，该半导体元件具有多个电极垫，且该线路层具有多个导电结构及电性连接垫，使该线路层的导电结构电性连接该半导体元件的电极垫；以及至少一黏着层，形成于至少二电路板之间，该黏着层中相对应于该电性连接垫的位置具有导电材料，使该至少二电路板的电性连接垫通过该导电材料以形成通路，从而形成电路板间的电性连接。
2. 根据权利要求1所述的具嵌埋半导体元件的电路板叠接结构，其中，该电路板的电性连接垫表面复形成有一导电凸块。
3. 根据权利要求2所述的具嵌埋半导体元件的电路板叠接结构， 其中，该导电凸块为铜(Cu)、锡(Sn)、银(Ag)、镍(Ni)、金(Au)、镍/ 金(狙/Au)及镍/钯/金(Ni/Pd/Au)所组成群组之一 。
4. 根据权利要求1所述的具嵌埋半导体元件的电路板叠接结构， 其中，该电路板的开口贯穿该电路板表面。
5. 根据权利要求1所述的具嵌埋半导体元件的电路板叠接结构， 其中，该半导体元件为主动元件及被动元件其中一者。
6. 根据权利要求1所述的具嵌埋半导体元件的电路板叠接结构， 其中，该电路板未形成有黏着层的表面形成一绝缘保护层，且该绝缘 保护层表面形成有多个开孔，以露出该线路层的电性连接垫。
7. 根据权利要求1所述的具嵌埋半导体元件的电路板叠接结构， 其中，该电路板未形成有黏着层的表面形成有线路增层结构，且该线 路增层结构中形成有多个导电结构以电性连接至该线路层，并于该线 路增层结构表面形成有电性连接垫。
8. 根据权利要求8所述的具嵌埋半导体元件的电路板叠接结构， 其中，该线路增层结构上形成有一绝缘保护层，且该绝缘保护层表面 具有多个开孔，以露出该线路增层结构的电性连接垫。
9. 根据权利要求8所述的具嵌埋半导体元件的电路板叠接结构， 其中，该线路增层结构包括有介电层、形成于该介电层上的线路层， 以及形成于该介电层中的导电结构。
10. 根据权利要求1所述的具嵌埋半导体元件的电路板叠接结构， 其中，该导电材料为含金属材料的胶材及焊锡材料(solder)的其中一 者。
11. 根据权利要求11所述的具嵌埋半导体元件的电路板叠接结构, 其中，该金属材料为铜(Cu)、锡(Sn)、银(Ag)、镍(Ni)、金(Au)、镍/ 金(Ni/Au)及镍/钯/金(Ni/Pd/Au)所组成群组之一。
12. 根据权利要求1所述的具嵌埋半导体元件的电路板叠接结构， 其中，该黏着层形成有开孔，该开孔相对于至少二电路板的电性连接 垫位置，以于该开孔中填充导电材料。
全文摘要
本发明公开了一种具嵌埋半导体元件的电路板叠接结构，包括至少二电路板，各该电路板表面具有线路层及至少一开口，于该开口中嵌埋有一半导体元件，该半导体元件具有多个电极垫，且该线路层具有多个导电结构及电性连接垫，使该线路层的导电结构电性连接该半导体元件的电极垫；以及至少一黏着层，夹置于该至少二电路板间，该黏着层中相对应于该电性连接垫的位置设有导电材料，使该至少二电路板的电性连接垫得以通过该导电材料形成通路，进而构成电路板间的电性连接。
文档编号H01L23/48GK101359640SQ200710139839
公开日2009年2月4日 申请日期2007年8月2日 优先权日2007年8月2日
发明者张家维, 许诗滨, 连仲城 申请人:全懋精密科技股份有限公司