专利名称：浮置栅极层与非易失性存储器的制造方法
技术领域：
本发明是有关于一种半导体元件的制造方法，且特别是有关于一种非易 失性存储器的制造方法。
背景技术：
存储器，顾名思义便是用以储存资料或数据的半导体元件。当电脑微处 理器的功能越来越强，软件所进行的程序与运算越来越庞大时，存储器的需 求也就越来越高，为了制造容量大且便宜的存储器以满足这种需求的趋势， 制作存储器元件的技术与工艺，已成为半导体科技持续往高集成度挑战的驱 动力。在各种存储器产品中，具有可进行多次数据的存入、读取或抹除等动作 且存入的数据在断电后也不会消失的优点的非易失性存储器，已成为个人电 脑和电子设备所广泛采用之一种存储器元件。图1A为公知一种非易失性存储器的剖面示意图。请参照图1A,浮置栅极106a配置于浅沟槽隔离结构102之间的基底100 上。穿隧介电层104配置于浮置栅极106a与基底IOO之间。栅间介电层108 共形地配置于基底100上。控制栅极110配置于栅间介电层108上。源极/ 漏极区(未绘示)则配置在由穿隧介电层104、浮置栅极106a、栅间介电层108 以及控制栅极110所组成的堆迭栅极结构的二侧的基底100中。一般来说，在图1A所示的非易失性存储器的制造过程中，先于基底100 上依序形成垫氧化层与硬掩模层。然后，进行光刻工艺与蚀刻工艺，以于硬 掩模层、垫氧化层以及基底100中形成沟槽。接着，于沟槽中填入介电材料 以形成浅沟槽隔离结构102。之后，移除硬掩模层与垫氧化层，并于浅沟槽 隔离结构102之间的基底100上依序形成穿隧介电层104以及浮置栅极106。 为了提高浮置栅极106a与控制栅极110之间的接触面积以提高元件的耦合 比(coupling ratio),通常利用增加硬掩模层的高度的方式来增加浮置栅极 106a的高度，以增加浮置栅极106a与控制栅极110之间的接触面积而达到
提高耦合比的目的。然而，增加硬掩模层的高度往往会同时增加沟槽的深宽比(aspect ratio), 而导致将介电材料填入沟槽间更加不易。图1B为公知另一种非易失性存储器的剖面示意图。图IB所示的非易失性存储器与一般的非易失性存储器的差异在于浮置 栅极106b除了配置在穿隧介电层104上之外，还有一部分配置于浅沟槽隔 离结构102的上，因此增加了浮置栅极106b的尺寸，进而增加了浮置栅极 106b与控制栅极110之间的接触面积而达到提高耦合比的目的。然而，在图IB所示的非易失性存储器的制造过程中，除了在形成浅沟 槽隔离结构102时需要进行一次光刻工艺之外，在形成浮置栅极106b时还 需要进行另一次光刻工艺，亦即在制造过程中至少需要使用二道光掩模，导 致了工艺步骤增加以及提高了制造成本。发明内容有鉴于此，本发明的目的就是在提供一种非易失性存储器的制造方法， 可以提高元件的耦合比，以及避免因沟槽的深宽比过高导致不易将介电材料 填入沟槽，并降低制造成本。本发明提出一种非易失性存储器的制造方法，此方法是先于基底上依序 形成穿隧介电层、第一导体层与硬掩模层。然后，于硬掩模层、第一导体层、 穿隧介电层与基底中形成多个隔离结构。接着，移除每一个隔离结构之一部 分，以暴露出硬掩模层的部分侧壁。而后，于暴露出的硬掩模层的侧壁上形 成间隙壁。继之，于隔离结构上形成介电层，以填满间隙壁之间的空隙。随 后，移除间隙壁与硬掩模层，以暴露出第一导体层。接着，于第一导体层上 形成第二导体层，以填满介电层之间的空隙。然后，移除介电层。接下来， 于基底上共形地形成栅间介电层。而后，于栅间介电层上形成第三导体层。 之后，图案化第三导体层以形成控制栅极，并图案化第二导体层、第一导体 层以形成浮置栅极。依照本发明实施例所述的非易失性存储器的制造方法，上述的隔离结构 的形成方法例如是先于硬掩模层、第一导体层、穿隧介电层与基底中形成多 个沟槽。然后，于基底上形成隔离材料层，以填满沟槽。之后，进行平坦化 工艺，移除部分隔离材料层直到暴露出硬掩模层。
依照本发明实施例所述的非易失性存储器的制造方法，上述的隔离结构 的材料例如为氧化硅。依照本发明实施例所述的非易失性存储器的制造方法，上述移除每一个 隔离结构之一部分的方法例如为回蚀刻工艺。依照本发明实施例所述的非易失性存储器的制造方法，上述之间隙壁的 形成方法例如是先于基底上共形地形成间隙壁材料层。之后，进行各向异性 蚀刻工艺。依照本发明实施例所述的非易失性存储器的制造方法，上述之间隙壁的 材料例如为氮化硅。依照本发明实施例所述的非易失性存储器的制造方法，上述的介电层的 形成方法例如是先于基底上形成介电材料层，以填满间隙壁之间的空隙。之 后，进行平坦化工艺，移除部分介电材料层直到暴露出硬掩模层。依照本发明实施例所述的非易失性存储器的制造方法，上述的介电层的 材料例如为氧化硅。依照本发明实施例所述的非易失性存储器的制造方法，上述的第二导体 层的形成方法例如是先于基底上形成导体材料层，以填满介电层之间的空 隙。之后，进行平坦化工艺，移除部分导体材料层直到暴露出介电层。依照本发明实施例所述的非易失性存储器的制造方法，上述移除介电层 的方法例如为回蚀刻工艺。依照本发明实施例所述的非易失性存储器的制造方法，上述的栅间介电 层的材料例如为氧化硅/氮化硅/氧化硅。依照本发明实施例所述的非易失性存储器的制造方法，上述的第一导体 层的材料例如为掺杂多晶硅。依照本发明实施例所述的非易失性存储器的制造方法，上述的第二导体 层的材料例如为掺杂多晶硅。依照本发明实施例所述的非易失性存储器的制造方法，上述的第三导体 层的材料例如为掺杂多晶硅。本发明另提出 一种浮置栅极层的制造方法，此方法是先于基底上依序形 成第一介电层、第一导体层与硬掩模层。然后，于硬掩模层、第一导体层、 第一介电层与基底中形成多个隔离结构。接着，移除每一个隔离结构之一部 分，以暴露出硬掩模层的部分侧壁。而后，于暴露出的硬掩模层的侧壁上形 成间隙壁。继之，于隔离结构上形成第二介电层，以填满间隙壁之间的空隙。 随后，移除间隙壁与硬掩模层，以暴露出第一导体层。接着，于第一导体层 上形成第二导体层，以填满第二介电层之间的空隙。然后，移除第二介电层。依照本发明实施例所述的浮置栅极层的制造方法，上述的隔离结构的形 成方法例如是先于硬掩模层、第一导体层、第一介电层与基底中形成多个沟 槽。然后，于基底上形成隔离材料层，以填满沟槽。之后，进行平坦化工艺， 移除部分隔离材料层直到暴露出硬掩模层。依照本发明实施例所述的浮置栅极层的制造方法，上述的隔离结构的材 料例如为氧化硅。依照本发明实施例所述的浮置栅极层的制造方法，上述移除每一个隔离 结构之一 部分的方法例如为回蚀刻工艺。依照本发明实施例所述的浮置栅极层的制造方法，上述的间隙壁的形成 方法例如是先于基底上共形地形成间隙壁材料层。之后，进行各向异性蚀刻工艺。依照本发明实施例所述的浮置栅极层的制造方法，上述的间隙壁的材料 例如为氮化石圭。依照本发明实施例所述的浮置栅极层的制造方法，上述的第二介电层的 形成方法例如是先于基底上形成介电材料层，以填满间隙壁之间的空隙。之 后，进行平坦化工艺，移除部分介电材料层直到暴露出硬掩模层。依照本发明实施例所述的浮置栅极层的制造方法，上述的第二介电层的 材料例如为氧化硅。依照本发明实施例所述的浮置栅极层的制造方法，上述的第二导体层的 形成方法例如是先于基底上形成导体材料层，以填满第二介电层之间的空 隙。之后，进行平坦化工艺，移除部分导体材料层直到暴露出第二介电层。依照本发明实施例所述的浮置栅极层的制造方法，上述移除第二介电层 的方法例io为回々虫刻工艺。依照本发明实施例所述的浮置栅极层的制造方法，上述的第一导体层的 材料例如为掺杂多晶硅。依照本发明实施例所述的浮置栅极层的制造方法，上述的第二导体层的 材料例如为掺杂多晶硅。本发明在形成浮置栅极时，将 一 部分的浮置栅极形成于隔离结构上(亦 即原本间隙壁的位置)，因此可以增加浮置栅极的尺寸而使元件的耦合比提 高。此外，在本发明的非易失性存储器的制造过程中，仅进行一次光刻工艺， 亦即仅使用了一道光掩模，因此可以达到降低制造成本的目的。再者，本发明利用自行对准(self-aligned)的方法将作为浮置栅极的导体材料层填入介电 层之间的空隙，因此可以更容易地控制所形成的浮置栅极的轮廓。为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合 所附图式，作详细说明如下。
图1A为公知一种非易失性存储器的剖面示意图。 图1B为公知另一种非易失性存储器的剖面示意图。 图2A至图2E为依照本发明实施例所绘示的非易失性存储器的制造流 程剖面图。主要元件符号说明100、200:基底102:浅沟槽隔离结构104:穿隧介电层106a、106b:浮置栅极108:栅间介电层110:控制栅极202、214、 218:介电层204、216、 220:导体层206:硬掩模层208:沟槽210:隔离结构212:间隙壁具体实施方式
图2A至图2E为依照本发明实施例所绘示的非易失性存储器的制造流 程剖面图。首先，请参照图2A，于基底200上依序形成介电层202、导体层204 与硬掩模层206。介电层202的材料例如为氧化硅，其形成方法例如为热氧 化法。介电层202是用来作为非易失性存储器中的穿隧介电层。导体层204 的材料例如为掺杂多晶硅，其形成方法例如为化学气相沉积法。硬掩模层206 的材料例如为氮化硅，其形成方法例如为化学气相沉积法。请继续参照图2A,进行光刻工艺与蚀刻工艺，以于硬掩模层206、导体层204、介电层202与基底200中形成沟槽208。然后，于基底200上形成 隔离材料层(未绘示)，并填满沟槽208。隔离材料层的材料例如为氧化硅， 其形成方法例如为化学气相沉积法。之后，例如使用化学机械研磨法来进行 平坦化工艺，移除部分隔离材料层直到暴露出硬掩模层206,以于沟槽208 中形成隔离结构210。特别一提的是，在本发明中，由于不需要通过增加硬掩模层高度使得后 续形成的浮置栅极的高度增加以提高耦合比，因此填充介电层时不会受限于 过高的沟槽深宽比。然后，请参照图2B,例如进行回蚀刻工艺，移除每一个隔离结构210 之一部分，以暴露出硬掩模层206的部分侧壁。之后，于基底200上共形地 形成间隙壁材料层(未绘示)。间隙壁材料层的材料例如为氮化硅，其形成方 法例如为化学气相沉积法。之后，进行各向异性蚀刻工艺，移除部分间隙壁 材料层，以于暴露出的硬掩模层206的侧壁上形成间隙壁212。特别一提的是，在本实施例中，同样使用氮化硅来作为硬掩模层206与 间隙壁212的材料，因此可以在后续移除硬掩模层206与间隙壁212的步骤 中，同时将硬掩模层206与间隙壁212移除。接着，请参照图2C,于基底200上形成介电材料层(未绘示)，以填满间 隙壁212之间的空隙。介电材料层的材料例如为氧化硅，其形成方法例如为 化学气相沉积法。之后，例如使用化学机械研磨法来进行平坦化工艺，移除 部分介电材料层直到暴露出硬掩模层206,以于隔离结构210上形成介电层 214。随后，请参照图2D,进行蚀刻工艺，移除间隙壁212与硬掩模层206, 以暴露出导体层204 。由于间隙壁212与硬掩模层206的材料皆为氮化硅， 因此在上述蚀刻工艺中可以同时被移除。接着，于基底200上形成导体材料 层(未绘示)，以填满介电层214之间的空隙。导体材料层的材料例如为掺杂 多晶硅，其形成方法例如为化学气相沉积法。在本实施例中，于基底100上 沉积导体材料层时，导体材料层自行对准形成于介电层214之间的空隙，因 此更加容易控制由导体材料层形成的浮置栅极的轮廓。此外，导体材料层除 了位于导体层204上之外，还有一部分的导体材料层位于隔离结构210之上， 因此增加了后续所形成的浮置栅极的尺寸。请继续参照图2D,例如使用化学机械研磨法来进行平坦化工艺，移除
部分导体材料层直到暴露出介电层214,以于导体层204上形成导体层216。 在本发明中，导体层204与导体层216同时作为非易失性存储器的浮置栅极 之用。之后，请参照图2E,例如进行回蚀刻工艺，移除介电层214,暴露出隔 离结构210。接下来，于基底200上共形地形成介电层218。介电层218是 用来作为非易失性存储器中的栅间介电层。在本实施例中，介电层218的材料例如为氧化硅/氮化硅/氧化硅，其形成方法例如是先以热氧化法形成第一 层氧化硅，然后以化学气相沉积法于第一层氧化硅上形成氮化硅，之后再以 热氧化法于氮化硅上形成第二层氧化硅。当然，在其他实施例中，介电层218 的材料也可以仅是氧化硅。而后，请继续参照图2E,于介电层218上形成导体层220。导体层220 的材料例如为掺杂多晶硅，形成方法例如为化学气相沉积法。导体层220用 以作为非易失性存储器的控制栅极。接着，进行图案化工艺，同时蚀刻导体 层220、介电层218、导体层216、导体层204以及介电层202,以形成控制 栅极、栅间介电层、浮置栅极以及穿隧介电层。之后，进行一般熟知之后续 工艺，例如形成源极/漏极区(未绘示)，以完成本发明的非易失性存储器的制 造。综上所述，本发明利用自行对准的方法将作为浮置栅极的导体材料层填 入介电层之间的空隙，因此可以更加容易地控制浮置栅极的轮廓。此外，本发明在形成浮置栅极的步骤中，除了将作为浮置栅极的导体材 料层形成在隔离结构间之外，还将一部分的导体材料层形成于隔离结构上 (亦即原本间隙壁的位置)，因此增加了浮置栅极的尺寸，进而提高了元件的 耦合比。另外，在本发明的非易失性存储器的制造过程中，仅进行了一次的光刻 工艺，避免了工艺步骤的增加以及制造成本的提高。虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属 技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许 的更动与润饰，因此本发明的保护范围当视后附的权利要求所界定者为准。
权利要求
1. 一种非易失性存储器的制造方法，包括在一基底上依序形成一穿隧介电层、一第一导体层与一硬掩模层；在该硬掩模层、该第一导体层、该穿隧介电层与该基底中形成多个隔离结构；移除各所述隔离结构的一部分，以暴露出该硬掩模层的部分侧壁；在暴露出的该硬掩模层的侧壁上形成多个间隙壁；在所述隔离结构上分别形成一介电层，以填满所述间隙壁之间的空隙；移除所述间隙壁与该硬掩模层，以暴露出该第一导体层；在该第一导体层上形成一第二导体层，以填满该介电层之间的空隙；移除该介电层；在该基底上共形地形成一栅间介电层；在该栅间介电层上形成一第三导体层；以及图案化该第三导体层以形成一控制栅极，并图案化该第二导体层、该第一导体层以形成一浮置栅极。
2. 如权利要求1的非易失性存储器的制造方法，其中所述隔离结构的形 成方法包4舌在该硬掩模层、该第 一导体层、该穿隧介电层与该基底中形成多个沟槽；在该基底上形成一隔离材料层，以填满所述沟槽；以及进行一平坦化工艺，移除部分该隔离材料层直到暴露出该硬掩模层。
3. 如权利要求2的非易失性存储器的制造方法，其中该隔离结构材料层 包括氧化硅层。
4. 如权利要求1的非易失性存储器的制造方法，其中移除各所述隔离结 构的 一部分的方法包括回蚀刻工艺。
5. 如权利要求1的非易失性存储器的制造方法，其中所述间隙壁的形成 方法包4舌在该基底上共形地形成一间隙壁材料层；以及 进行一各向异性蚀刻工艺。
6. 如权利要求5的非易失性存储器的制造方法，其中该间隙壁材料层包 括氮化硅层。
7. 如权利要求1的非易失性存储器的制造方法，其中该介电层的形成方法包4舌在该基底上形成一介电材料层，以填满所述间隙壁之间的空隙；以及 进行一平坦化工艺，移除部分该介电材料层直到暴露出该硬掩模层。
8. 如权利要求7的非易失性存储器的制造方法，其中该介电材料层包括 氧化硅层。
9. 如权利要求1的非易失性存储器的制造方法，其中该第二导体层的形 成方法包括在该基底上形成一导体材料层，以填满该介电层之间的空隙；以及 进行一平坦化工艺，移除部分该导体材料层直到暴露出该介电层。
10. 如权利要求1的非易失性存储器的制造方法，其中移除该介电层的方 法包括回蚀刻工艺。
11. 如权利要求1的非易失性存储器的制造方法，其中该栅间介电层的材 料包括氧化硅/氮化硅/氧化硅。
12. 如权利要求1的非易失性存储器的制造方法，其中该第一导体层的材 料包括掺杂多晶硅。
13. 如权利要求1的非易失性存储器的制造方法，其中该第二导体层的材 料包括掺杂多晶硅。
14. 如权利要求1的非易失性存储器的制造方法，其中该第三导体层的材 料包括掺杂 多晶 硅。
15. —种浮置栅极层的制造方法，包括在一基底上依序形成一第一介电层、 一第一导体层与一硬掩模层； 在该硬掩模层、该第一导体层、该第一介电层与该基底中形成多个隔离 结构；移除各所述隔离结构之一部分，以暴露出该硬掩模层的部分侧壁； 在暴露出的该硬掩模层的侧壁上形成多个间隙壁； 在所述隔离结构上分别形成第二介电层以填满所述间隙壁之间的空隙； 移除所述间隙壁与该硬掩模层，以暴露出该第 一导体层； 在该第一导体层上形成一第二导体层，以填满该第二介电层之间的空 隙；以及移除该第二介电层。
16. 如权利要求15的浮置栅极层的制造方法，其中所述隔离结构的形成 方法包括在该硬掩模层、该第一导体层、该第一介电层与该基底中形成多个沟槽；在该基底上形成一隔离材料层，以填满所述沟槽；以及进行一平坦化工艺，移除部分该隔离材料层直到暴露出该硬掩模层。
17. 如权利要求16的浮置栅极层的制造方法，其中该隔离结构材料层包 括氧化硅层。
18. 如权利要求15的浮置栅极层的制造方法，其中移除各所述隔离结构 的 一 部分的方法包括回蚀刻工艺。
19. 如权利要求15的浮置栅极层的制造方法，其中所述间隙壁的形成方 法包括在该基底上共形地形成一间隙壁材料层；以及 进行一各向异性蚀刻工艺。
20. 如权利要求19的浮置栅极层的制造方法，其中该间隙壁材料层包括 氮化硅层。
21. 如权利要求15的浮置栅极层的制造方法，其中该第二介电层的形成 方法包括在该基底上形成一介电材料层，以填满所述间隙壁之间的空隙；以及 进行一平坦化工艺，移除部分该介电材料层直到暴露出该硬掩模层。
22. 如权利要求21的浮置栅极层的制造方法，其中该介电材料层包括氧 化硅层。
23. 如权利要求1的浮置栅极层的制造方法，其中该第二导体层的形成方 法包括在该基底上形成一导体材料层，以填满该第二介电层之间的空隙；以及 进行一平坦化工艺，移除部分该导体材料层直到暴露出该第二介电层。
24. 如权利要求15的浮置栅极层的制造方法，其中移除该第二介电层的 方法包括回蚀刻工艺。
25. 如权利要求15的浮置栅极层的制造方法，其中该第一导体层的材料 包括掺杂 多晶 硅。
26. 如权利要求15的浮置栅极层的制造方法，其中该第二导体层的材料 包括掺杂 多晶 硅。
全文摘要
本发明提供一种非易失性存储器的制造方法，包括于基底上依序形成穿隧介电层、第一导体层与硬掩模层；于硬掩模层、第一导体层、穿隧介电层与基底中形成隔离结构；移除每一个隔离结构之一部分，以暴露出硬掩模层的部分侧壁；于暴露出的硬掩模层的侧壁上形成间隙壁。继之，于隔离结构上形成介电层，以填满间隙壁之间的空隙；移除间隙壁与硬掩模层；于第一导体层上形成第二导体层，以填满介电层之间的空隙；移除介电层；于基底上共形地形成栅间介电层；于栅间介电层上形成第三导体层；图案化第三导体层与第二导体层、第一导体层以形成控制栅极与浮置栅极。
文档编号H01L21/02GK101399230SQ200710153160
公开日2009年4月1日 申请日期2007年9月28日 优先权日2007年9月28日
发明者王炳尧, 赖亮全, 颜琬仪 申请人:力晶半导体股份有限公司