专利名称：制造半导体器件的方法
技术领域：
本发明总的来说涉及半导体器件。更具体地说，本发明涉及一 种形成半导体器件的栅极的方法。
背景技术：
随着半导体器件的设计规则趋于小型化，为了形成精细图案， 光源的数值孔径和波长("增加。在形成栅极的过程中，曝光条件 在单元区域中是有效的，但是难以确保周围区域中的聚焦深度("DOF")裕量，因此在栅极临界尺寸("CD")的调节方面存 在局限性。在周围区域露出的情况下执行修蚀工序，从而独立地控制 单元区域上的栅极临界尺寸。对于临界尺寸为45nm的图案，需要将临界尺寸控制在1纳米(nm)以内，在超出65nm的器件中这是最小的栅极临界尺寸。结果， 需要执行光阻剂修蚀工序。修蚀工序通过干式蚀刻方法减小光阻膜的 宽度，以限定所需宽度的精细图案。然而，因为在实际中难以实施修蚀工序，因此采用掩模调节栅 极临界尺寸。掩模包含无定形碳材料，以提高耐用性并将剥离工序产 生的损失降至最低。发明内容本发明的实施例涉及制造半导体器件的方法。根据本发明的实 施例，采用修蚀技术制造半导体器件，以控制周围区域中的栅极临界 尺寸，从而简化制造过程。根据本发明的一个实施例，制造半导体器件的方法包括在半导体基板上形成栅极导电层、第一掩模层、第二掩模层以及第三掩模层， 其中所述半导体基板包括单元区域和周围区域。利用栅极掩模形成第二掩模图案和第三掩模图案。修蚀所述周围区域中的第二掩模图案， 以形成第四掩模图案，所述第四掩模图案的尺寸小于所述第二掩模图 案的尺寸。除去所述第三掩模图案。利用所述第四掩模图案作为掩模， 图案化所述第一掩模层和所述栅极导电层。在阅读下面结合附图所做的详细说明以及所附权利要求书之 后，本领域的普通技术人员可以很清楚本发明的其它特征。
为了更全面地理解本发明，可以参考下面的详细说明和附图，其中图la至lf是示出根据本发明一个实施例的制造半导体器件的方 法的横截面图；图2a至2f是示出根据本发明另一实施例的制造半导体器件的方 法的横截面图；以及图3是示出图2d所示掩模图案的照片。虽然在附图中示出了本发明的几个具体实施例(下面将进行描 述)，但是可以将本发明所公开的方法修改为各种形式的实施例，可 以理解，所公开的实施例是出于举例说明的目的，而非旨在将本发明 限制在本文所描述和示出的具体实施例。
具体实施方式
图la至lf是示出根据本发明一个实施例的制造半导体器件的方 法的横截面图。在包括单元区域C和周围区域P的半导体基板10上 形成器件隔离膜(未示出)，以限定有源区(未示出)。在半导体基 板10的有源区上形成栅极氧化膜(未示出)。单元区域C中的半导体基板10掺杂有N型杂质。周围区域P 中的半导体基板IO掺杂有P型杂质。在栅极氧化膜上形成栅极多晶 硅层12、栅电极层14、第一掩模层16、第二掩模层18、第三掩模层 20以及抗反射膜22。优选的是，第一掩模层16包括氮化物膜；第二掩模层18包括无定形碳层；第三掩模层20包括氮氧化硅(SiON)膜。在抗反射膜 22上形成第一光阻图案24，以限定栅极区。参考图lb，利用第一光阻图案24作为掩模蚀刻抗反射膜22、 第三掩模层20以及第二掩模层18，以形成抗反射图案(未示出)、 第三掩模图案20a和第二掩模图案18a。然后除去第一光阻图案24 和抗反射图案。参考图lc至le，在所得到的结构上形成第二光阻膜(未示出)。 利用单元隔离掩模将第二光阻膜曝光并显影，以形成第二光阻图案26。在第二掩模图案18a上执行修蚀工序，以将临界尺寸减小至所需 的栅极临界尺寸。然后除去第二光阻图案26。参考图lf，利用第二掩模图案18a和第三掩模图案20a作为掩 模蚀刻第一掩模层16，以形成第一掩模图案16a。然后除去第三掩模 图案20a。利用第一掩模图案16a和第二掩模图案18a作为掩模，图 案化栅电极层14和栅极多晶硅层12，以获得栅极。然而，在上述方法中，由于使用无定形碳层作为掩模层(在第 二掩模图案18a中)，因此要执行化学气相沉积("CVD")工序以形 成无定形碳层，这导致工序成本增加。因为无定形碳层的阶梯覆盖性 较差，需要另外形成SiON膜(在第三掩模图案20a中)作为掩模层， 因此工序变得复杂。图2a至2f是示出根据本发明另一实施例的制造半导体器件的方 法的横截面图。在包括单元区域C和周围区域P的半导体基板100 上形成器件隔离膜(未示出)，以限定有源区。在半导体基板100 的有源区上形成栅极氧化膜(未示出)。单元区域C中的半导体基板IOO掺杂有N型杂质。周围区域P 中的半导体基板100掺杂有P型杂质。在栅极氧化膜上形成栅极导 电层105和第一掩模层106。栅极导电层105包括层叠形成的栅极多 晶硅层102和栅电极层104。栅电极层104优选地包括选自如下群组 的材料或膜，该群组包括钨(W)层、氮化钨(WN)膜及其组合。 第一掩模层106优选地包括氮化物膜。在第一掩模层106上形成第二 掩模层108和第三掩模层110。在第一掩模层106上采用聚合物膜执行旋涂("SOC")工序。烘烤聚合物膜以形成第二掩模层108。聚合物膜优选地包括占聚合物 膜总重的约90wt^的含碳(C)酚醛清漆树脂。优选地采用含有至少 25%硅(Si)的材料在第二掩模层108上执行旋涂工序。烘烤聚合物 膜以形成第三掩模层110。第三掩模层IIO用作掩模和底部抗反射涂 层("BARC")膜。第二掩模层108和第三掩模层110在高于光阻膜形成温度的烘 烤温度下会交联，因此当除去第二光阻图案(第五掩模图案)114时， 第二掩模层108和第三掩模层IIO不会被有机溶剂除去。例如，烘烤 温度比光阻剂形成温度高大约l(TC至20°C。在第三掩模层110上形 成第一光阻图案112以限定栅极区。参考图2b，利用第一光阻图案112作为掩模蚀刻第三掩模层 110，以形成第三掩模图案110a。优选的是，利用优选地含有选自如 下群组的气体的气体源干式蚀刻第三掩模层110，该群组包括CHF3、 CF4及其组合。利用第三掩模图案110a作为掩模蚀刻第二掩模层108， 以形成第二掩模图案108a。优选的是，利用优选地含有选自如下群 组的气体的气体源干式蚀刻第二掩模层108，该群组包括02、 N2、 H2及其组合。然后除去第一光阻图案112。参考图2c，在第一掩模层106、第二掩模图案108a和第三掩模 图案110a上形成第二光阻膜(未示出)。利用单元隔离掩模将第二 光阻膜曝光并显影，以形成第五掩模图案114。第二光阻膜包括I线 光阻膜。为了在后续的修蚀工序中不蚀刻第二光阻膜，从而不使单元 区域C的第三掩模图案110a露出，第二光阻膜优选地形成为具有在 约卯OA至约IIOOA范围内的厚度，该厚度是指从第三掩模图案110a 的顶面到第五掩模图案114的顶面。参考图2d和2e，在第二掩模图案108a上执行修蚀工序，以形 成第二掩模图案108b，从而将图2c所示第二掩模图案108a的临界 尺寸减小至所需的栅极临界尺寸。修饰后的第二掩模图案108b的尺 寸小于第二掩模图案108a的尺寸。优选的是，利用含有选自如下群 组的气体的气体源干式蚀刻第二掩模图案108a，该群组包括02、N2及其组合。然后除去第五掩模图案114。可以利用较薄的有机溶剂 作为显影溶液除去第五掩模图案114。参考图2f，利用第二掩模图案108b和第三掩模图案110a作为 掩模蚀刻第一掩模层106，以形成第一掩模图案106a。优选的是，利 用优选地含有选自如下群组的气体的气体源干式蚀刻第一掩模层 106，该群组包括CF4、CHF3及其组合。然后除去第三掩模图案110a。 利用第一掩模图案106a和第二掩模图案108b作为掩模蚀刻栅极导电 层105，以获得栅极。图3是示出图2d中的第二掩模图案108b和第三掩模图案110a 的照片。第二掩模图案108b和第三掩模图案110a具有优良的阶梯覆 盖性以及强的耐蚀刻性，从而可以有效地执行修蚀工序。如上所述，根据本发明的实施例，制造半导体器件的方法包括 采用聚合物膜和含硅的掩模层执行修蚀工序以调节周围区域的栅极 临界尺寸，以及执行旋涂工序来代替化学气相沉积工序，从而降低工 序成本。此外，不需要形成抗反射膜，从而简化了工序。上面的说明仅仅是为了便于清楚地理解本发明，而不应该理解 为对本发明的不必要的限制，因为本领域的普通技术人员很清楚位于 本发明范围内的各种修改。本发明不限于本文所述的光刻步骤。本发 明也不限于任何特定类型的半导体器件。例如，本发明可以应用于动 态随机存取存储器(DRAM)或非易失存储器中。本申请要求2007年3月19日提交的韩国专利申请 No. 10-2007-0026672的优先权，该韩国专利申请的全部内容以引用 的方式并入本文。
权利要求
1.一种制造半导体器件的方法，包括在半导体基板上形成栅极导电层、第一掩模层、第二掩模层以及第三掩模层，所述半导体基板包括单元区域和周围区域；利用栅极掩模形成第二掩模图案和第三掩模图案；修蚀所述周围区域中的第二掩模图案，以形成第四掩模图案，所述第四掩模图案的尺寸小于所述第二掩模图案的尺寸；除去所述第三掩模图案；以及利用所述第四掩模图案作为掩模，图案化所述第一掩模层和所述栅极导电层。
2. 根据权利要求1所述的方法，其中， 所述第一掩模层包括氮化物膜。
3. 根据权利要求1所述的方法，其中， 所述第二掩模层包括聚合物膜。
4. 根据权利要求3所述的方法，其中， 所述聚合物膜包括酚醛清漆树脂。
5. 根据权利要求1所述的方法，其中， 所述第三掩模层包括硅层。
6. 根据权利要求1所述的方法，其中， 所述第二掩模层和所述第三掩模层通过旋涂方法形成。
7. 根据权利要求1所述的方法，其中，形成所述第三掩模图案的步骤是通过利用含有选自如下群组的 气体的气体源进行干式蚀刻来执行的，所述群组包括CHF3、 CF4及其组合。
8. 根据权利要求1所述的方法，其中，形成所述第二掩模图案的步骤是通过利用含有选自如下群组的 气体的气体源进行干式蚀刻来执行的，所述群组包括02、 N2、 H2及其组合。
9. 根据权利要求1所述的方法，其中，所述修蚀步骤是通过利用含有选自如下群组的气体的气体源进行干式蚀刻来执行的，所述群组包括02、 N2及其组合。
10. 根据权利要求1所述的方法，其中，所述修蚀步骤包括 在所述第三掩模图案上将所述周围区域选择性地曝光，以形成第五掩模图案；执行修蚀工序以减小所述第二掩模图案的尺寸；以及 除去所述第五掩模图案。
11. 根据权利要求io所述的方法，其中，所述第五掩模图案是I线光阻膜。
12. 根据权利要求IO所述的方法，其中，所述第五掩模图案具有约900A至约1100A的厚度，所述厚度 从所述第三掩模图案的顶面到所述第五掩模图案的顶面。
13. 根据权利要求1所述的方法，其中，图案化所述第一掩模层的步骤是通过利用含有选自如下群组的 气体的气体源进行干式蚀刻来执行的，所述群组包括CF4、 CHF3及其组合。
14. 根据权利要求1所述的方法，其中，所述栅极导电层的材料选自如下群组，所述群组包括多晶硅 层、钨层、氮化钨膜及其组合。
全文摘要
本发明公开一种制造半导体器件的方法，所述方法包括在半导体基板上形成栅极导电层、第一掩模层、第二掩模层以及第三掩模层其中所述半导体基板包括单元区域和周围区域；利用栅极掩模形成第二掩模图案和第三掩模图案；修蚀所述周围区域中的第二掩模图案，以形成第四掩模图案，所述第四掩模图案的尺寸小于所述第二掩模图案的尺寸；除去所述第三掩模图案；以及利用所述第四掩模图案作为掩模，图案化所述第一掩模层和所述栅极导电层。
文档编号H01L21/28GK101271839SQ20071019504
公开日2008年9月24日 申请日期2007年12月10日 优先权日2007年3月19日
发明者李基领, 田贤淑 申请人:海力士半导体有限公司