专利名称：非易失性存储装置及制造该存储装置的方法
技术领域：
示例实施例涉及一种具有较高集成度和较低的位线接触电阻的非易失性 存储装置及其制造方法。
背景技术：
现今，需要的是尺寸小、能够以较高的操作速度处理大量的数据的半导 体装置。因此，已经开展了许多关于提高用在半导体装置中的非易失性存储
装置的操作速度和集成密度的研究。例如，可以加宽鳍式FET半导体装置的 沟道的面积以提高操作速度，并且可以同时使该装置的鳍的宽度变窄以增大 集成密度。
然而，在鳍式FET(包含形成在绝缘层上的鳍)和鳍式存储单元中形成低 电阻的位线接触是困难的。例如，鳍式FET可以包含横过鳍形成的位线接触， 并且位线接触会与鳍的窄的顶面接触。这样，位线接触的电阻会较高。另夕卜， 因为在结构上弯曲鳍以形成位线接触，所以制造鳍式FET的工艺会更加困难。
此外，源区或漏区可以连接到鳍并形成得宽以保证接触面积。然而，鳍 之间的距离会由于源区或漏区而变得较大，因此，鳍式FET的集成密度会较 低。
发明内容
示例实施例提供一种具有较高的集成度和较低的位线接触电阻的非易失 性存储装置。示例实施例还提供一种更经济地制造非易失性存储装置的方法。
根据示例实施例，非易失性存储装置可以包括第一导电类型的半导体 基底，具有第一鳍和第二鳍；共位线电极，可以连接第一鳍的一端和第二鳍 的一端；多个控制栅电极，可以覆盖第一和第二鳍，并且横过第一和第二鳍
中的每个的顶面扩展；第一串选择栅电极，可以置于共位线电极和多个控制
栅电极之间，该第一串选择栅电极可以覆盖第一和第二鳍，并且横过第一和
第二鳍中的每个的顶面扩展；第二串选择栅电极，可以置于第一串选择栅电极和多个控制栅电极之间，该第二串选择栅电极可以覆盖第一和第二鳍，并 且横过第一和第二鳍中的每个的顶面扩展。第一鳍的在第一串选择栅电极之 下的部分和第二鳍的在第二串选择栅电极之下的部分可以具有与第一导电类 型相对的第二导电类型。
非易失性存储装置还可以包括填充在第一和第二鳍之间的埋入式绝缘 层，并且第一和第二鳍可以与该埋入式绝缘层相邻。
非易失性存储装置还可以包括第二导电类型的源区或漏区，其中，可以 通过第一和第二鳍的在共位线电极、第一串选4奪栅电极、第二串选择栅电极 和多个控制栅电极之间的部分来限定源区或漏区。
根据示例实施例， 一种制造非易失性存储装置的方法可以包括提供第 一导电类型的半导体基底，该半导体基底具有第一鳍和第二鳍，在第一和第 二鳍中，按彼此不同的行限定第一和第二鳍的第一区域和第二区域；可以在 第一鳍的第一区域中形成与第一导电类型相对的第二导电类型的第一通道区 域；可以在第二鳍的第二区域中形成第二导电类型的第二通道区域；可以形 成第一串选择栅电极，所述第一串选择电极在第一区域中覆盖第一和第二鳍 并横过第一和第二鳍中的每个的顶面扩展；可以形成第二串选择栅电极，所 述第二串选择栅电极在第二区域中覆盖第一和第二鳍并横过第一和第二鳍中 的每个的顶面扩展。
可以通过使用倾斜离子注入来执行形成第 一通道区域的步骤和/或形成 第二通道区域的步骤。
通过下面结合附图详细地描述，将会更加清楚地理解示例实施例。图1 至图16示出如这里描述的非限制性的示例实施例。附图中 图1是根据示例实施例的非易失性存储装置的电路图； 图2是根据示例实施例的非易失性存储装置的示意性平面图3是沿图2的非易失性存储装置的线m-m，截取的剖视图4是沿图2的非易失性存储装置的线IV-IV，截取的剖视图； 图5是沿图2的非易失性存储装置的线V-V，截取的剖视图； 图6、图8和图IO是用于描述根据示例实施例的制造非易失性存储装置 的方法的平面图；图7和图9分别是沿图6和图8的非易失性存储装置的线VII-Vir和线 IX-IX，截取的剖视图11至13是根据示例实施例的非易失性存储装置的掺杂分布的仿真透
视图14是根据示例实施例的非易失性存储装置的电压电流特性的仿真曲
线图15和图16是根据实验性示例的非易失性存储装置的电子浓度分布的 仿真透视图。
具体实施例方式
现在，将详细地参照示例实施例，其中，示例实施例的例子在附图中示 出。然而，示例实施例不限于下文中示出的实施例，相反，引入这里的实施 例是为了提供对于示例实施例的范围和精神的容易的以及全面的理解。在附 图中，为了清晰起见，夸大了层和区域的厚度。
应该理解的是，当元件或层被称为"在"另一元件或层"上"、"连接到" 另一元件或层或者"结合到"另一元件或层时，它可以直接在其它元件或层 上、直接连接到其它元件或层或者直接结合到其它元件或层，或者可以存在 中间元件或中间层。相反，当元件被称为"直接在"另一元件或层"上"、"直 接连接到"另一元件或层或者"直接结合到"另一元件或层时，不存在中间 元件或中间层。相同的标号始终代表相同的元件。如这里所使用的，术语"和 /或"包括一个或多个相关所列项的任一和全部组合。
应该理解的是，虽然术语第一、第二、第三等可以在这里用来描述各种 元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分 不应该受这些术语限制。这些术语仅是用来将一个元件、组件、区域、层或 部分与另一区域、层或部分区分开。因此，在不脱离示例实施例的教导的情 况下，下面讨论的第一元件、组件、区域、层或部分可以被称为第二元件、 组件、区域、层或部分。
为了描述方便，在这里可以使用空间相对术语，例如，"在......之下"
"在……以下"、"下面的"、"在……以上"、"上面的，，等来描述如附图中示 出的一个元件或特征与其它元件或特征的关系。应该理解的是，空间相对术 语意在包括除附图中描述的方位之外的装置在使用或操作中的不同方位。例如，如果将附图中的装置翻转，则被描述为"在"其它元件或特征"以下" 或"之下"的元件将随后被定位为在其它元件或特征"以上"。因此，示例性 术语"在……以下"可以包括"在……以上，，和"在……以下，，两个方位。
可将装置另外定位(旋转90度或处于其它方位)，并相应地解释这里使用的空
间相对描述符。
这里使用的术语只是出于描述具体实施例的目的，而不意在成为示例实 施例的限制。如这里所使用的，除非上下文另外清楚地指出，否则单数形式 也意在包括复数形式。还应该理解的是，当术语"包括"和/或"包含，，在此 说明书中使用时，其表明所述特征、整体、步骤、操作、元件和/或组件的存 在，但不排除一个或多个其它特征、整体、步骤、操作、元件、组件和/或它 们的组的存在或添加。
在这里参照作为示例实施例(和中间结构)的示意图的剖视图来描述示 例实施例。如此，将预料到的是由例如制造技术和/或公差造成的示图的形状 的变化。因此，示例实施例不应该被理解为限于这里示出的区域的具体形状， 而是将包括例如由制造造成的形状的偏差。例如，示出为矩形的注入区通常 会在其边缘处具有倒圓的或者弯曲的特性和/或具有注入浓度梯度，而不是从 注入区到非注入区的二元变化。同样，由注入形成的埋区会导致在埋区和发 生注入的表面之间的区域中的一些注入。因此，附图中示出的区域本质上是 示意性的，它们的形状不意在示出装置的区域的真实形状，并不意在限制示 例实施例的范围。
含义与示例实施例所属领域的普通技术人员通常理解的含义相同。还应该理 解的是，除非在这里被特定的限定，否则术语(比如在通用字典里定义的术语) 应该;故理解为其含义与相关领域的环境中它们的含义一致，并且不应该;陂理 想化或过度正式地理解。
图1是根据示例实施例的非易失性存储装置的电路图。非易失性存储装
置可以具有NAND结构。
非易失性存储装置可以包含成对的第一串Sl和第二串S2。第一串Sl和 第二串S2可以通过共位线CBL彼此连接。第一串Sl和第二串S2可以具有 分离共位线CBL的信号的串选择晶体管ST和具有NAND单元阵列结构的存 储晶体管CT。共位线CBL可以置于第一串Sl和第二串S2的串选择晶体管ST的外部。
与可以连接串Sl和S2中的每个的传统的分离位线结构相比，示例实施 例的共位线CBL可以具有更宽的面积。因此，共位线CBL可以具有非常低 的电阻，因此，串Sl和S2的位置可以彼此更加靠近。结果，可以提高非易 失性存储装置的集成密度。
第一串Sl可以包含串联的一个串选择晶体管ST和多个存储晶体管CT。 然而，示例实施例的范围不限于图1中示出的存储晶体管CT的数量。串选 择晶体管ST可以包含栅极G。栅极G可以控制串选择晶体管ST的导通或截 止操作。例如，串选择晶体管ST可以包括MOSFET(MOS场效应晶体管)。
第二串S2可以具有与第一串Sl的结构类似的结构。即，第二串S2可 以包含串联的一个串选择晶体管ST和多个存储晶体管CT。然而，第一串S1 和第二串S2可以在各自的串选择晶体管ST的布置方式上不同。可以将第一 串Sl的串选择晶体管ST和第二串S2的串选择晶体管ST置于不同的行(row) 中。例如，可以将第一串Sl的串选择晶体管ST置于第二行，并且可以将第 二串S2的串选择晶体管ST置于第一行。然而，示例实施例不限于这种次序 布置。
每个存储晶体管CT可以包含控制栅极CG和存储节点SN。控制栅极 CG可以控制存储节点SN的状态。存储节点SN可以用于电荷存储。例如， 存储晶体管CT可以形成非易失性存储装置的单元区域。
第一 串选择线SSL1可以连接到第二串S2的串选择晶体管ST的栅极G， 并可以与第一串Sl和第二串S2交叉设置。第二串选择线SSL2可以连接到 第一串Sl的串选择晶体管ST的栅极G，并可以与第一串Sl和第二串S2交 叉设置。因此，当第一串Sl和第二串S2按列(column)设置时，第一串选择 线SSL1和第二串选"t奪线SSL2可以按行设置。可以将第一串选择线SSL1和 第二串选择线SSL2设置在彼此不同的行中。
多条字线WL1至WLn可以分别连接到置于第一串Sl和第二串S2的相 同的行中的每个存储晶体管CT的控制栅极CG，并且可被布置成与第一串 Sl和第二串S2交叉。可以根据如图1中示出的存储晶体管CT的位置来确定 字线WL的数量。
尽管如上所述，第一串Sl的一端可以通过共位线CBL连接到第二串S2 的一端，但是第一串Sl的另一端可以通过共源线CSL连接到第二串S2的另一端。即，可以与共位线CBL相对地来布置共源线CSL。在示例实施例中， 还可以在共源线CSL上方的第一串Sl和第二串S2中设置一条源选择线(未 示出)，并且该源选择线可以连接到每个源选择晶体管(未示出)。另外，还可 以在共源线CSL上方的第 一 串S1和第二串S2中设置两条源选择线(未示出)。 这种情况下，可以与串选择线SSL1和SSL2对称地来布置源选择线的结构。 在上述的非易失性存储装置中，共位线CBL的结构可以被用来提高集成 密度，并且可以使串Sl和S2的串选择线SSL1和SSL2彼此分离，以单独地 操作串Sl和S2。
在示例实施例中，串Sl和S2的数量仅是示例性的。因此，非易失性存 储装置还可以包含多对串。这种情况下，不同对的串可以分别连接到不同的 共位线(未示出)。
图2是根据示例实施例的非易失性存储装置的示意性平面图。图3、图4
和图5是分别沿图2的非易失性存储装置的线m-iir、线iv-iv，和线v-v'截
取的剖视图。在图2中，仅示出了非易失性存储装置的主结构。
在图2中，半导体基底可以包含多对第一鳍105a和第二鳍105b。每对 鳍中的第一鳍105a的一端和第二鳍105b的一端可以连接到共位线电极160a 和共位线电极160b中的每个。第一鳍105a和第二鳍105b中的每个的另一端 可以连接到共源线电极165。第一串选择栅电极155a和第二串选择栅电极 155b以及多个控制栅电极150可以按列布置为横过第一鳍105a和第二鳍105b 中的每个的顶部。
可以将第一串选择栅电极155a和第二串选择栅电极155b布置在共位线 电极160a和160b与控制栅电极150之间。例如，可以将第一串选择栅电极 155a布置为与共位线电4及160a和160b相邻，并且可以将第二串选4奪栅电极 155b布置在第一串选择栅电极155a和控制栅电极150之间。
半导体基底可以为第一导电类型。第二导电类型的源区或漏区(未示出) 可以被限定在第一鳍105a和第二鳍105b的在共位线电极160a和160b、第一 串选择栅电极155a和第二串选择栅电极155b、控制栅电极150以及共源线电 极165之间的部分中。第一导电类型和第二导电类型可以是^C此相对的导电 类型。
第一鳍105a和第二鳍105b可以^:用作位线的部分，并且可以对应于图 1的串Sl和S2。共位线电极160a和160b中的一个可以对应于图1的共位线CBL,并且共源线电极165可以对应于图1的共源线CSL。第一串选择4册电 极155a和第二串选择栅电极155b可以对应于图1的第一串选择线SSL1和第 二串选择线SSL2。多个控制栅电极150可以对应于图1的多条字线WL。
将参照图2和图3来描述包含控制栅电极150的存储晶体管的结构。存 储晶体管可以使用第一鳍105a和第二鳍105b作为沟道区(未示出)。半导体基 底还可以包含连接第一鳍105a和第二鳍105b的下端的体102。可以通过蚀刻 体半导体晶片来形成半导体基底。在示例实施例中，第一鳍105a和第二鳍
埋入式绝缘层115可以填充在第一鳍105a和第二鳍105b之间。可以与 埋入式绝缘层115相邻的第一鳍105a和第二鳍105b可以被用作每个存储晶 体管的沟道区。隔离层120可以在体102上形成为期望的厚度，或可选地， 形成为预定的厚度，以覆盖第一鳍105a和第二鳍105b的下部。埋入式绝缘 层115还可以向第一鳍105a和第二鳍105b的顶面扩展。
控制栅电极150可以覆盖第一鳍105a和第二鳍105b,并扩展横过第一 鳍105a和第二鳍105b的顶面以及埋入式绝缘层115的顶面。电荷存储层135a 可以置于第一鳍105a和控制栅电极150之间，并且隧穿绝缘层130a可以置 于电荷存储层135a和第一鳍105a之间。电荷存储层135b可以置于第二鳍 105b和控制栅电极150之间，并且隧穿绝缘层130b可以置于电荷存储层135b 和第二鳍105b之间。阻挡绝缘层140可以置于控制栅电极150与电荷存储层 135a和135b之间。
电荷存储层135a和135b可以对应于图1的存储节点SN,并且可以包含 多晶硅层、氮化物层、点(dot)或纳米晶。点或纳米晶可以包含金属或多晶硅 的颗粒。隧穿绝缘层130a和130b以及阻挡绝缘层140可以包含氧化物层、 氮化物层或高介电层(高k)。高介电层可以具有比氧化物层或氮化物层的介电 常数高的介电常数。
在示例实施例中，隧穿绝缘层130a和130b可以向着第一鳍105a和第二 鳍105b中的每个的顶部扩展。另外，隧穿绝缘层130a和130b可以横过第一 鳍105a和第二鳍105b中的每个的顶部彼此连接，并且电荷存储层135a和 135b可以4黄过第一鳍105a和第二鳍105b中的每个的顶部4皮此连接。
将参照图2和图4来描述包含第一串选择栅电极155a的第一串选择晶体 管的结构。第一串选择栅电极155a可以覆盖阻挡绝缘层140，并且可以扩展横过第一鳍105a和第二鳍105b中的每个的顶面。第一鳍105a的在第一串选 择栅电极155a之下的部分可以包含掺杂有第二导电类型的掺杂物的第一通道 区域125a。第一导电类型和第二导电类型可以是从n型和p型中选择的任一类型。
第 一 串选择晶体管可以具有与上述存储晶体管的结构类似的结构。即， 隧穿绝缘层130a和130b、电荷存储层135a和135b以及阻挡绝缘层140可以 置于第一鳍105a和第二鳍105b的一部分与第一串选裤4册电极155a之间。在 示例实施例中，隧穿绝缘层130a和130b、电荷存储层135a和135b以及阻挡 绝缘层140可以为栅极绝缘层的一个示例，并且也可以使用单层的绝缘层。 然而，因为第一串选择晶体管的结构可以与存储晶体管的结构类似，所以非 易失性存储装置的结构可以更加简单。
以第一鳍105a形成的第一串选择晶体管可以利用第一通道区域125a按 耗尽型操作。因此，即使没有向第一串选择栅电极155a施加操作电压，由于 第一通道区域125a是类似于相邻的源区或漏区的第二导电类型，所以第一通 道区域125a也可以是导电通道。以第二鳍105b形成的第一串选择晶体管也 可以按增强型操作。
将参照图2和图5描述包含第二串选择栅电极155b的第二串选择晶体管 的结构。第二串选择栅电极155b可以覆盖阻挡绝缘层140,并且可以横过第 一鳍105a和第二鳍105b中的每个的顶面扩展。第二鳍105b在第二串选裤:栅 电极155b之下的部分可以包含掺杂有第二导电类型的掺杂物的第二通道区 域125b。可以参考上面的对第一串选择晶体管的描述来理解第二串选择晶体 管的栅极绝缘层的结构。
以第二鳍105b形成的第二串选择晶体管可以利用第二通道区域125b按 耗尽型操作。因此，即使没有向第二串选择栅电极155b施加操作电压，第二 通道区域125b也可以是导电通道。以第一鳍105a形成的第二串选择晶体管 也可以按增强型操作。
根据上述的非易失性存储装置的结构，可以设置耗尽型的选择晶体管从 而以更简单的结构实现图1的电路。
图6、图8和图IO是用于描述根据示例实施例的制造非易失性存储装置 的方法的平面图。图7和图9分别是沿图6和图8的非易失性存储装置的线
vn-vn，和线ix-ix，截取的剖视图。在图6和图7中，可以设置包含第一鳍105a和第二鳍105b的半导体基 底。第一鳍105a和第二鳍105b可以通过蚀刻体半导体晶片形成为从体102 突出。随后，埋入式绝缘层115可以填充在第一鳍105a和第二鳍105b之间。 因此，可布置成与埋入式绝缘层115相邻的第一鳍105a和第二鳍105b可以 被用作沟道区。
第一掩模层170可以形成在半导体基底上以暴露第一鳍105a和第二鳍 105b的第一区域171。第一掩模层170可以包含光致抗蚀剂层。
然后，可以通过选择性地在第一区域171内的第一鳍105a中注入第二导 电类型的#^杂物172来形成第一通道区域125a。可以通过使用倾斜离子注入 方法来形成第一通道区域125a。更具体地讲，可以通过使用第一掩模层170 作为离子注入保护层，以倾斜的角度(例如，以第一角度e!)将第二导电类型 的掺杂物172注入到第一鳍105a中。因此，可以将第二导电类型的掺杂物172 以倾斜的角度注入到第一鳍105a中，而可以不将第二导电类型的掺杂物172 注入到第二鳍105b中。第一角度e!可以大于0。并小于90。，并且可以在大约 5。至大约45。的范围之内。
在图8和图9中，第二掩模层175可以形成在半导体基底上以暴露第一 鳍105a和第二鳍105b的第二区域176。第二掩模层175可以包含光致抗蚀剂 层。
可以通过选l奪性地在第二区域176内的第二鳍105b中注入第二导电类型 的掺杂物177来形成第二通道区域125b。可以通过使用倾斜离子注入方法来 形成第二通道区域125b。更具体地讲，可以通过使用第二掩模层175作为离 子注入保护层，以倾斜的角度(例如，以第二角度02)将第二导电类型的掺杂 物177注入到第二鳍105b中。因此，可以将第二导电类型的掺杂物177以倾 斜的角度注入到第二鳍105b中，而可以不将第二导电类型的掺杂物177注入 到第一鳍105a中。第二角度62可以大于0。并小于90°,并且可以在大约5。 至大约45。的范围之内。
在图10中，可以将第一串选择栅电极155a和第二串选择栅电极155b 形成为在第一区域171和第二区域176的内部，分别覆盖第一鳍105a和第二 鳍105b,并横过第一鳍105a和第二鳍105b中的每个的顶面扩展。此外，可 以将控制栅电极150形成为在第一区域171和第二区域176的外部，分别覆 盖第一鳍105a和第二鳍105b，并横过第一鳍105a和第二鳍105b中的每个的顶面扩展。可以同时或按任意的顺序形成第一串选择栅电极155a和第二选择 栅电极155b以及控制栅电极150。
然后，可以将共^f立线电4及160a和160b形成为连"l妄第一鳍105a的一端和 第二鳍105b的一端，并且可以将共源线电极165形成为连接第一鳍105a的 另一端和第二鳍105b的另一端。具有第二导电类型的源区或漏区可以形成在 共位线电极160a和160b、第一串选择栅电极155a和第二串选择栅电极155b、 控制栅电极150以及共源线电极165之间的第一鳍105a和第二鳍105b中。 源区或漏区的部分的形成步骤可以与第一通道区域125a和/或第二通道区域 125b的形成步骤同时进行。随后，可以完成非易失性存储装置的形成。
根据示例实施例，第一通道区域125a或第二通道区域125b可以通过使 用倾斜离子注入方法来选^t奪性地形成在第一鳍105a和第二鳍105b中。因此， 由于可以省略选择第一鳍105a和第二鳍105b的图案化步骤，所以根据示例 实施例的制造非易失性存储装置的方法可以更有成本效益。
图11至图13是根据示例实施例的非易失性存储装置的掺杂分布的仿真 透视图。图11至图13示出了图IO的第一和第二串选择晶体管。
在图11中，可以将源区或漏区180限于第一鳍105a和第二鳍105b的期 望的部分，或者可选4奪地，限定为第一鳍105a和第二鳍105b的预定的部分。 可以将源区或漏区180限于第一鳍105a和第二鳍105b的在图IO的第一串选 择栅电极155a和第二串选择栅电极155b的两侧的部分。
在图12中，可以通过使用倾斜离子注入方法选择性地将第一通道区域 125a和第二通道区域125b限于第一鳍105a和第二鳍105b。
在图13中，可以通过以任意的次序执行图11和图12的工艺来将第一通 道区域125a和第二通道区域125b置于源区或漏区180之间。在第一鳍105a 中的第一通道区域125a可以对应于图6的第一区域171，并且可以通过4吏用 第二导电类型的掺杂物来连接到相邻的源区或漏区180。同样地，在第二鳍 105b中的第二通道区域125b可以对应于图8的第二区域176，并且可以通过 使用第二导电类型的掺杂物来连接到相邻的源区或漏区180 。
图14是根据示例实施例的非易失性存储装置的电压电流特性的仿真曲 线图。在仿真过程中，可以将截止电压(例如，大约OV)施加到第一串选择线 SSL1,并且可以将导通电压(例如，大约2V)施加到第二串选择线SSL2。
在图14中，电流可以不在第二串S2中流动，而可以仅在第一串Sl中流动。因此，第一串Sl和第二串S2的操作可以被彼此区分。因为第一选择 晶体管为截止状态，所以没有电流可以在第二串S2中流动。然而，电流可以 通过第一通道区域(图7的第一通道区域125a)在第一串Sl中流动。
图15和图16是根据实验性示例的非易失性存储装置的电子浓度分布的 仿真透视图。图15和图16示出了根据图14测量的结果。
在图15和图16中，在第一鳍105a中沟道可以为导通状态(其中，沟道 示出为"ON"),但在第二鳍105b中沟道可以为截止状态(其中，沟道示出为 "OFF")。因此，电流可以在第一串Sl中流动，而不在第二串S2中流动。 这些仿真结果表示了第一鳍105a和第二鳍105b可以选择性地操作。
根据示例实施例的非易失性存储装置可以包含上面描述的共位线结构以 减小串之间的空间，从而具有更高的集成密度。此外，因为可以分隔开串选 择线，所以串可以被单独地操作。
与传统的单独的位线电极相比，根据示例实施例的共位线电极可以具有 更宽的与鳍接触的面积。因此，与传统技术相比，可以降低鳍和共位线电极 之间的4妻触电阻。
在根据示例实施例的制造非易失性存储装置的方法中，第 一或第二通道 区域可以通过使用倾斜离子注入方法来选择性地形成在第 一和第二鳍中。因 此，由于可以省略第一和第二鳍的图案化步骤，所以该方法可以更有成本效益。
前述内容是示例实施例的示例，并且不^皮解释为限制了示例实施例。虽 然已经描述了示例实施例，但是本领域的技术人员会容易地理解，在示例实 施例中可能做出许多在本质上不脱离示例实施例的新颖地教导和优点的修 改。因此，所有这些修改意在被包括在权利要求的范围中。因此，应该理解 的是，前述内容是示例实施例的示例，并且不被解释为对限于公开的特定实 施例，并且对公开的实施例修改和其它实施例的意在包括在权利要求的范围 中。权利要求和权利要求的等同物限定示例实施例并将示例实施例包括在其 中。
权利要求
1、一种非易失性存储装置，包括第一导电类型的半导体基底，包含第一鳍和第二鳍；共位线电极，连接所述第一鳍的一端和所述第二鳍的一端；多个控制栅电极，覆盖所述第一鳍和所述第二鳍，并且横过所述第一鳍和所述第二鳍中的每个的顶面扩展；第一串选择栅电极，在所述共位线电极和所述多个控制栅电极之间，覆盖所述第一鳍和所述第二鳍，并且横过所述第一鳍和所述第二鳍中的每个的顶面扩展；第二串选择栅电极，在所述第一串选择栅电极和所述多个控制栅电极之间，覆盖所述第一鳍和所述第二鳍，并且横过所述第一鳍和所述第二鳍中的每个的顶面扩展，其中，所述第一鳍的在所述第一串选择栅电极之下的部分和所述第二鳍的在所述第二串选择栅电极之下的部分具有与所述第一导电类型相对的第二导电类型。
2、 如权利要求1所述的非易失性存储装置，其中，所述半导体基底还包 含连接所述第 一鳍的下端和所述第二鳍的下端的体。
3、 如权利要求1所述的非易失性存储装置，还包括 埋入式绝缘层，填充在所述第一鳍和所述第二鳍之间。
4、 如权利要求3所述的非易失性存储装置，其中，所述第一鳍和所述第 二鳍与所述埋入式绝缘层相邻。
5、 如权利要求1所述的非易失性存储装置，还包括源区或漏区，通过第一和第二鳍的在所述共位线电极、所述第一串选择 栅电极、所述第二串选择栅电极和所述多个控制栅电极之间的部分来限定， 所述源区或漏区具有所述第二导电类型。
6、 如权利要求1所述的非易失性存储装置，还包括 多个电荷存储层，分别置于所述多个控制栅电极与所述第一鳍和所述第二鳍之间。
7、 如权利要求6所述的非易失性存储装置，还包括 多个隧穿绝缘层，分别置于所述第一鳍和所述第二鳍与所述多个电荷存储层之间。
8、 如权利要求6所述的非易失性存储装置，还包括多个阻挡绝缘层，分别置于所述多个电荷存储层和所述多个控制栅电极 之间。
9、 如权利要求1所述的非易失性存储装置，还包括共源线电极，连接到所述第一鳍和所述第二鳍中的每个的另 一端。
10、 如权利要求1所述的非易失性存储装置，其中，通过蚀刻体半导体 晶片来形成所述半导体基底。
11、 一种制造非易失性存储装置的方法，包括提供第一导电类型的半导体基底，所述半导体基底包含第一鳍和第二鳍， 在第 一和第二鳍中，按彼此不同的行来限定第 一区域和第二区域；在所述第一鳍的所述第一区域中形成与所述第一导电类型相对的第二导 电类型的第一通道区域；在所述第二鳍的所述第二区域中形成所述第二导电类型的第二通道区域；形成第一 串选择栅电极，所述第一 串选择电极在所述第一区域中覆盖所 述第一鳍和所述第二鳍并横过所述第一鳍和所述第二鳍中的每个的顶面扩展；形成第二串选择栅电极，所述第二串选择电极在所述第二区域中覆盖所 述第一鳍和所述第二鳍并横过所述第一鳍和所述第二鳍中的每个的顶面扩展。
12、 如权利要求11所述的方法，还包括在形成所述第一通道区域的步骤之前，在所述第一鳍和所述第二鳍之间 填充埋入式绝缘层。
13、 如权利要求12所述的方法，其中，所述第一鳍和所述第二鳍与所述 埋入式绝缘层相邻。
14、 如权利要求13所述的方法，其中，通过使用倾斜离子注入来执行形 成所述第 一通道区域的步骤。
15、 如权利要求14所述的方法，其中，形成所述第一通道区域的步骤包括形成第 一掩模层以暴露所述第 一鳍和所述第二鳍的所述第 一 区域；通过使用所述第 一掩模层作为离子注入保护层，将所述第二导电类型的 掺杂物按第一角度注入到所述第一鳍中，以使得所述第二导电类型的掺杂物 选择性地注入到所述第一鳍的一侧，其中，所述第一角度大于0。并小于90。。
16、 如权利要求13所述的方法，其中，通过使用倾斜离子注入来执行形成所述第二通道区域的步骤。
17、 如权利要求16所述的方法，其中，形成所述第二通道区域的步骤包括形成第二掩模层以暴露所述第一鳍和所述第二鳍的所述第二区域； 通过使用所述第二掩模层作为离子注入保护层，将所述第二导电类型的 掺杂物按第二角度注入到所述第二鳍中，以使得所述第二导电类型的掺杂物 选择性地注入到所述第二鳍的一侧，其中，所述第二角度大于0。并小于90。。
18、 如权利要求11所述的方法，还包括形成多个控制栅电极，所述多个控制栅电极在所述第一区域和所述第二 区域外部覆盖所述第 一鳍和所述第二鳍，并横过所述第一鳍和所述第二鳍中 的每个的顶面扩展。
19、 如权利要求18所述的方法，还包括通过将所述第二导电类型的掺杂物注入到所述第一鳍和所述第二鳍的在 所述第一串选择栅电极、所述第二串选择栅电极和所述多个控制栅电极之间 的部分中来形成源区或漏区。
20、 如权利要求18所述的方法，还包括形成连接所述第一鳍的一端和所述第二鳍的一端的共位线电极。
21、 如权利要求11所述的方法，其中，提供所述半导体基底的步骤包括 通过蚀刻体半导体晶片来形成从体突起的所述第一鳍和所述第二鳍。
全文摘要
本发明提供一种非易失性存储装置及其制造方法。在该非易失性存储装置中，第一导电类型的半导体基底包含第一和第二鳍；共位线电极，连接第一和第二鳍的一端；多个控制栅电极，覆盖第一和第二鳍并横过第一和第二鳍中的每个的顶面扩展；第一串选择栅电极，置于共位线电极和多个控制栅电极之间，第一串选择栅电极覆盖第一和第二鳍并横过第一和第二鳍中的每个的顶面扩展；第二串选择栅电极，置于第一串选择栅电极和多个控制栅电极之间，第二串选择栅电极覆盖第一和第二鳍并横过第一和第二鳍中的每个的顶面扩展。在第一串选择栅电极之下的第一鳍和在第二串选择栅电极之下的第二鳍具有与第一导电类型相对的第二导电类型。
文档编号H01L23/52GK101286514SQ20071030118
公开日2008年10月15日 申请日期2007年12月26日 优先权日2006年12月28日
发明者具俊谟, 朴允童, 边成宰, 金元柱, 金锡必 申请人:三星电子株式会社