多芯片堆叠结构及其制法的制作方法

专利名称：多芯片堆叠结构及其制法的制作方法
技术领域：
本发明涉及一种半导体结构及其制法，尤指一种多芯片堆叠结构 及其制法。
背景技术：
由于电子产品的微小化以及高运行速度需求的增加，而为提高单 一半导体封装结构的性能与容量以符合电子产品小型化的需求，半导体封装件结构以多芯片模块化(Multichip Module)乃成一趋势，从而由 此将两个或两个以上的半导体芯片组合在单一封装结构中，以縮减电 子产品整体电路结构体积，并提升电性功能。亦即，多芯片封装结构 可通过将两个或两个以上的芯片组合在单一封装结构中，来使系统运 行速度的限制最小化。此外，多芯片封装结构可减少芯片间连接线路 的长度而降低信号延迟以及存取时间。常见的多芯片封装结构为采用并排式(side-by-side)多芯片封装结构，其是将两个以上的芯片彼此并排地安装于一共同基板的主要安装 面。芯片与共同基板上导电线路间的连接一般是通过导线焊接方式 (wire bonding)达成。然而该并排式多芯片封装构造的缺点为封装成本 太高及封装件尺寸太大，因该共同基板的面积会随着芯片数目的增加 而增加。为解决上述现有问题，近年来为使用垂直式的堆叠方法来安装所 增加的芯片，其堆叠的方式按照其芯片的设计，打线制程各有不同， 但若该芯片被设计为焊垫集中于一边时，例如为闪存芯片(flash memory chip)等，其堆叠方式为了打线的便利性势必采以阶梯状的形式，如图 1A所示的美国专利第6,621,155号所公开的多芯片堆叠结构，其是在 芯片承载件10上堆叠了多个芯片，以将第一芯片11安装于芯片承载 件10上，第二芯片12以一偏移的距离而不妨碍第一芯片11焊垫的打 线作业为原则下堆叠于该第一芯片11上，第三芯片13以一偏移的距离而不妨碍第二芯片12焊垫的打线作业为原则下堆叠于该第二芯片12上。前述现有的多芯片堆叠结构虽较并排芯片方式节省面积，且可先 行堆叠芯片再进行打线作业，但其最大缺点为堆叠较多层的芯片时， 因为其堆叠方式为不断地往一边倾斜，其整个芯片堆叠的投影面积势必不断加大，如图1B所示，假设半导体芯片的侧边长度为S，而每增 设堆叠一半导体芯片皆必须远离下层半导体芯片的焊垫区L的距离， 从而利于打线作业的进行，所以当堆叠了n层芯片后，该半导体芯片 的堆叠投影长度将为S+(n—l)L;由此可知当持续不断朝单一方向以阶 梯方式堆叠芯片时，于堆叠至一定层数时，芯片势必将超出可封装范 围，而此时即必须增加封装件的芯片承载件面积以完成芯片堆叠，但 增加封装件的面积亦影响到整体电子产品的体积，而有违今日电子产 品强调体积小且多功能的特性需求。请参阅图2，为此，中国台湾专利号第1255492号公开一种多芯片 堆叠结构，包括有芯片承载件20;具多个芯片211、 212的第一芯片 组21，所述芯片211、 212具有单边焊垫且呈阶梯状而堆叠于该芯片承 载件20上，并通过焊线241电性连接至该芯片承载件20;缓冲件23， 接置于该第一芯片组21上；以及具多个芯片223、 224的第二芯片组 22，所述芯片223、 224具有单边焊垫，且该第二芯片组22的最底层 芯片223是以偏移向该第一芯片组21的焊垫方向而接置于该缓冲件23 上，再以阶梯状堆叠其余芯片，并通过焊线242电性连接至该芯片承 载件20，而不致使全部芯片仅依序朝单一方向偏移，从而可在不超出 可封装范围的情况下增加芯片堆叠数目。但是，前述的多芯片堆叠结构仍存在着些许的问题，首先，由于 需在芯片堆叠过程中额外增设缓冲片，因而造成制造成本及步骤的增 加；再者，因缓冲片的增置，亦导致多芯片堆叠结构的高度无法有效 降低，而不利于薄型电子装置(例如Micro-SD卡)的制作。因此，如何提供一种堆叠多芯片的结构及其制法，以达成多个芯 片可封装于封装件中又不需额外增加封装件面积、高度，以适用于薄 型电子装置，且可节省制造步骤及成本的目的，实为目前亟待达成的 目标。发明内容鉴于以上现有技术的缺点，本发明的主要目的是提供一种多芯片 堆叠结构及其制法，从而可在不额外增加封装件面积及高度原则下， 进行多层芯片的堆叠。本发明的另一目的是提供一种多芯片堆叠结构及其制法，得适用 于薄型电子装置。本发明的又一目的是提供一种多芯片堆叠结构及其制法，得以于 进行多芯片堆叠制程中节省成本及步骤。为达到上述及其它目的，本发明提供一种多芯片堆叠结构的制法， 包括提供一芯片承载件及多个芯片，所述芯片表面边缘设有多个焊 垫，以将所述芯片朝偏离下方芯片焊垫方向而以阶梯状方式堆叠于该 芯片承载件上，且外露出该焊垫，以构成第一芯片组；利用多条第一 焊线电性连接该第一芯片组的多个芯片焊垫与该芯片承载件；复将另 一芯片朝偏向该第一芯片组设置第一焊线方向通过一黏着层而接置于 该第一芯片组上，其中该黏着层中设有多个填充料(filler)以支撑该芯 片，再以阶梯状方式堆叠其余芯片，且外露出该焊垫，以构成第二芯 片组；以及利用多条第二焊线电性连接该第二芯片组的多个芯片焊垫 与芯片承载件。本发明的多芯片堆叠结构的制法另一实施例包括提供一芯片承 载件及多个芯片，所述芯片表面边缘设有多个焊垫，以将所述芯片朝 偏离下方芯片焊垫方向而以阶梯状方式堆叠于该芯片承载件上，且外 露出该焊垫，以构成第一芯片组；利用多条第一焊线电性连接该第一 芯片组的多个芯片焊垫与该芯片承载件；复将另一芯片朝偏向该第一 芯片组设置第一焊线方向通过一黏着胶膜(Film)而接置于该第一芯片 组上，且使该黏着胶膜包覆位于该芯片与第一芯片组最顶层芯片间的 第一焊线部分，再以阶梯状堆叠其余芯片，且外露出该焊垫，以构成 第二芯片组；以及利用多条第二焊线电性连接该第二芯片组的多个芯 片焊垫与芯片承载件。之后即可于该芯片承载件上形成包覆该第一、第二芯片组与第一、 第二焊线的封装胶体。较佳者是该第二芯片组的投影面积未超过于该第一芯片组的投影面积，另该第一及第二芯片组可以一般打线方式或反向焊接(Reverse Wire Bond)方式而与该芯片承载件电性连接，其中该 反向焊接方式是使焊线外端先焊结至该芯片承载件上，再将其内端焊 接至该芯片，藉以降低线弧高度，进而进一步减少黏着层或黏着胶膜 的厚度，以提供更轻薄的多芯片堆叠结构。该第一及第二芯片组中的多个芯片具单边焊垫，且对应其具焊垫 的一侧而偏离下方芯片一预先设定的距离，而呈阶梯状堆叠，使得上 方芯片不致挡到下方芯片焊垫的垂直向上区域，而不妨碍打线制程， 以供所述芯片焊垫经由多条焊线电性连接于芯片承载件。通过前述制法，本发明还提供一种多芯片堆叠结构，包括芯片 承载件；包含有多个芯片的第一芯片组，所述芯片表面边缘设有多个 焊垫并以阶梯状方式堆叠于该芯片承载件上，且外露出该焊垫；多条 第一焊线，供电性连接该第一芯片组的多个芯片焊垫及芯片承载件； 包含有多个芯片的第二芯片组，所述芯片表面边缘设有多个焊垫并以 阶梯状方式堆叠于该第一芯片组上，且外露出该焊垫，其中该第二芯 片组的最底层芯片间隔一黏着层以偏向该第一芯片组设置第一焊线的 方向，而接置于该第一芯片组最顶层芯片上，其中该黏着层中设有多 个填充料(filler)以支撑该第二芯片组最底层芯片；以及多条第二焊线， 供电性连接该第二芯片组的多个芯片焊垫与芯片承载件。本发明的多芯片堆叠结构另一实施例包括芯片承载件；包含有 多个芯片的第一芯片组，所述芯片表面边缘设有多个焊垫并以阶梯状 方式堆叠于该芯片承载件上，且外露出该焊垫；多条第一焊线，供电 性连接该第一芯片组的多个芯片焊垫及芯片承载件；包含有多个芯片 的第二芯片组，所述芯片表面边缘设有多个焊垫并以阶梯状方式堆叠 于该第一芯片组上，且外露出该焊垫，其中该第二芯片组的最底层芯 片间隔一黏着胶膜以偏向该第一芯片组设置第一焊线的方向，而接置 于该第一芯片组最顶层芯片上，且使该黏着胶膜包覆位于该第一芯片 组最顶层芯片与第二芯片组最底层芯片间的第一焊线部分；以及多条 第二焊线，供电性连接该第二芯片组与芯片承载件。另该多芯片堆叠结构复包括有封装胶体，形成于该芯片承载件上 且包覆该第一、第二芯片组与第一、第二焊线。再者，本发明的多芯片堆叠结构及其制法复可将第一芯片组接置 于芯片承载件，并利用多条第一焊线电性连接该第一芯片组与芯片承 载件后，将至少一芯片间隔一非导电的黏着层而接置于该第一芯片组 上，以构成第二芯片组，其中该黏着层中设有多个填充料以支撑该第 二芯片组；亦或利用预先黏贴于至少一芯片背面的不导电黏着胶膜，以直接压接于第一芯片组上，并使该黏着胶膜包覆位于该芯片与第一 芯片组最顶层芯片间的第一焊线部分，以构成第二芯片组，藉以避免压损第一焊线，再以第二焊线电性连接该第二芯片组及芯片承载件； 其中该第二芯片组位置可对应该第一芯片组最上层芯片位置，亦或相 对该第一芯片组最上层芯片位置偏移一预定距离。因此，本发明的多芯片堆叠结构及其制法，是于芯片承载件上以 阶梯状方式堆叠数层具单边焊垫的芯片，以构成第一芯片组，再利用 多条第一焊线电性连接该第一芯片组与芯片承载件，直至堆叠层即将 超出封装件容许范围时，将下一个欲进行堆叠的芯片(即第二芯片组最 底层芯片)间隔一黏着层或黏着胶膜接置于该第一芯片组最顶层芯片 上，其中该黏着层中可设有填充料以支撑该第二芯片组最底层芯片， 亦或使黏着胶膜直接包覆位于该第二芯片组最底层芯片与第一芯片组 最顶层芯片间的第一焊线部分，再以阶梯状堆叠其余芯片，而不致使 全部芯片仅依序朝单一方向偏移而超出封装件容许范围，由此可增加 芯片堆叠数目；同时亦可避免现有技术于堆叠制程中额外增设缓冲片 所造成的成本及步骤增加问题，从而可在不额外增加封装件面积及高 度原则下，进行多层芯片的堆叠，故得适用于轻、薄、短、小型的电 子装置。


图1A为美国专利第6,621,155号所公开的多芯片堆叠结构剖面示 意图；图1B为现有多芯片堆叠结构以阶梯方式朝单一方向持续堆叠芯 片的缺陷示意图；图2为中国台湾专利公告第I255492号所公开的多芯片堆叠结构剖 面示意图；图3A至图3F为本发明的多芯片堆叠结构及其制法第一实施例的 剖面示意图；图4A至图4F为本发明的多芯片堆叠结构及其制法第二实施例的 剖面示意图；图5为本发明的多芯片堆叠结构及其制法的第三实施剖面示意图; 图6为本发明的多芯片堆叠结构及其制法的第四实施剖面示意图;以及图7A及图7B为本发明的多芯片堆叠结构及其制法的第五实施剖 面示意图。主要元件符号说明10芯片承载件11第一心片12第—心片13第二心片14第四芯片15焊线20芯片承载件21第一芯片组211第一芯片212第二芯片22第二芯片组223第三芯片224第四芯片23缓冲件241,242焊线30芯片承载件31第一芯片组311第一芯片312第二芯片32第二芯片组323第三芯片324第四芯片341第一焊线342第二焊线311a，312a,323a，324a焊垫350填充料351黏着层352黏着胶膜36 封装胶体S 侧边长度L 堆叠芯片间的距离具体实施方式
以下通过特定的具体实施例说明本发明的实施方式，本领域技术 人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功 效。第一实施例请参阅图3A至图3F,为本发明的多芯片堆叠结构及其制法第一 实施例的剖面示意图。如图3A及图3B所示，提供一芯片承载件30及多个芯片311、312， 其中所述芯片311、 312表面边缘设有多个焊垫311a、 312a，以将其中 的第一芯片311以如导电胶或非导电胶(未图示)等黏胶而黏置于该芯 片承载件30，再将第二芯片312以如导电胶或非导电胶(未图示)等黏 胶偏移下方第一芯片311焊垫311a位置而呈阶梯状方式黏置于该第一 芯片311上，以形成第一芯片组31。该芯片承载件30可为一球栅阵列 式(BGA)基板、平面栅阵列式(LGA)基板或导线架结构。接着，利用多个第一焊线341电性连接该第一芯片组31的多个芯 片311、 312的焊垫311a、 312a与芯片承载件30。本实施例中，该第一芯片组31包含有第一芯片311及第二芯片 312(但非以二层芯片为限)，该第一芯片311及第二芯片312的尺寸约 略相同，具有一侧边长度为S，且于单边具有多个焊垫311a、 312a， 该第二芯片312是以其具焊垫312a的一侧而偏离第一芯片311焊垫311a —预先设定的距离L，使得该第二芯片312不致挡到第一芯片311 的焊垫311a垂直向上区域，以供该第一及第二芯片311、 312得以通过 多条第一焊线341而电性连接至该芯片承载件30，而不妨碍打线制程。如图3C及图3D所示，将一第三芯片323间隔一非导电的黏着层 351以朝向第一芯片组31设置第一焊线341方向而接置于该第一芯片 组31最顶层芯片(第二芯片312)上，其中该黏着层351中设有多个填 充料(filler)350以支撑该第三芯片323，避免压损第一焊线341，且该黏 着层351布设于该第二芯片312与第三芯片323的夹置区域间。接着将第四芯片324通过如导电胶或非导电胶的黏胶(未图示)偏 移下方第三芯片323焊垫323a位置而呈阶梯状黏置于该第三芯片323 上，以形成第二芯片组31。本实施例中，该第二芯片组32包含有第三芯片323及第四芯片 324(但非以二层芯片为限)，且于单边具有多个焊垫323a、 324a，该第 四芯片324是以其具焊垫324a的一侧而偏离第三芯片323焊垫323a 一预先设定的距离L，使得该第四芯片324不致挡到第三芯片323的焊 垫323a垂直向上区域，以供该第三及第四芯片323、 324得以通过多 条第二焊线342而电性连接至该芯片承载件30，而不妨碍打线制程。该第二芯片组32的第三芯片323的最佳位置为其投影区域对应至 第一芯片组31的第一芯片311位置，同样地，第四芯片324则以其投 影区域对应于该第二芯片312的方式堆叠于第三芯片323上，从而供 所述芯片堆叠后的整体投影长度不论堆叠层数的多寡将一直保持 (S+L)，相比于现有技术以单方向阶梯状偏移堆叠的方法所造成投影长 度而言，将可节省2L的投影长度。应注意的是，该第二芯片组32的最底层芯片，即第三芯片323是 朝该第一芯片组31设置第一焊线341方向而偏移接置于该第一芯片组 31最顶层芯片，即第二芯片312上，再重新开始以阶梯状向上堆叠， 而不致使该第一及第二芯片组31、 32中的第一、第二、第三及第四芯 片311、 312、 323、 324仅朝单一方向进行堆叠，导致占用芯片承载件 30太大面积，甚而避免芯片堆叠时可能造成超出封装件范围等问题， 同时该第二芯片组32最底层的第三芯片323间隔一设有填充料350的 黏着层351而接置于该第一芯片组31最顶层的第二芯片312上，使该填充料350有效支撑第三芯片323，避免现有技术中因使用缓冲片所造 成堆叠高度无法有效縮减问题。该填充料为绝缘材料，或为金属颗粒 表面包覆绝缘膜所组成。如图3E所示，于完成第二芯片组32的堆叠后，利用多条第二焊 线342电性连接该第二芯片组32的第三、第四芯片323、 324与该芯 片承载件30。如图3F所示，之后即可于该芯片承载件30上形成包覆该第一芯 片组31、第二芯片组32、第一焊线341及第二焊线342的封装胶体36。通过前述制法，本发明还提供一种多芯片堆叠结构，包含芯片 承载件30;包含有多个芯片311、312的第一芯片组31，所述芯片311、 312表面边缘设有多个焊垫311a、 312a并以阶梯状方式堆叠于该芯片 承载件上30，且外露出该焊垫311a、 312a;多条第一焊线341，供电 性连接该第一芯片组31的多个芯片焊垫311a、 312a及芯片承载件30; 包含有多个芯片323、 324的第二芯片组32，所述芯片323、 324表面 边缘设有多个焊垫323a、 324a并以阶梯状方式堆叠于该第一芯片组31 上，且外露出该焊垫323a、 324a，其中该第二芯片组32的最底层芯片 323间隔一黏着层351以偏向该第一芯片组31设置第一焊线341的方 向，而接置于该第一芯片组31最顶层芯片312上，其中该黏着层351 中设有多个填充料(filler)350以支撑该第二芯片组32最底层芯片323; 以及多条第二焊线342，供电性连接该第二芯片组32的多个芯片焊垫 323a、 324a与芯片承载件30。该多芯片堆叠结构复包括有封装胶体36，形成于该芯片承载件30 上且包覆该第一、第二芯片组31、 32与第一、第二焊线341、 342。第二实施例复请参阅图4A至图4F，为本发明的多芯片堆叠结构及其制法第 二实施例的示意图。本实施例的多芯片堆叠结构及其制法与前述实施 例大致相同，主要差异在于第二芯片组的最底层芯片是利用焊线上胶 膜技术(Film over Wire, FOW)而接置于第一芯片组最顶层芯片上。另为 简化附图及说明，本实施例中对应相同或相似的元件是以相同的元件 符号表示。如图4A图所示，提供一芯片承载件30及多个芯片311、 312，所述芯片311、 312表面边缘设有多个焊垫311a、 312a，以将第一及第二 芯片311、 312偏离芯片焊垫方向而呈阶梯状方式堆叠于该芯片承载件 30上，且外露出该焊垫311a、 312a，以构成第一芯片组31。再利用多 条第一焊线341电性连接该第一芯片组31与芯片承载件30。如图4B及图4C所示，利用预先黏贴于第三芯片323背面的不导 电黏着胶膜352，以直接压接于第一芯片组31最顶层的第二芯片312 上，并使该黏着胶膜352包覆位于该第三芯片323与第一芯片组31最 顶层的第二芯片312间的第一悍线341部分。如图4D及图4E所示，于该第三芯片323上偏离其焊垫323a方向 以阶梯状堆叠第四芯片324，以构成第二芯片组32。并利用多条第二 焊线电性连接该第二芯片组32的第三、第四芯片323、324的焊垫323a、 324a与该芯片承载件30。如图4F所示，之后即可于该芯片承载件30上形成包覆该第一芯 片组31、第二芯片组32、第一焊线341及第二焊线342的封装胶体36。通过前述制法，本发明还提供一种多芯片堆叠结构，包括芯片 承载件30;包含有多个芯片311、 312的第一芯片组31，所述芯片311、 312表面边缘设有多个焊垫311a、 312a并以阶梯状方式堆叠于该芯片 承载件30上，且外露出该焊垫311a、 312a;多条第一焊线341，供电 性连接该第一芯片组31的多个芯片焊垫311a、 312a及芯片承载件30; 包含有多个芯片323、 324的第二芯片组32，所述芯片323、 324表面 边缘设有多个焊垫323a、 324a并以阶梯状方式堆叠于该第一芯片组上 31，且外露出该焊垫323a、 324a，其中该第二芯片组32的最底层芯片 323间隔一黏着胶膜352以偏向该第一芯片组31设置第一焊线341的 方向，而接置于该第一芯片组31最顶层芯片312上，且使该黏着胶膜 352包覆位于该第一芯片组31最顶层芯片312与第二芯片组32最底层 芯片323间的第一焊线341部分；以及多条第二焊线342，供电性连接 该第二芯片组32与芯片承载件30。第三实施例复请参阅图5，为本发明的多芯片堆叠结构及其制法第三实施例的 示意图。本实施例的多芯片堆叠结构及其制法与前述实施例大致相同， 主要差异在于第一芯片组的顶层芯片可采用反向焊接方式而电性连接至芯片承载件，以进一步降低整体堆叠结构的高度。如图所示，第一芯片组31最顶层的第二芯片312可通过反向焊接 (Reverse Wire Bond)方式，使焊线341外端先烧球焊结至第二芯片312 的焊垫312a，以形成一凸柱(stud)(未图标)，再从芯片承载件30焊接、 上引并焊接至该凸柱上，以将焊线341内端缝接(StitchBond)至该第二 芯片312焊垫312a的凸柱上，如此，将可缩减该第二芯片312与芯片 承载件30电性连接的线弧高度，进而降低供第二芯片组32接置于该 第一芯片组上所需的黏着胶膜352厚度，以进一步縮减整体堆叠结构 的高度。另外该第一芯片组31的第一芯片311可以一般打线方式或反向焊 接方式而通过第一焊线341电性连接至该芯片承载件30。 第四实施例另请参阅图6，为本发明的多芯片堆叠结构及其制法第四实施例的 示意图。本实施例的多芯片堆叠结构及其制法与前述实施例大致相同， 主要差异在于该第二芯片组32亦可选择利用反向焊接方式以通过第二 焊线342电性连接至该芯片承载件30。另外，本发明的第一及第二芯片组并非仅以二个芯片为限，若相 对共可堆叠n个芯片时，该n个芯片的总投影长度仍将维持为(S+L)， 故相对现有技术中，多芯片仅持续朝单一方向偏移时所造成的总投影 长度为S+(n — l)L，本发明的多芯片堆叠结构中的芯片总投影长度将可 较现有技术缩短(S+(n—1)L)—(S+LMn-2)L的距离。再者，本发明亦可在该第二芯片组上持续堆叠第三芯片组，且使 该第三芯片组的最底层芯片间隔一黏着层或黏着胶膜以偏移向该第二 芯片组设置焊线的方向，而接置于该第二芯片组最顶层芯片上。第五实施例另请参阅图7A及图7B，为本发明的多芯片堆叠结构及其制法第 五实施例的示意图。本实施例的多芯片堆叠结构及其制法与前述实施例大致相同，主 要差异在于将第一芯片组31接置于芯片承载件30，并利用多条第一悍 线341电性连接该第一芯片组31与芯片承载件30后，将至少一第三 芯片323间隔一非导电的黏着层351而接置于该第一芯片组31上，以构成第二芯片组，其中该黏着层351中设有多个填充料(filler)350以支 撑该第三芯片323(如图7A所示)，亦或利用预先黏贴于第三芯片323 背面的不导电黏着胶膜352，以直接压接于第一芯片组31上，并使该 黏着胶膜352包覆位于该第三芯片323与第一芯片组31最顶层芯片间 的第一焊线341部分，以构成第二芯片组(如图7B所示)，避免压损第 一焊线341，再以第二焊线342电性连接该第三芯片323及芯片承载件 30;其中该第三芯片323位置是可直接对应该第一芯片组31最上层芯 片位置，亦或相对该第一芯片组31最上层芯片位置偏移一预定距离。另外，复可于该第三芯片323上持续堆叠芯片及于该芯片承载件 30上形成封装胶体(未图示)，以构成多芯片堆叠结构。因此，本发明的多芯片堆叠结构及其制法，是于芯片承载件上以 阶梯状方式堆叠数层具单边焊垫的芯片，以构成第一芯片组，再利用 多条第一焊线电性连接该第一芯片组与芯片承载件，直至堆叠层即将 超出封装件容许范围时，将下一个欲进行堆叠的芯片(即第二芯片组最 底层芯片)间隔一黏着层或黏着胶膜接置于该第一芯片组最顶层芯片 上，其中该黏着层中可设有填充料，以支撑该第二芯片组最底层芯片， 亦或使黏着胶膜直接包覆位于该第二芯片组最底层芯片与第一芯片组 最顶层芯片间的第一焊线部分，再以阶梯状堆叠其余芯片，而不致使 全部芯片仅依序朝单一方向偏移，由此可增加芯片堆叠数目；同时亦 可避免现有技术于堆叠制程中额外增设缓冲片所造成的成本及步骤增 加问题，从而可在不额外增加封装件面积及高度原则下，进行多层芯 片的堆叠，故得适用于轻、薄、短、小型的电子装置。以上所述的具体实施例，仅用以例释本发明的特点及功效，而非 用以限定本发明的可实施范畴，在未脱离本发明上述的精神与技术范 畴下，任何运用本发明所揭示内容而完成的等效改变及修饰，均仍应 为权利要求书的范围所涵盖。
权利要求
1、一种多芯片堆叠结构的制法，包括提供一芯片承载件及多个芯片，所述芯片表面边缘设有多个焊垫，以将所述芯片朝偏离下方芯片焊垫方向而以阶梯状方式堆叠于该芯片承载件上，且外露出该焊垫，以构成第一芯片组；利用多条第一焊线电性连接该第一芯片组的多个芯片焊垫与该芯片承载件；复将另一芯片朝偏向该第一芯片组设置第一焊线方向通过一黏着层而接置于该第一芯片组上，其中该黏着层中设有多个填充料(filler)以支撑该芯片，再以阶梯状方式堆叠其余芯片，且外露出该焊垫，以构成第二芯片组；以及利用多条第二焊线电性连接该第二芯片组的多个芯片焊垫与芯片承载件。
2、 根据权利要求1所述的多芯片堆叠结构的制法，其中，该第二 芯片组的投影面积未超过于该第一芯片组的投影面积。
3、 根据权利要求l所述的多芯片堆叠结构的制法，复包括于该芯 片承载件上形成包覆该第一、第二芯片组与第一、第二焊线的封装胶 体。
4、 根据权利要求1所述的多芯片堆叠结构的制法，其中，该第一 及第二芯片组各具有多个芯片，且该第二芯片组的多个芯片的向下投 影位置分别对应于该第一芯片组的多个芯片位置。
5、 根据权利要求l所述的多芯片堆叠结构的制法，复包括于该第 二芯片组上持续堆叠芯片组。
6、 根据权利要求l所述的多芯片堆叠结构的制法，其中，该第一 芯片组最顶层的芯片是通过反向焊接方式电性连接至该芯片承载件。
7、 根据权利要求1所述的多芯片堆叠结构的制法，其中，该第一 及第二芯片组选择利用一般打线方式及反向焊接方式的其中一者，而 电性连接至该芯片承载件。
8、 一种多芯片堆叠结构的制法，包括提供一芯片承载件及多个芯片，所述芯片表面边缘设有多个焊垫， 以将所述芯片朝偏离下方芯片焊垫方向而以阶梯状方式堆叠于该芯片 承载件上，且外露出该焊垫，以构成第一芯片组；利用多条第一焊线电性连接该第一芯片组的多个芯片焊垫与该芯 片承载件；复将另一芯片朝偏向该第一芯片组设置第一焊线方向通过一黏着 胶膜而接置于该第一芯片组上，且使该黏着胶膜包覆位于该芯片与第 一芯片组最顶层芯片间的第一焊线部分，再以阶梯状堆叠其余芯片且 外露出该焊垫，以构成第二芯片组；以及利用多条第二焊线电性连接该第二芯片组的多个芯片焊垫与芯片 承载件。
9、 根据权利要求8所述的多芯片堆叠结构的制法，其中，该第二 芯片组的投影面积未超过于该第一芯片组的投影面积。
10、 根据权利要求8所述的多芯片堆叠结构的制法，复包括于该 芯片承载件上形成包覆该第一、第二芯片组与第一、第二焊线的封装 胶体。
11、 根据权利要求8所述的多芯片堆叠结构的制法，其中，该第 一及第二芯片组各具有多个芯片，且该第二芯片组的多个芯片的向下 投影位置分别对应于该第一芯片组的多个芯片位置。
12、 根据权利要求8所述的多芯片堆叠结构的制法，复包括于该 第二芯片组上持续堆叠芯片组。
13、 根据权利要求8所述的多芯片堆叠结构的制法，其中，该第 一芯片组最顶层的芯片，是通过反向焊接方式电性连接至该芯片承载 件。
14、 根据权利要求8所述的多芯片堆叠结构的制法，其中，该第 一及第二芯片组选择利用一般打线方式及反向焊接方式的其中一者， 而电性连接至该芯片承载件。
15、 一种多芯片堆叠结构，其包含 芯片承载件；包含有多个芯片的第一芯片组，所述芯片表面边缘设有多个焊垫并以阶梯状方式堆叠于该芯片承载件上，且外露出该焊垫；多条第一焊线，供电性连接该第一芯片组的多个芯片焊垫及芯片承载件；包含有多个芯片的第二芯片组，所述芯片表面边缘设有多个焊垫 并以阶梯状方式堆叠于该第一芯片组上，且外露出该焊垫，其中该第 二芯片组的最底层芯片间隔一黏着层以偏向该第一芯片组设置第一焊 线的方向，而接置于该第一芯片组最顶层芯片上，该黏着层中设有多 个填充料以支撑该第二芯片组最底层芯片；以及多条第二焊线，供电性连接该第二芯片组的多个芯片焊垫与芯片 承载件。
16、 根据权利要求15所述的多芯片堆叠结构，其中，该第二芯片 组的投影面积未超过于该第一芯片组的投影面积。
17、 根据权利要求15所述的多芯片堆叠结构，复包括有形成于该 芯片承载件上且包覆该第一、第二芯片组与第一、第二焊线的封装胶 体。
18、 根据权利要求15所述的多芯片堆叠结构，其中，该第一及第 二芯片组各具有多个芯片，且该第二芯片组的多个芯片的向下投影位 置分别对应于该第一芯片组的多个芯片位置。
19、 根据权利要求15所述的多芯片堆叠结构，复包括有堆叠于该 第二芯片组上的另一芯片组。
20、 根据权利要求15所述的多芯片堆叠结构，其中，该第一芯片 组最顶层的芯片，是通过反向焊接方式电性连接至该芯片承载件。
21、 根据权利要求15所述的多芯片堆叠结构，其中，该第一及第 二芯片组选择利用一般打线方式及反向焊接方式的其中一者，而电性 连接至该芯片承载件。
22、 一种多芯片堆叠结构，其包含 芯片承载件；包含有多个芯片的第一芯片组，所述芯片表面边缘设有多个焊垫 并以阶梯状方式堆叠于该芯片承载件上，且外露出该焊垫；多条第一焊线，供电性连接该第一芯片组的多个芯片焊垫及芯片承载件；包含有多个芯片的第二芯片组，所述芯片表面边缘设有多个焊垫 并以阶梯状方式堆叠于该第一芯片组上，且外露出该焊垫，其中该第 二芯片组的最底层芯片间隔一黏着胶膜以偏向该第一芯片组设置第一 焊线的方向，而接置于该第一芯片组最顶层芯片上，且使该黏着胶膜 包覆位于该第一芯片组最顶层芯片与第二芯片组最底层芯片间的第一焊线部分；以及多条第二焊线，供电性连接该第二芯片组与芯片承载件。
23、 根据权利要求22所述的多芯片堆叠结构，其中，该第二芯片 组的投影面积未超过于该第一芯片组的投影面积。
24、 根据权利要求22所述的多芯片堆叠结构，复包括有形成于该 芯片承载件上且包覆该第一、第二芯片组与第一、第二焊线的封装胶 体。
25、 根据权利要求22所述的多芯片堆叠结构，其中，该第一及第 二芯片组各具有多个芯片，且该第二芯片组的多个芯片的向下投影位 置分别对应于该第一芯片组的多个芯片位置。
26、 根据权利要求22所述的多芯片堆叠结构，复包括有堆叠于该 第二芯片组上的另一芯片组。
27、 根据权利要求22所述的多芯片堆叠结构，其中，该第一芯片 组最顶层的芯片，是通过反向焊接方式电性连接至该芯片承载件。
28、 根据权利要求22所述的多芯片堆叠结构，其中，该第一及第 二芯片组选择利用一般打线方式及反向焊接方式的其中一者，而电性 连接至该芯片承载件。
29、 一种多芯片堆叠结构的制法，包括提供一芯片承载件及多个芯片，将所述芯片呈阶梯状方式堆叠于 该芯片承载件上，以构成第一芯片组；利用多条第一焊线电性连接该第一芯片组与该芯片承载件；将至少一芯片通过一黏着层接置于该第一芯片组上以构成第二芯 片组，其中该黏着层中设有多个填充料以支撑该第二芯片组；以及利用多条第二焊线电性连接该第二芯片组与芯片承载件。
30、 根据权利要求29所述的多芯片堆叠结构的制法，其中，该第 二芯片组的投影面积未超过于该第一芯片组的投影面积。
31、 根据权利要求29所述的多芯片堆叠结构的制法，复包括于该 芯片承载件上形成包覆该第一芯片组、第二芯片组与第一、第二焊线 的封装胶体。
32、 根据权利要求29所述的多芯片堆叠结构的制法，其中，该第 一及第二芯片组各具有多个芯片，且该第二芯片组的多个芯片的向下 投影位置分别对应于该第一芯片组的多个芯片位置。
33、 根据权利要求29所述的多芯片堆叠结构的制法，复包括于该 第二芯片组上持续堆叠芯片。
34、 根据权利要求29所述的多芯片堆叠结构的制法，其中，该第 一及第二芯片组选择利用一般打线方式及反向焊接方式的其中一者， 而电性连接至该芯片承载件。
35、 根据权利要求29所述的多芯片堆叠结构的制法，其中，该第二芯片组最底层芯片位置对应该第一芯片组最上层芯片位置，或相对 该第一芯片组最上层芯片位置偏移一预定距离。
36、 一种多芯片堆叠结构的制法，包括提供一芯片承载件及多个芯片，所述芯片是以阶梯状方式堆叠于 该芯片承载件上，以构成第一芯片组；利用多条第一焊线电性连接该第一芯片组与该芯片承载件；将至少一芯片通过一黏着胶膜接置于该第一芯片组上以构成第二 芯片组，且使该黏着胶膜包覆位于该第二芯片组与第一芯片组最顶层 芯片间的第一焊线部分；以及利用多条第二焊线电性连接该第二芯片组与芯片承载件。
37、 根据权利要求36所述的多芯片堆叠结构的制法，其中，该第 二芯片组的投影面积未超过于该第一芯片组的投影面积。
38、 根据权利要求36所述的多芯片堆叠结构的制法，复包括于该 芯片承载件上形成包覆该第一、第二芯片组与第一、第二焊线的封装 胶体。
39、 根据权利要求36所述的多芯片堆叠结构的制法，其中，该第一及第二芯片组各具有多个芯片，且该第二芯片组的多个芯片的向下 投影位置分别对应于该第一芯片组的多个芯片位置。
40、 根据权利要求36所述的多芯片堆叠结构的制法，复包括于该 第二芯片组上持续堆叠芯片。
41、 根据权利要求36所述的多芯片堆叠结构的制法，其中，该第 一及第二芯片组选择利用一般打线方式及反向焊接方式的其中一者， 而电性连接至该芯片承载件。
42、 根据权利要求36所述的多芯片堆叠结构的制法，其中，该第 二芯片组最底层芯片位置对应该第一芯片组最上层芯片位置，或相对 该第一芯片组最上层芯片位置偏移一预定距离。
43、 一种多芯片堆叠结构，其包含 芯片承载件；包含有多个芯片的第一芯片组，是以阶梯状方式堆叠于该芯片承 载件上；多条第一焊线，供电性连接该第一芯片组与芯片承载件； 包含有至少一芯片的第二芯片组，堆叠于该第一芯片组上，其中 该第二芯片组的最底层芯片间隔一黏着层接置于该第一芯片组最顶层 芯片上，该黏着层中设有多个填充料以支撑该第二芯片组；以及 多条第二焊线，供电性连接该第二芯片组与芯片承载件。
44、 根据权利要求43所述的多芯片堆叠结构，其中，该第二芯片 组的投影面积未超过于该第一芯片组的投影面积。
45、 根据权利要求43所述的多芯片堆叠结构，复包括有形成于该 芯片承载件上且包覆该第一、第二芯片组与第一、第二焊线的封装胶 体。
46、 根据权利要求43所述的多芯片堆叠结构，其中，该第一及第 二芯片组各具有多个芯片，且该第二芯片组的多个芯片的向下投影位 置分别对应于该第一芯片组的多个芯片位置。
47、 根据权利要求43所述的多芯片堆叠结构，复包括有堆叠于该 第二芯片组上的另一芯片组。
48、 根据权利要求43所述的多芯片堆叠结构，其中，该第一及第二芯片组选择利用一般打线方式及反向焊接方式的其中一者，而电性 连接至该芯片承载件。
49、 根据权利要求43所述的多芯片堆叠结构，其中，该第二芯片 组最底层芯片位置对应该第一芯片组最上层芯片位置，或相对该第一 芯片组最上层芯片位置偏移一预定距离。
50、 一种多芯片堆叠结构，其包含-芯片承载件；包含有多个芯片的第一芯片组，是以阶梯状方式堆叠于该芯片承 载件上；多条第一焊线，供电性连接该第一芯片组与芯片承载件； 包含有至少一芯片的第二芯片组，间隔一黏着胶膜接置于该第一芯片组最顶层芯片上，且使该黏着胶膜包覆位于该第一芯片组最顶层芯片与第二芯片组间的第一焊线部分；以及多条第二焊线，供电性连接该第二芯片组与芯片承载件。
51、 根据权利要求50所述的多芯片堆叠结构，其中，该第二芯片 组的投影面积未超过于该第一芯片组的投影面积。
52、 根据权利要求50所述的多芯片堆叠结构，复包括有形成于该 芯片承载件上且包覆该第一、第二芯片组与第一、第二焊线的封装胶 体。
53、 根据权利要求50所述的多芯片堆叠结构，其中，该第一及第 二芯片组各具有多个芯片，且该第二芯片组的多个芯片的向下投影位 置分别对应于该第一芯片组的多个芯片位置。
54、 根据权利要求50所述的多芯片堆叠结构，复包括有堆叠于该 第二芯片组上的另一芯片组。
55、 根据权利要求50所述的多芯片堆叠结构，其中，该第一及第 二芯片组选择利用一般打线方式及反向焊接方式的其中一者，而电性 连接至该芯片承载件。
56、 根据权利要求50所述的多芯片堆叠结构，其中，该第二芯片 组最底层芯片位置对应该第一芯片组最上层芯片位置，或相对该第一 芯片组最上层芯片位置偏移一预定距离。
全文摘要
一种多芯片堆叠结构及其制法，提供一芯片承载件及多个芯片，所述芯片表面边缘设有多个焊垫，以将所述芯片朝偏离下方芯片焊垫方向而以阶梯状方式堆叠于该芯片承载件上且外露出该焊垫，以构成第一芯片组，再利用多条第一焊线电性连接该第一芯片组与该芯片承载件，复将另一芯片通过一黏着层而接置于该第一芯片组上，其中该黏着层中设有多个填充料以支撑该芯片或使用黏着胶膜包覆位于该芯片与第一芯片组最顶层芯片间的第一焊线部分，再以阶梯状方式堆叠其余芯片且外露出该焊垫，以构成第二芯片组，接着利用多条第二焊线电性连接该第二芯片组与芯片承载件，从而可在不额外增加封装件面积及高度原则下进行多芯片的堆叠，以适用于轻薄短小型的电子装置。
文档编号H01L23/488GK101236962SQ20071030588
公开日2008年8月6日 申请日期2007年12月28日 优先权日2007年1月31日
发明者刘正仁, 张翊峰, 张锦煌, 黄致明, 黄荣彬 申请人:矽品精密工业股份有限公司