专利名称：半导体器件及包括该半导体器件的封装的制作方法
技术领域：
本发明涉及半导体器件和半导体器件封装，更具体地，涉及用于半导体
器件的凸块布置(bump arrangement)以及包括该凸块布置的半导体器件封装。
背景技术：
为了满足对越来越轻、小、快、多功能和大容量的半导体产品的需求， 半导体器件的尺寸必须减小，同时增大器件上的焊盘数。实现该目标的一种 方法是缩短相邻焊盘之间的节距(pitch )。然而，当器件具有尺寸限制时， 半导体器件的有源表面上可形成的焊盘的数量最终有一个极限。此外，由于
静电故障会发生在以极小节距紧密设置的焊盘之间，所以需要小的间隔用于 相邻焊盘之间的节距。因此，半导体器件能小型化的程度存在极限。
当考虑到这些限制时，半导体器件的尺寸必须自然地增大以适应其焊盘 数的增加。从制造的角度来看，这导致每个晶片产出的半导体器件数目减小。
此外，半导体器件焊盘数的增加使得半导体器件增大，这涉及到布线衬 底的布线图案之间更精细的节距以及布线衬底尺寸的增大，因此提高了半导 体产品的制造成本。
由于使布线图案之间的节距更精细需要在半导体器件封装的制造期间 的更高精度，所以半导体器件封装的装配产率降低，且半导体器件封装的制 造成本上升。
解决这些问题且以最小节距布置最大数量的焊盘的一个提议是焊盘的 交错布置(staggered arrangement )。
图1A是平面图，示出典型的半导体封装的凸块布置，图1B是图IA的 A部分的放大视图。
参考图1A和1B，具有内引线键接(inner lead bond, ILB )到布线衬底 10上的半导体器件20的半导体器件封装可以是板上芯片(COB)型封装。
半导体器件20可具有这样的凸块布置，其中第一和第二凸块列22a和22b从半导体器件20的有源表面的边缘朝向中心交替布置。第 一和第二凸块 列22a和22b可以以交错形式布置。
布线衬底IO的引线12a和12b可对应于半导体器件20的第一和第二凸 块列22a和22b。引线12a和12b可包括分别对应于第一凸块列22a和第二 凸块列22b的第一凸块列引线12a和第二凸块列引线12b。
为了使第一和第二凸块列22a和22b相应地与第一和第二凸块列引线 12a和12b对准，半导体器件20设置在布线衬底10的安装区域中，之后半 导体器件20可通过施加热和压力而安装在布线衬底上。这样，第一和第二 凸块列22a和22b可以电连接到第一和第二凸块列引线12a和12b。
当在凸块的上述两列交错形式中引线之间的节距一致时，凸块尺寸可增 大的量存在限制。因此，由于凸块和引线的尺寸之间有小的差别，所以在半 导体器件封装的制造中会发生对准错误，其中在凸块和引线之间的键接 (bonding)期间引线偏离对应的凸块。
作为上述封装的替代，已提出一种凸块布置，其中在第二凸块列中提供 比第一凸块列中更多的凸块。然而，该布置在将半导体器件安装在布线衬底 上的工艺期间具有减小模制材料(molding material)的流动的限制。因此， 该布置也没有提供合适的解决方案。
本发明专注于常规技术的这些和其他缺点。
发明内容
该半导体器件具有能在将半导体器件安装到布线衬底的过程中最小化引线 未对准(misalignment)的凸块布置。本发明还提供一种半导体器件和包括 该半导体器件的半导体器件封装，该半导体器件具有能改善在制造半导体器 件封装的过程中注入的模制材料的流动的凸块布置。
本发明的一些实施例提供一种半导体器件，包括在半导体器件的有源 表面上的第 一 凸块列，该第 一 凸块列包括与半导体器件的边缘间隔开第 一距 离的多个第一凸块；在该有源表面上的第二凸块列，该第二凸块列包括与半 导体器件的边缘间隔开第二距离的多个第二凸块，其中该第二距离大于该第 一距离；以及在该有源表面上的第三凸块列，该第三凸块列包括与半导体器 件的边缘间隔开第三距离的多个第三凸块，其中该第三距离大于该第二距离。该第二凸块和该第三凸块在该第一凸块之间依次交替至少两次。
附图被包括以提供对本发明的进一步理解，附图被并入本说明书中不且 构成本说明书的一部分。附图示出本发明的示范性实施例，且与说明书一起
用于说明本发明的原理。附图中
图1A是平面图，示出普通半导体封装的凸块布置； 图1B是图1A的A部分的放大视图2A是平面图，示出根据本发明一实施例的半导体封装的凸块布置； 图2B是图2A的B部分的放大视图3A是平面图，示出根据本发明另 一 实施例的半导体封装的凸块布置；
以及
图3B是图3A的C部分的放大视图。
具体实施例方式
下面将参考附图更详细地描述本发明的优选实施例。然而，本发明可以 用不同的形式实施，不应解释为局限于这里阐述的实施例。而是，提供这些 实施例使得本公开彻底和完整，且将向本领域技术人员充分传达本发明的范 围。由于下面提供了优选实施例，说明书中给出的附图标记的顺序不限于此。 在图中，层和区的尺寸为了图示清楚而被放大。还将理解，当提到层(或膜) 在另一层或衬底"上，，时，它可以直接在另一层或衬底上，或者还可存在居 间层。此外，将理解，当提到一层在另一层"下，，时，它可以直接在下面， 或者还可存在一个或多个居间层。此外，还将理解，当提及一层在两层"之 间，，时，它可以是该两层之间的唯一层，或者还可以存在一个或更多居间层。
下文中，将参考附图描述本发明的示范性实施例。
图2A是平面图，示出根据本发明一实施例的半导体封装的凸块布置， 图2B是图2A的B部分的放大视图。
参考图2A和2B，半导体器件封装配置有内引线键接(ILB)到布线衬 底10的半导体器件120，且是板上芯片(COB)封装的形式。本发明的半 导体器件封装可以是倒装芯片(F/C)型封装。
布线衬底110可以是包括印刷电路板(PCB)的系统板。布线衬底110可以是柔性布线衬底。柔性布线衬底可以是带布线衬底(tape wiring substrate )。
当布线衬底110是带布线衬底时，布线衬底IIO可由基膜(base film) 和多条引线112a、 112b和112c形成。基膜可以是具有绝缘和柔性属性的聚 酰亚胺或类似材料。窗口可形成在布线衬底110上安装半导体器件120的区 域。采用具有形成在其中的窗口的布线衬底110的封装称为载带封装(TCP )。 与上述不同，窗口可以不形成在布线衬底110的安装半导体器件120的区域。 采用其中不具有这样的窗口的布线衬底no的封装称为膜上芯片(COF)封
装。引线112a、 112b和112c可形成在基膜上，引线112a、 112b和112c可 包括铜(Cu )。可通过对层叠在基膜上的铜薄膜进行光刻蚀刻(photo etching ) 来形成引线112a、 112b和112c。在引线112a、 112b和112c的表面上还可 镀锡(Sn)、金(Au)、镍(Ni)和/或焊料。TCP布线衬底110可包括保护 层，其至少部分地覆盖引线112a、 112b和112c。保护层可以是抗焊剂(solder resist )。
半导体器件120可具有这样的凸块布置配置，其包括从其上形成键接焊 盘(未示出)的有源表面的边缘朝向中心顺序布置的第一、第二和第三凸块 列122a、 122b和122c。第一、第二和第三凸块列122a、 122b和122c可分 别与半导体器件120的边缘分隔开第一、第二和第三距离。第一距离可以是 离半导体器件120的边缘最短的距离，第二距离可以大于第一距离，第三距 离可以大于第二距离。半导体器件封装可分别包括多个第一、第二和第三凸 块列122a、 122b和122c。凸块可由金属诸如金、锡、铜、镍、和/或它们的 组合或合金形成。凸块可通过电镀等形成。半导体器件120可以是半导体芯 片或半导体芯片封装。第一、第二和第三凸块列122a、 122b和122c可对应 于半导体器件120的键接焊盘。键接焊盘可具有与第一、第二和第三凸块列 122a、 122b和122c相同或不同的布置。如果4定接焊盘具有不同的布置，则 第一、第二和第三凸块列122a、 122b和122c可以通过重分配(redistribution ) (或再布线(rerouting))电连接到键接焊盘。
布线衬底110的引线112a、 112b和112c可对应于半导体器件120的第 一、第二和第三凸块列122a、 122b和122c。引线112a、 112b和112c可包 括分别与第一、第二和第三凸块列122a、 122b和122c对应的第一凸块列引 线112a、第二凸块列引线112b和第三凸块列引线112c。在半导体器件120设置于布线衬底110的安装区域上使得第一、第二和第三凸块列122a、 122b 和122c与对应的引线112a、 112b和112c对准之后，热和压力可应用来将半 导体器件120安装在布线衬底110上。于是，第一、第二和第三凸块列122a、 122b和122c与对应的引线112a、 112b和112c能被电连接。
半导体器件120的凸块布置可以是这样的配置，其中第二和第三凸块列 122b和122c在第一凸块列122a之间交替至少两次或更多次。图案化的引线 112a、 112b和112c之间的宽度可减小与经过第一凸块列122a的相邻凸块之 间的第二和第三凸块列引线112b和112c的数目一样多。在引线112a、 112b 和112c之间的宽度缩小的基础上，凸块的尺寸可以增大。
根据本发明 一 些实施例的凸块布置可以是这样的配置，其中凸块以第 一、第三、第二、第三、第二和第三凸块的顺序布置。在第一凸块列122a 的相邻凸块之间可设置五个凸块，从而第二和第三凸块列122b和122c交替 布置。由于第二和第三凸块列122b和122c交替布置，所以凸块不聚集在一 个特定的凸块列附近。
因此，凸块布置可具有从第一凸块列122a向第三凸块列122c逐渐增大 的凸块尺寸。此外，可以改善注入的模制材料的流动以提高半导体器件120 和布线衬底IIO之间的电和物理可靠性。
图3A是平面图，示出根据本发明另 一实施例的半导体封装的凸块布置， 图3B是图3A的C部分的放大视图。
参考图3A和3B，半导体器件封装可以是其中半导体器件220内引线键 接(ILB)到布线衬底210的板上芯片(COB)封装类型。本发明的半导体 器件封装可以是倒装芯片(F/C)型封装。
布线衬底210可以是包括印刷电路板(PCB )的系统衬底。布线衬底210 可以是柔性布线衬底。柔性布线衬底可以是带布线衬底。
当布线衬底210是带布线衬底时，布线衬底210可由基膜(base film) 和多条引线212a、 212b和212c形成。基膜可以是绝缘且柔性的材料例如聚 酰亚胺。布线衬底210可具有形成在安装半导体器件220的区域的窗口。釆 用其中形成该窗口的布线衬底210的封装称为载带封装(TCP)。与上述不 同，窗口可以不形成在布线衬底210的其上安装半导体器件220的区域中。 采用不具有这样的窗口的布线衬底210的封装称为膜上芯片(COF)封装。 引线212a、 212b和212c可形成在基膜上。引线212a、 212b和212c可包括铜。可通过对层叠在基膜上的铜薄膜进行光刻蚀刻(photo etching)来形成 引线212a、 212b和212c。在引线212a、 212b和212c的表面上还可镀锡、 金、镍和/或焊料。称为TCP的布线衬底210可包括保护层，其至少部分地 覆盖引线212a、 212b和212c。保护层可以是抗焊剂(solder resist )。
半导体器件220可具有这样的凸块布置，该凸块布置具有从有源表面的 边缘朝向中心顺序布置的第一、第二和第三凸块列222a、 222b和222c。第 一、第二和第三凸块列222a、 222b和222c可分别与半导体器件220的边缘 分隔开第一、第二和第三距离。第一距离可以是离半导体器件220的边缘最 短的距离，第二距离可以大于第一距离，第三距离可以大于第二距离。第一、 第二和第三凸块列222a、 222b和222c可分别包括多个第一、第二和第三凸 块。凸块可由金属材料诸如金、锡、铜、镍、和/或它们的组合或合金形成。
块列222a、 222b和222c可对应于半导体器件220的键接焊盘(未示出)。 一建接焊盘可具有与第一、第二和第三凸块列222a、 222b和222c相同或不同 的布置。在键接焊盘具有不同布置的情况下，第一、第二和第三凸块列222a、 222b牙口 222c可以通过重分酉己(redistribution )(或再布纟戋(rerouting ))电连
接到键接焊盘。
布线衬底210的引线212a、 212b和212c可对应于第一、第二和第三凸 块列222a、 222b和222c。引线212a、 212b和212c可包括分别与第一、第 二和第三凸块列222a、 222b和222c对应的第一凸块列引线212a、第二凸块 列引线212b和第三凸块列引线212c。在半导体器件220设置于布线衬底210 上使得第一、第二和第三凸块列222a 、 222b和222c与对应的引线212a 、 212b 和212c对准之后，热和压力可应用来将半导体器件220安装在布线衬底210 上。于是，第一、第二和第三凸块列222a、 222b和222c与对应的引线212a、 212b和212c能^t电连4妾。
半导体器件220的凸块布置可以是这样的布置，其中第二和第三凸块列 222b和222c在第一凸块列222a之间交替至少两次或更多次。图案化的引线 212a、 212b和212c之间的宽度可减小与经过第一凸块列222a的相邻凸块之 间的第二和第三凸块列引线212b和212c的数目一样多。在引线212a、 212b 和212c之间的宽度缩小的基础上，凸块的尺寸可以增大。
根据本发明另一实施例的凸块布置可以具有以第一、第二、第三、第二、第三、第二和第三凸块的顺序布置的凸块。在第一凸块列222a的相邻凸块 之间可设置六个凸块，从而第二和第三凸块列222b和222c交替布置。由于 第二和第三凸块列222b和222c交替布置，所以凸块不聚集在一个特定的凸 块列附近。
因此，凸块布置可具有从第一凸块列222a向第三凸块列222c逐渐增大 的凸块尺寸。此外，可以改善注入的模制材料的流动以提高半导体器件220 和布线衬底210之间的电和物理可靠性。
与普通凸块布置不同，由于根据本发明实施例的上述半导体器件和包括 该半导体器件的半导体器件封装具有能使凸块放大的凸块布置，所以在将半
半导体器件封装的制造产率的i高。,'、'° 、 °
此外，与普通凸块布置不同，由于根据本发明实施例的上述半导体器件
附近的凸块布置，所以半导体器件封装的制造期间注入的制模材料的流动可 得到改善。因此，可提供具有改善的电和物理可靠性的半导体器件封装。
如上所述，根据本发明的半导体器件和包括该半导体器件的半导体器件 封装具有能最小化在将半导体器件安装在布线衬底上期间与引线的不对准。 因此，可以实现半导体器件封装的制造产率的提高。
此外，根据本发明的半导体器件和包括该半导体器件的半导体器件封装
具有能改善半导体器件封装的制造期间注入的模制材料的流动。因此，能提 供具有改善的电和物理可靠性的半导体器件封装。
本发明的实施例提供半导体器件，包括第一凸块列，在该半导体器件 的有源表面上，且包括与该半导体器件的边缘间隔开第一距离的多个第一凸 块；第二凸块列，在该有源表面上，且包括与该半导体器件边缘间隔开比该 第一距离大的第二距离的多个第二凸块；以及第三凸块列，在该有源表面上， 且包括与该半导体器件的边缘间隔开比该第二距离大的第三距离的多个第 三凸块。该第二凸块和第三凸块可在该第一凸块之间顺序交替至少两次。 在一些实施例中，该半导体器件可以是半导体芯片或半导体芯片封装。 在另一些实施例中，第一、第二和第三凸块可以以包括第一凸块之一、 第三凸块之一、第二凸块之一、第三凸块之一、第二凸块之一和第三凸块之 一的顺序布置。在又一些实施例中，第一、第二和第三凸块可以以包括第一凸块之一、 第二凸块之一、第三凸块之一、第二凸块之一、第三凸块之一、第二凸块之 一和第三凸块之一的顺序布置。
在又一些实施例中，第二凸块可以大于第一凸块，和/或第三凸块可以大 于第二凸块。
在本发明的另一些实施例中，半导体器件封装包括半导体器件；第一
第一距离的多个第一凸块，第二凸块列，在该有源表面上且包括与该半导体 器件边缘间隔开比该第一距离大的第二距离的多个第二凸块，以及第三凸块 列，在该有源表面上且包括与该半导体器件的边缘间隔开比该第二距离大的 第三距离的多个第三凸块；以及布线衬底，该半导体器件安装于其上，该布 线衬底包括与所述凸块对应的多条引线。该第二凸块和第三凸块可以在该第 一凸块之间顺序交替至少两次。
在另一些实施例中，第一、第二和第三凸块可以以包括第一凸块之一、 第三凸块之一、第二凸块之一、第三凸块之一、第二凸块之一和第三凸块之 一的顺序布置。 、
在又一些实施例中，第一、第二和第三凸块可以以包括第一凸块之一、 第二凸块之一、第三凸块之一、第二凸块之一、第三凸块之一、第二凸块之 一和第三凸块之一的顺序布置。
在又一些实施例中，第二凸块可以大于第一凸块，和/或第三凸块可以大 于第二凸块。
在又一些实施例中，该布线衬底可以是柔性布线衬底，该柔性布线衬底 可以是带(tape)布线衬底。
根据一些实施例，布线村底可包括基膜且引线可设置于基膜上。布线衬 底还可包括覆盖至少 一部分引线的保护层。
根据一些实施例，引线可包括铜。引线还可包含镀材料，包括锡、金、 镍和焊料中的一种或更多。
上面公开的主题应理解为示例性的，而不是限制性的，所附权利要求旨 在覆盖落入本发明的真实思想和范围内的全部这样的修改、增补和其他实施 例。因此，在法律允许的最大程度上，本发明的范围由所附权利要求及其等价物的最宽可行解释来确定，且不被前面的详细描述所约束或限制。
本申请要求2007年1月11日提交的韩国专利申请No.l0-2007-03443的 优先权，在此以引用方式并入其全部内容。
权利要求
1、一种半导体器件，包括第一凸块列，在该半导体器件的有源表面上，该第一凸块列包括与该半导体器件的边缘间隔开第一距离的多个第一凸块；第二凸块列，在该有源表面上，该第二凸块列包括与该半导体器件的边缘间隔开第二距离的多个第二凸块，其中该第二距离大于该第一距离；以及第三凸块列，在该有源表面上，该第三凸块列包括与该半导体器件的边缘间隔开第三距离的多个第三凸块，其中该第三距离大于该第二距离，其中该第二凸块和该第三凸块在该第一凸块之间顺序交替至少两次。
2、 如权利要求1所述的半导体器件，其中该半导体器件是半导体芯片 或半导体芯片封装。
3、 如权利要求1所述的半导体器件，其中该第一、第二和第三凸块顺 序布置为第一凸块之一、第三凸块之一、第二凸块之一、第三凸块之一、第 二凸块之一和第三凸块之一。
4、 如权利要求1所述的半导体器件，其中该第一、第二和第三凸块顺 序布置为第一凸块之一、第二凸块之一、第三凸块之一、第二凸块之一、第 三凸块之一、第二凸块之一和第三凸块之一。
5、 如权利要求1所述的半导体器件，其中该第二凸块大于该第一凸块。
6、 如权利要求1所述的半导体器件，其中该第三凸块大于该第二凸块。
7、 一种半导体器件封装，包括 半导体器件；第一凸块列，在该半导体器件的有源表面上且包括与该半导体器件的边 缘间隔开第一距离的多个第一凸块，第二凸块列，在该有源表面上且包括与 该半导体器件的边缘间隔开比该第一距离大的第二距离的多个第二凸块，以 及第三凸块列，在该有源表面上且包括与该半导体器件的边缘间隔开比该第二距离大的第三距离的多个第三凸块；以及其上安装该半导体器件的布线衬底，该布线衬底包括与该第一、第二和 第三凸块对应的多条引线，其中该第二凸块和该第三凸块在该第一凸块之间顺序交替至少两次。
8、 如权利要求7所述的半导体器件封装，其中该半导体器件是半导体芯片或半导体芯片封装。
9、 如权利要求7所述的半导体器件封装，其中该第一、第二和第三凸 块顺序布置为第一凸块之一、第三凸块之一、第二凸块之一、第三凸块之一、 第二凸块之一和第三凸块之一。
10、 如权利要求7所述的半导体器件封装，其中该第一、第二和第三凸块顺序布置为第一凸块之一、第二凸块之一、第三凸块之一、第二凸块之一、 第三凸块之一、第二凸块之一和第三凸块之一。
11、 如权利要求7所述的半导体器件封装，其中该第二凸块大于该第一凸块。
12、 如权利要求7所述的半导体器件封装，其中该第三凸块大于该第二 凸块。
13、 如权利要求7所述的半导体器件封装，其中该布线衬底是柔性布线 衬底。
14、 如权利要求13所述的半导体器件封装，其中该柔性布线衬底是带 ，纟戋^)V^。
15、 如权利要求7所述的半导体器件封装，其中该布线衬底包括基膜， 且其中该引线设置在该基膜上。
16、 如权利要求15所述的半导体器件封装，其中该布线衬底包括覆盖 至少一部分引线的保护层。
全文摘要
本发明提供一种半导体器件及包括该半导体器件的封装。该半导体器件包括第一凸块列，在该半导体器件的有源表面上且包括与该半导体器件的边缘间隔开第一距离的多个第一凸块，第二凸块列，在该有源表面上且包括与该半导体器件的边缘间隔开比该第一距离大的第二距离的多个第二凸块，以及第三凸块列，在该有源表面上且包括与该半导体器件的边缘间隔开比该第二距离大的第三距离的多个第三凸块。该第二凸块和该第三凸块在该第一凸块之间顺序交替至少两次。
文档编号H01L23/488GK101295689SQ20071030761
公开日2008年10月29日 申请日期2007年12月29日 优先权日2007年1月11日
发明者金东汉 申请人:三星电子株式会社