专利名称：不合并情况下的沟槽加宽的制作方法
技术领域：
本发明涉及形成电容器的沟槽，更具体地涉及沟槽加宽技术。
背景技术：
在现有技术中，可以通过首先在半导体基板中形成沟槽来形成电 容器。为了增加电容器的电容，可以加宽沟槽。然而，风险在于在加 宽工艺过程中会合并相邻沟槽。因此，需要如下一种沟槽结构(以及 形成该沟槽结构的方法)，其中沟槽加宽不会导致沟槽合并。
发明内容
本发明提供了一种半导体结构，该半导体结构包括(a)半导体 基板；(b)所述半导体基板上的沟槽，其中，该沟槽包括侧壁，并 且其中该侧壁包括{100}侧壁面和{110}侧壁面；以及(c)阻挡区，其 位于所述{100}侧壁面上而不在所述{110}侧壁面上。
本发明提供了一种半导体制造方法，该半导体制造方法包括提 供半导体结构，该半导体结构包括U)半导体基板，(b )所述半导
体基板中的沟槽，其中，该沟槽包括侧壁，并且其中该侧壁包括{100} 侧壁面和{110}側壁面，以及(c)阻挡层，其位于所述沟槽的所述{100} 侧壁面和所述{110}侧壁面上；并且，去除所述阻挡层在所述{110}侧 壁面上的部分，而不去除所述阻挡层在所述{100}侧壁面上的部分，使 得所述{110}侧壁面曝露于周围环境下。
本发明提供了一种半导体制造方法，该半导体制造方法包括提 供半导体结构，该半导体结构包括(a)半导体基板，和(b)所述半
导体基板中的第一沟槽；并且，沿第一方向但不沿不同于该第一方向 的第二方向扩展所述第一沟槽。本发明提供了一种半导体结构，该半导体结构包括(a)半导 体基板，该半导体基板包括第一半导体材料；(b)所述半导体基板 中的导电区；(c)电容器介电层，该电容器介电层(i)夹在，(ii) 直接物理接触于，和(m)电绝缘所述导电区和所述半导体基板；(d) 半导体阻挡区，该半导体阻挡区(i)夹在，和(ii)直接物理接触于 所述电容器介电层和所述半导体基板，其中，所述半导体阻挡区包括 不同于所述第一半导体材料的第二半导体材料。
本发明提供了一种沟槽结构(及其形成方法)，其中，沟槽加宽 不会导致沟槽合并。
图1A至图lla示出了根据本发明实施例的形成第一半导体结构 的第一制造方法。
图2A至图2C示出了根据本发明实施例的形成第二半导体结构 的第二制造方法。
具体实施例方式
图1A至图II示出了根据本发明实施例的形成半导体结构100 的制造方法。更具体地，参照图1A，在一个实施例中，半导体结构 100的制造开始于半导体基板110。例示性地，半导体基板110包括 半导体材料，例如硅(Si)、锗(Ge )、硅锗(SiGe )、碳化硅(SiC )， 以及其他主要由一种或多种化合物半导体构成的材料，例如砷化镓 (GaAs)、氮化镓(GaN)以及磷化铟(InP)等。另选地，基板110 具有绝缘体上半导体型结构，例如绝缘体上硅(SOI)基板。
接着，在一个实施例中，在半导体基板110顶部上形成焊盘(pad ) 氧化物层112。更具体地，可以通过热氧化半导体基板110的顶面116 形成焊盘氧化物层112。
接着，在一个实施例中，在焊盘氧化物层112的顶部形成焊盘氮 化物层114。更具体地，可以通过对焊盘氧化物层112顶部进行氮化硅的CVD (化学气相淀积)形成焊盘氮化物层114。
接着，在一个实施例中，在焊盘氮化物层U4的顶部形成石更掩模 层115。在一个实施例中，可以通过对焊盘氮化物层114顶部进行氧 化硅的CVD (化学气相淀积)形成硬掩模层115。
接着，参照图1B，在一个实施例中，示例性地通过构图和刻蚀 通过硬掩模层115、焊盘氮化物层114以及焊盘氧化物层112，直到 半导体基板110的顶面116曝露于周围环境，从而形成了开口 118。 在一个实施例中，刻蚀通过硬掩模层115、焊盘氮化物层114以及焊 盘氧化物层112以形成开口 118的步骤可以包括光刻并随后进行RIE (反应离子刻蚀)刻蚀。
接着，在一个实施例中，采用硬掩模层115作为通过开口 118 各向异性地刻蚀半导体基板110的掩模，得到图1C中的沟槽120。 该刻蚀步骤由箭头124来表示，下文中将其称作刻蚀步骤124。在一 个实施例中，刻蚀步骤124是RIE刻蚀。接着，在一个实施例中，可 以在形成沟槽120之后的任意适当处理中剥去硬掩模层ll5。
参照图1D，在一个实施例中，在沟槽120的侧壁l22的侧壁顶 部122A上形成套环保护层126。该套环保护层U6通常是由氧化物、 氮化物或任何适当的介电材料制成。在一个实施例中，该套环保护层 126是如下形成的，即执行第一沟槽刻蚀来局部地刻蚀沟槽至预定深 度、在沟槽侧壁上形成套环保护层126、然后执行第二沟槽刻蚀以刻 蚀沟槽至期望深度。在另一实施例中，该套环保护层126是在形成整 个沟槽之后形成的。用于在上部沟槽中形成套环的方法是本领域广为 公知的，因而为了避免使得本发明难以理解而不对其进行详细描述。
图1E例示了沿图1D的结构100中的线1E-1E的截面图。在一 个实施例中，沟槽120的侧壁122的水平截面具有如图1E所示的八 角形状。应当注意，下面在图1E至图lla中仅仅示出了沟槽底部120B 的侧壁底部122B。
一般来说，沟槽120的侧壁122的水平截面可以具有任意形状。 应当注意，沟槽120的侧壁122的截面的形状取决于开口 118 (在图IB中)的形状。
接着，参照图1F，在一个实施例中，在沟槽底部120B的侧壁部 122B上外延生长阻挡层140，该阻挡层140的材料不同于基板110的 材料。在一个实施例中，基板110为硅，阻挡层140为SiGe (硅锗)。 另选地，外延生长材料140可以是锗(Ge)、碳化硅(SiC)、以及 其他主要由一种或多种化合物半导体构成的材料，例如砷化镓 (GaAs)、氮化镓(GaN)以及磷化铟(InP )等。假设，基板110 在侧壁面122Be (122B东)、122Bw ( 122B西)、122Bn ( 122B北) 以及122Bs (122B南)处的Si材料具有Ul(H的晶格(结晶)取向。 再假设，基板110在侧壁面122Bn-e (122B东北)、122Bn-w ( 122B 西北)、122Bs-e (122B东南)以及122Bs-w (122B西南)处的Si 材料具有{100}的晶格取向。由于外延生长率取决于结晶取向，所以在 外延生长后SiGe阻挡层140在{100}侧壁面122Bn-e、 122Bn-w、 122Bs-e和122Bs-w上要比在{110}侧壁面122Be、 122Bw、 122Bn和 122Bs上厚。例如，SiGe阻挡层140在{100}侧壁面122Bn-w上的厚 度141比SiGe阻挡层140在{110}侧壁面122Bn上的厚度142要大。
在一个实施例中，可利用诸如化学气相淀积方法的常规技术来淀 积或生长SiGe层140。例如，可以使用超高真空化学气相淀积 (UHVCVD )。其他的常规技术包括快速热化学气相淀积(RTCVD )、 低压化学气相淀积(LPCVD)、有限反应处理CVD (LRPCVD)和 分子束外延(MBE) 。 SiGe层140中的锗和硅的原子比(Ge:Si)可 优选地从1:99到99:1，更优选地从1:4到4:1，最优选地从1:2到2:1。 在一个实施例中，SiGe中锗和硅的原子比为2:3。 SiGe在{100}面上 比在{110}面上的厚度大。例如，在{100}侧壁面上可形成约300埃的 SiGe，而在{110}侧壁面上可形成约60埃的SiGe。
接着，在一个实施例中，通过利用刻蚀步骤去除部分SiGe阻挡 层140。执行该刻蚀处理，直到{110}侧壁面122Be、 122Bw、 122Bn 和122Bs膝露于周围环境。由于在刻蚀之前SiGe阻挡层140在{100} 側壁面122Bn-e、 122Bn-w、 122Bs-e和122Bs-w上要比在{110}侧壁面122Be、 122Bw、 122Bn和122Bs上厚(在图1F中)，所以在刻蚀 之后部分SiGe留在每个{100}侧壁面上，如图1G中的结构100所示， 分别在四个{100}侧壁面122Bn-e、 122Bs-e、 122Bs-w和122Bn-w上 形成SiGe阻挡区140a、 140b、 140c和140d。在一个实施例中，刻蚀 步骤是利用包含基于氨的化学物质的刻蚀剂的湿法刻蚀工艺。另选 地，该刻蚀步骤是诸如等离子刻蚀的千法刻蚀工艺。接着，在一个实施例中，结构100的制造过程还包括选择性地针 对四个SiGe阻挡区140a、 140b、 140c和140d在半导体基板110上 进行刻蚀的步骤，该步骤得到图1H中的结构100。结果，沟槽底部 120B在北、南、东和西方向上扩展，而不在东北、西北、东南和西 南方向上扩展。该刻蚀步骤由箭头144表示，下文中将其称作刻蚀步 骤144。在一个实施例中，该刻蚀步骤144可利用硝酸和氢氟酸混合 物各向同性地执行。另选地，该刻蚀步骤144是诸如等离子刻蚀的干 法刻蚀工艺。由于刻蚀步骤144是各向同性的并且选择性地针对四个 SiGe阻挡区140a、 140b、 140c和140d,因此，仅仅去除了半导体基 板110在{110}侧壁面上的Si部分。接着，参照图1Ha，在一个实施例中，在套环保护层126和沟槽 底部120B的侧壁122B上形成电容器介电层150。在一个实施例中， 电容器介电层150包括氧化物、氮化物、氧氮化物、诸如二氧化铪的 高k介电材料、或这些材料的组合。在一个实施例中，电容器介电层 150通过CVD (化学气相淀积)或ALD (原子层淀积)形成。接着，在一个实施例中，以诸如掺杂多晶硅的传导材料填充沟槽 120，从而在沟槽120内形成一个电容器电极160。例示性地，电容器 电极160是通过在整个结构IOO顶部和沟槽120内淀积掺杂多晶硅材 料而形成的，然后通过CMP (化学机械抛光)步骤对其进行平整化 以去除沟槽120外的多余多晶硅。围绕沟槽120的基板110用作电容 器110 + 150 + 160 (其包括电容器介电层150和两个电容器电极110 及160)的另一电极。图1Hb和1Hc例示了沿图1Ha的结构100的线1Hb-lHb和1He-lHc的截面图。电容器110 + 150 + 160具有第一电容器电极160 和第二电容器电极110，其中第一电容器电极160和第二电容器电极 110通过电容器介电层150彼此电绝缘。在另选实施例中，在图1H所描迷的步骤之后，去除了四个SiGe 阻挡区140a、 140b、 140c和140d,得到了图II中的结构100。在一 个实施例中，通过基本上选择性地针对半导体基板110执行刻蚀工艺 来去除SiGe阻挡区40a、 H0b、 140c和140d。在一个实施例中，该选地，该刻蚀工艺是;如等离子刻蚀的干法刻蚀工艺:接着，在一个实施例中，沟槽120可用来利用与上面针对形成电 容器110 + 150 + 160所述的工艺相同的工艺来形成电容器(未示出)。 应当注意，刻蚀步骤144 (在图1H中)帮助扩展沟槽底部120B,得 到后来形成的电容器的更大电容。在以上描述中，为简便起见，参照图IA至图II，结构100仅包 括一个沟槽120。 一般来说，结构100可包括多个类似于图1A至图 II中所述的沟槽120的沟槽。更具体地，参照图lla，结构100例示性地包括四个沟槽(未示 出但类似于图1A至图II中所述的沟槽120)的四个沟槽底部100.1、 100.2、 100.3和100.4。在一个实施例中，可以利用以上在图1A至图 II中描述的制造工艺同时形成四个沟槽的四个沟槽底部100.1、100.2、 100.3和100.4。应当注意，在图lla中仅仅示出了四个沟槽的四个沟 槽底部100.1、 100.2、 100.3和100.4。 一般来说，结构100可以具有 N个沟槽的N个沟槽底部，其中，N为正整数。如图lla中所见，四个沟槽底部100.1、 100.2、 100.3和100.4中 的每一个在北、南、东和西方向上都有扩展空间，而没有与相邻沟槽 太接近。结果，通过在北、南、东和西方向上扩展四个沟槽底部100.1、 100.2、 100.3和100,4,刻蚀步骤144 (在图1H中)帮助扩展四个沟 槽底部100.1、 100.2、 100.3和100.4,而没有使它们与相邻沟槽底部 太接近。更具体地，在刻蚀步骤144期间，距离dl (沟槽底部100.1与100.2之间)、d2 (沟槽底部100.2与100.3之间)、d3 (沟槽底部 100.3与100.4之间)以及d4 (沟槽底部100.1与100.4之间)没有改变。图2A至图2C例示了根据本发明实施例形成半导体结构200的 第二制造方法。更具体地，在一个实施例中，第二制造方法开始于图 2A中的结构200。在一个实施例中，图2A中的结构200类似于图1F 中的结构100。例示性地，图2A中结构200的形成类似于图1F中结 构100的形成。应当注意，图2A中的结构200和图1F中的结构100 的类似区域除了用于指示图号的第一位之外具有相同的附图标号。例 如，SiGe层240 (图2A )与SiGe层140 (图1F )类似。接着，参照图2B,在一个实施例中，通过热氧化SiGe层240形 成氧化物层244。在一个实施例中，执行热氧化SiGe层240的步骤， 直到完全氧化SiGe层240在{110}侧壁面232Be、 232Bw、 232Bn和 232Bs上的SiGe区域。应当注意(i) SiGe层240在{100}侧壁面 232Bn-e、 232Bn-w、 232Bs-e和232Bs-w上比在{110}侧壁面232Be、 232Bw、 232Bn和232Bs上要厚(如图2A所示)，(ii)针对{110} 侧壁面232Be、 232Bw、 232Bn和232Bs上的SiGe区域的热氧化率比 4十对{100}侧壁面232Bn-e、 232Bn-w、 232Bs-e和232Bs-w上的SiGe 区域的热氧化率快。结果，{110}侧壁面232Be、 232Bw、 232Bn和232Bs 上的整个SiGe材料转变为氧化物材料244，而在四个{100}侧壁面 232Bn-e、232Bs-e、232Bs画w和232Bn-w上分别留下四个SiGe区240a、 240b、 240c和240d，如图2B所示。接着，在一个实施例中，通过利用刻蚀步骤去除SiGe氧化物层 244，得到图2C中的结构200。在一个实施例中，该刻蚀步骤执行为 利用含氢氟酸的刻蚀剂的湿法刻蚀步骤，该步骤去除氧化物层244， 并基本上选择性地针对四个SiGe区240a、 240b、 240c和240d以及 半导体基板210。应当注意，图2C的结构200类似于图1G的结构100。之后， 利用类似于图1H至图ll的步骤继续结构200的制造过程。尽管这里出于例示的目的描述了本发明的特定实施例，但是对于 本领域技术人员来说很多修改和变型都是显而易见的。因此，所附权 利要求旨在包含落在本发明真实宗旨和范围内的所有这种变型和修 改。为了避免起疑，说明书和权利要求书通篇所用的术语"包括"不 应被解释为"仅由…构成"的含义。
权利要求
1、一种半导体结构，该半导体结构包括(a)半导体基板；(b)所述半导体基板中的沟槽，其中，该沟槽包括侧壁，并且其中，该侧壁包括{100}侧壁面和{110}侧壁面；以及(c)阻挡区，其位于所述{100}侧壁面上而不在所述{110}侧壁面上。
2、 根据权利要求1所述的结构，进一步包括介电层，该介电层 位于所述沟槽的侧壁面上并且与所述阻挡区直接物理接触。
3、 根据权利要求2所迷的结构，其中，所述介电层包括氧化物材料。
4、 根据任一前述权利要求所述的结构，其中，所述半导体基板 包括硅。
5、 根据任一前述权利要求所述的结构，其中，所述阻挡区包括 硅和锗的混合物。
6、 根据任一前述权利要求所述的结构，其中，所述沟槽的水平 截面具有八角形状。
7、 一种半导体制造方法，该半导体制造方法包括 提供半导体结构，该半导体结构包括(a) 半导体基板，(b) 所述半导体基板中的沟槽，其中，该沟槽包括侧壁， 并且其中该侧壁包括{100}侧壁面和{110}侧壁面，以及(c) 阻挡层，其位于所述沟槽的所述{100}侧壁面和所述 {110}侧壁面上；并且，去除所述阻挡层在所述{110}侧壁面上的部分，而不去除所述阻 挡层在所述{100}侧壁面上的部分，使得所述{110}侧壁面曝露于周围 环境。
8、 根据权利要求7所述的方法，其中，所述提供半导体结构的 步骤包括提供所述半导体基板； 在所述半导体基板中形成沟槽；以及在所述沟槽的{100}侧壁面和{110}侧壁面上外延生长所述阻挡层。
9、 根据权利要求7或8所述的方法，在执行所述去除步骤之后 还包括基本上选择性地针对阻挡层在{100}侧壁面上的剩余部分刻蚀 在{110}侧壁面处的半导体基板。
10、 根据权利要求7、 8或9所述的方法，其中，所述半导体基 板包括硅。
11、 根据权利要求7至10中任一项所述的方法，其中，所述阻 挡层包括硅和锗的混合物。
12、 根据权利要求7至11中任一项所述的方法，其中，所述阻 挡层在沟槽的{100}侧壁面上比在{110}侧壁面上厚。
13、 根据权利要求7至12中任一项所迷的方法，其中，所述去 除阻挡层在{110}側壁面上的部分的步骤包括刻蚀阻挡层，直到{110} 侧壁面曝露于周围环境。
14、 根据权利要求7至13中任一项所述的方法，其中，所述去 除步骤包括将阻挡层在{110}侧壁面上的部分完全转变为氧化物，而不将阻 挡层在{100}侧壁面上的部分完全转变为氧化物；并且然后 完全去除所述阻挡层的被转变部分。
15、 根据权利要求14所述的方法，其中，所述将阻挡层在{110} 侧壁面上的部分完全转变为氧化物的步骤包括对阻挡层在{110}侧壁 面上的部分进行热氧化。
16、 根据权利要求7至15中任一项所述的方法，在所述去除阻 挡层在{110}侧壁面上的部分之后，还包括去除阻挡层在{100}侧壁面 上的剩余部分。
17、 一种半导体制造方法，该半导体制造方法包括 提供半导体结构，该半导体结构包括U)半导体基板，和(b)所述半导体基板中的第一沟槽；并且 沿第一方向但不沿不同于该第一方向的第二方向扩展所述第一沟槽。
18、 根据权利要求17所述的方法，其中，所述第一方向包括北、南、东和西方向，并且 其中，所述第二方向包括东北、西北、东南和西南方向。
19、 根据权利要求17或18所述的方法，其中，所述半导体结构还包括半导体基板中的第二沟槽、第三沟 槽、第四沟槽和第五沟槽，其中，所迷第二沟槽在所述第一沟槽的西北方向， 其中，所述第三沟槽在所述第一沟槽的东北方向， 其中，所述第四沟槽在所述第一沟槽的西南方向， 其中，所述第五沟槽在所述第一沟槽的东南方向， 其中，所述第一方向包括北、南、东和西方向，并且 其中，所述第二方向包括东北、西北、东南和西南方向。
20、 根据权利要求19所迷的方法，其中，所述提供半导体结构 的步骤包括提供所述半导体基板；以及在所述半导体基板中形成第一沟槽，其中，所述第一沟槽包括侧壁；并且其中，所述侧壁包括{100}侧壁面和{110}侧壁面。
21、 根据权利要求20所述的方法，其中，所述扩展第一沟槽的 步骤包括在所迷第一沟槽的侧壁上形成阻挡层；然后 去除所述阻挡层在所述{110}侧壁面上的部分，而不去除所述阻挡层在所述{100}侧壁面上的部分；并且然后基本上选择性地针对阻挡层在{100}侧壁面上的剩余部分刻蚀在 {110}侧壁面处的半导体基板。
22、 根据权利要求21所述的方法，其中，所述去除阻挡层在{110} 側壁面上的部分的步骤包括刻蚀阻挡层，直到{110}侧壁面曝露于周围 环境。
23、 根据权利要求22所述的方法，其中，所述刻蚀步骤包括湿 法刻蚀所述阻挡层，直到{110}侧壁面曝露于周围环境。
24、 根据权利要求21所述的方法，其中，所述去除阻挡层在{110} 侧壁面上的部分的步骤包括完全氧化阻挡层在{110}侧壁面上的部分，而不完全氧化阻挡层 在{100}侧壁面上的部分；并且然后完全去除由所述完全氧化得到的所述阻挡层的氧化部分。
25、 根据权利要求24所述的方法，其中，所述完全去除阻挡层 的氧化部分的步骤包括湿法刻蚀该层的氧化部分。
26、 一种半导体结构，该半导体结构包括(a) 半导体基板，该半导体基板包括第一半导体材料；(b) 所述半导体基板中的导电区；(c) 电容器介电层，该电容器介电层(i)夹在，(ii)直接物 理接触于，以及(iii)电绝缘于所述导电区和所述半导体基板；(d) 半导体阻挡区，该半导体阻挡区(i)夹在，和(ii)直接 物理接触于所述电容器介电层和所述半导体基板，其中，所述半导体 阻挡区包括不同于所述第 一半导体材料的第二半导体材料。
27、 根据权利要求26所述的结构，其中，所述半导体基板、导 电区以及电容器介电层形成电容器。
28、 根据权利要求26或27所迷的结构，其中，所述半导体基板和所述半导体阻挡区共用第一界面， 其中，所述半导体基板和所述电容器介电层共用第二界面， 其中，所述半导体基板在第一界面处具有第一结晶取向， 其中，所述半导体基板在第二界面处具有第二结晶取向，并且其中，所述第一结晶取向不同于所述第二结晶取向。
29、 根据权利要求26、 27或28所述的结构，其中，所述半导体 基板包括硅。
30、 根据权利要求26、 27、 28或29所迷的结构，其中，所述半 导体阻挡区包括硅和锗的混合物。
全文摘要
本发明提供了一种半导体制造方法，包括提供半导体结构的步骤。该半导体结构包括半导体基板和所述半导体基板中的沟槽。该沟槽包括侧壁，该侧壁包括{100}侧壁面和{110}侧壁面。所述半导体结构还包括阻挡层，其位于所述{100}侧壁面和所述{110}侧壁面上。该方法还包括以下步骤去除阻挡层在{110}侧壁面上的部分而不去除阻挡层在{100}侧壁面上的部分，从而使得{110}侧壁面曝露于周围环境。
文档编号H01L21/334GK101410988SQ200780010886
公开日2009年4月15日 申请日期2007年5月16日 优先权日2006年5月26日
发明者R·迪瓦卡鲁尼, 程慷果 申请人:国际商业机器公司