专利名称：应力层集成及其方法
技术领域：
本发明总体涉及半导体器件，特别涉及制造半导体器件的方法，
该器件具有双刻蚀停止层(ESL)应力层结构。
背景技术：
已经发现，在CMOS器件沟道层中应变的硅的薄层用于提高这些 器件的性能特征。沟道层中应变的存在使得该层中的个体硅原子比非 应力材料中的硅原子在晶格结构中彼此更远离或接近。更大或更小的 晶格间距导致了器件的电子能带结构中的变化，从而载流子(即电子 和空穴)在沟道层中具有更高的迁移率，因此导致在晶体管中更高的 电流和更快的电路速度。
在CMOS器件中，应变沟道层可以通过向器件施加局部的机械应 力来实现。可以通过沿着(即平行于)电流流动的方向或者正交于电 流流动的方向施加拉伸应力来提高电子迁移率以及由此的NMOS性 能。可以通过平行于电流流动的方向施加压縮应力，并且垂直于电流 流动的方向施加拉伸应力来提高空穴迁移率以及由此的PMOS性能。
接触刻蚀停止层(ESL)膜可以用来向NMOS或PMOS器件的沟 道层施加局部的机械应力，具体地是拉伸应力或压縮应力。因此，可 以通过提供拉伸刻蚀停止膜向NMOS沟道施加拉伸应力，并且可以通 过提供压縮刻蚀停止膜向PMOS沟道施加压縮应力。然而，为了最大 化CMOS器件的性能，需要避免向CMOS晶体管的两个区域提供拉伸 膜或者压縮膜，因为压縮膜会降低NMOS性能，而拉伸膜会降低PMOS 性能。因此在现有技术中发展了很多方法以分别地向CMOS晶体管的 NMOS和PMOS区域只提供拉伸膜和压縮膜。尽管那些方法潜在地提供了用于CMOS晶体管的增强的性能，但 实际上，最终的晶体管的性能常常变化很大。此外，通常用来制造这 些晶体管的方法经常产生大量无法接受的缺陷。因此在该领域中需要
一种制造CMOS晶体管的方法，以使得最终的晶体管的性能更一致，
从而减小缺陷的发生。在这里描述的方法和器件将满足这些以及其它 的需求。
图1示出了现有技术的工艺中制造双应力层结构的步骤； 图2示出了现有技术的工艺中制造双应力层结构的步骤； 图3示出了现有技术的工艺中制造双应力层结构的步骤； 图4示出了现有技术的工艺中制造双应力层结构的步骤； 图5示出了现有技术的工艺中制造双应力层结构的步骤； 图6示出了现有技术的工艺中制造双应力层结构的步骤； 图7示出了现有技术的工艺中制造双应力层结构的步骤； 图8示出了现有技术的工艺中制造双应力层结构的步骤； 图9示出了现有技术的工艺中制造双应力层结构的步骤； 图10示出了根据这里的教导在工艺的一个实施例中制造双应力 层结构的步骤；
图11示出了根据这里的教导在工艺的一个实施例中制造双应力 层结构的步骤；
图12示出了根据这里的教导在工艺的一个实施例中制造双应力 层结构的步骤；
图13示出了根据这里的教导在工艺的一个实施例中制造双应力 层结构的步骤；
图14示出了根据这里的教导在工艺的一个实施例中制造双应力 层结构的步骤；
图15示出了根据这里的教导在工艺的一个实施例中制造双应力 层结构的步骤；图16示出了根据这里的教导在工艺的一个实施例中制造双应力 层结构的步骤；
图17示出了根据这里的教导在工艺的一个实施例中制造双应力 层结构的步骤；
图18示出了根据这里的教导在工艺的一个实施例中制造双应力 层结构的步骤；以及
图19示出了根据图1-9中描述的工艺制造的CMOS晶体管中可能 出现的一些缺陷。
具体实施例方式
一方面，本发明提供制造半导体器件的方法。根据该方法，提供 衬底，该衬底上具有第一和第二栅极结构。在衬底之上形成第一应力 层，在第一应力层之上形成牺牲层。在牺牲层之上形成第二应力层。
另一方面，本发明提供制造半导体器件的方法。根据该方法，提 供衬底，该衬底上具有第一和第二栅极结构，其中第一栅极结构位于 器件的NMOS区域中，而第二栅极结构位于器件的PMOS区域中。在 衬底之上形成第一应力诱导层。然后对器件进行掩模，使得暴露第一 栅极结构并且覆盖第二栅极结构，并且通过第一刻蚀部分地刻蚀第一 应力诱导层，使得第一应力诱导层的一部分覆盖第一栅极结构。
在下面将详细的描述所述的本发明的这些以及其它方面。
不希望受理论的束缚，认为在CMOS器件中出现的器件性能方面 的缺陷和变化，部分地因为用来定义拉伸应力层膜和压缩应力层膜的 刻蚀工艺也部分刻蚀衬底上的金属硅化物区域(包括那些在源漏区之 上延伸，以及在栅电极之上延伸的)，从而刻到这些区域。类似的， 还认为这些刻蚀工艺能够导致一个或者两个应力层膜变薄，这修改了 它们施加到器件沟道区域的压縮应力或拉伸应力的量。现在发现，上述的问题可以通过提供制造CMOS晶体管的工艺来
解决，该工艺在用于定义拉伸应力层膜和压缩应力层膜的刻蚀加工期 间保护衬底以及这些膜。具体地，发现可以通过采用多步刻蚀替代通 常用于从衬底的不需要的部分移除膜的单步干法亥lj蚀来保护衬底(具 体地，在其上定义的金属硅化物区域)不被刻到。在多步刻蚀工艺中， 第一刻蚀可以用来移除膜的主体部分，而第二刻蚀(或者多个刻蚀) 可以用来移除所述膜的剩余部分。例如，第一刻蚀可以是具有高刻蚀
率的时控刻蚀(timed etch),而第二刻蚀可以是比第一刻蚀对衬底(和 对其上定义的金属硅化物区域)具有更高选择性的刻蚀。
还发现，通过在拉伸应力层膜和压縮应力层膜之间提供牺牲层(优 选地是氧化物层)可以防止拉伸应力层和/或压縮应力层膜变薄。然 后对于牺牲层具有合适的选择性的刻蚀可以用于移除应力层膜中的一 个而不刻蚀剩余膜或使剩余膜变薄。之后，可以用对于剩余的应力层 膜是选择性的合适的刻蚀来移除牺牲层。该方法允许在化学上类似或 者相同的同一 CMOS结构中拉伸和压縮应力层膜的选择性刻蚀而不发 生变薄或者刻蚀。
在附图1-9中描述的现有技术的工艺的内容中可以了解本发明这 里公开的方法，附图1-9示出了制造具有双刻蚀停止层应力层集成的 MOSFET器件的工艺。为了示出的简单和清楚在某些方面简化了这些 附图。因此，例如，虽然没有表示在图中，应该了解到在半导体器件 中NMOS和PMOS区域典型地是通过一个或者更多沟槽隔离结构彼此 隔离的。
如图1中所示，提供结构101，其包括衬底103，在衬底上分别对 应于CMOS器件中的PMOS和NMOS区域定义第一栅极结构105和第 二栅极结构107 。栅极结构105、 107中的每个包括栅电极109和邻近 的间隔物结构111。硅化物层113设置在栅电极109以及邻近栅电极 109的衬底103的部分上。现在参考图2，拉伸应力层115沉积在所述结构之上。拉伸应力 层115优选地沉积为共形层。
如图3中所示，然后使第一层光致抗蚀剂117沉积在所述结构之 上，并且被图案化，从而暴露所述结构的包含第--栅极结构105的区 域，并且掩模所述结构的包含第二栅极结构107的区域。然后，如图4 中所示，用干法刻蚀从器件中移除拉伸应力层115的暴露部分。然后 如图5中所示，剥离第一层光致抗蚀剂117，之后如图6中所示，共形 的压縮应力层119沉积在所述结构之上。
现在参考图7，第二层光致抗蚀剂121被沉积并图案化，从而暴 露所述结构的包含第二栅极结构107的区域，并且掩模所述结构的包 含第一栅极结构105的区域。如图8中所示，然后用合适的浸蚀剂从 暴露区域移除压縮应力层119。然后剥离第二层光致抗蚀剂121从而形 成如图9中所示的结构。
前述的工艺具有一些值得注意的问题。具体地，其依赖干法刻蚀 来移除拉伸应力层115的在器件的PMOS区域中的第一栅极结构105 (参见图4)之上延伸的部分。该刻蚀常常导致刻到下面的金属硅化物 113，并因此降低器件的电气性能。
此外，该工艺依赖刻蚀来移除压縮应力层119的在器件的NMOS 区域中的第二栅极结构107之上延伸的部分(参见图7-8)。在很多情 况下，压缩和拉伸应力层在化学上是类似或者相同的(例如，两者都 可以包括SiN层，所述SiN层被不同地处理以形成本质上的拉伸或者 压縮)。因此，两者之间的干法刻蚀的选择性通常很差。因而该刻蚀 工艺会导致晶体管的NMOS区域中的拉伸应力层]15变薄。作为增加 的复杂性，变薄的程度可能在某种程度上不可预测并且难于控制。因 此，该工艺导致最终的晶体管的NMOS沟道区域中的拉伸应力的变化，并且因此导致这些器件的电气性能上的不想要的变化。而且，该接触 刻蚀停止层的厚度上的变化还能够导致缺陷的增加，并且因此导致电 路产率问题。
通过图10-18中描述的工艺可以克服上而提到的问题。参考图10， 工艺开始采用与图1中描述的结构相似的结构201。该结构包括半导体 衬底203，在半岛体衬底之上分别对应CMOS晶体管的PMOS禾口 NMOS 区域定义第一栅极结构205和第二栅极结构207。栅极结构205、 207 中的每个包括栅电极209和邻近的间隔物结构211。金属硅化物层213 设置在栅电极209上以及衬底203的邻近于栅电极209的部分上。
现在参考图ll，拉伸应力层2]5沉积在所述结构之上。拉伸应力 层215优选地沉积为共形层。然后如图12中所示，氧化物层216沉积 在拉伸应力层215之上。
现在参考图13，第一层光致抗蚀剂217沉积在所述结构之上并被 图案化，从而暴露所述结构的包含第一栅极结构205的区域，并且掩 模所述结构的包含第二栅极结构207的区域。然后在如图14中所示的 器件的暴露的部分中蚀刻氧化物层216和部分拉伸应力层215。优选的 地，等离子体刻蚀用于移除氧化物层216和拉伸应力层215的主体部 分。可以用时控刻蚀(timed etch)或者终点检测刻蚀(endpoint detection etch)。
接下来如图15中所示，第一层光致抗蚀剂217被剥离，并且使用 氧化物层216作为硬掩模，利用另外的(湿法或千法)刻蚀移除拉伸 应力层215的剩余的部分。在该工艺的某些变化中，可以在剥离第一 层光致抗蚀剂217前进行刻蚀。值得注意的是，可以使用与用来移除 拉伸应力层215的主体部分的干法刻蚀相比，对氧化物硬掩模层216 和金属硅化物213都有更高选择性的刻蚀(干法或湿法)。在另一实 施例中，采用了不只两个步骤的多步刻蚀，以更好地控制所有材料的移除。
现在参考图16，共形的压缩应力层219沉积在所述结构之上。然
后第二层光致抗蚀剂221沉积在如图17中所示的所述结构之上并且被 图案化，以使得暴露所述结构的包含第二栅极结构207的区域，并且 掩模所述结构的包含第一栅极结构205的区域。如图18中所示，然后 使用氧化物层216作为刻蚀停止，用合适的浸蚀剂移除压縮应力层219 的暴露的部分，然后剥离第二层光致抗蚀剂221。
在所示的步骤之外外对图10-18中描述的步骤能够做出很多的变 化和修改。例如，不先沉积拉伸应力层，而是能够先沉积压縮应力层。 这可以通过以下步骤实现例如，将图10-1S中描述的步骤修改为使得 层215为压縮应力层，而层219为拉伸应力层，并使得第一栅极结构 205和第二栅极结构207分别对应CMOS晶体管的NMOS和PMOS区 域。
图10-18中描述的工艺相对于图l-9在描述的现有技术工艺具有很 多优点。这些优点可以结合图19来了解。与图18的结构相比，反映 了如图1-9中描述的现有技术的工艺中出现的一些缺陷。具体地，如前 面提到的，在图1-9中描述的现有技术工艺中使用的干法刻蚀能够导致 刻到金属硅化物层213 (这种刻被描述为在图19中的区域231),并 且导致器件的电气性能的降低。相反，在图10-18中描述的工艺中，拉 伸应力层215在两步中被刻蚀。在第一步中，优选地用时控或终点干 法刻蚀，可以移除拉伸应力层215的主体部分。然后用合适的刻蚀， 干法或者湿法刻蚀，移除拉伸应力层215的剩余部分，该刻蚀对于金 属硅化物213具有高选择性。因此避免了刻到金属硅化物213。
此外，图10-18的工艺利用了设置在拉伸应力层215和压縮应力 层219之间的氧化物层216。在随后从器件的NMOS区域移除压縮应 力层219的过程中，该氧化物层216用作硬掩模或者刻蚀停止层，这压縮应力层219的变薄(为了示 出的目的，变薄的效果在图19中被某种程度上放大了)。因此，图10-1S 中描述的工艺允许使用化学上相似或者相同的材料来在CMOS晶体管 中适合的区域中诱导拉伸应力和压缩应力，而在从器件的PMOS区域 移除压縮应力层219的过程中不会使拉伸应力层215变薄。
这里描述的方法和器件中在应力层中使用的材料可以可包括耐火 的绝缘材料或者具有选择性刻蚀和物理性质的材料。例如，这样的材 料以包括氮化硅(例如Si3N4或SixNy)和/或氮氧化硅(例如SixONy)。 可以用传统的方式生长或者席状沉积(blanket deposit)这些材料，诸 如化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)或 者物理气相沉积(PVD)。能够制造具有控制得很好的厚度的膜。
这里描述的应力层膜的物理性质，包括这些膜施加的应力的类型 和大小，可以通过形成所述膜的工艺参数的适当操作来进行选择。所 述参数包括，例如，沉积压力、等离子体功率(power)、工艺化学以 及晶片与电极之间的间隔。通过示例，使用以下的CVD参数可以实现 表现出约大于1000MPa的拉伸应力的拉伸膜大约350-50(TC的温度， 大约l-10Torr的压力，晶片到电极的间隔为L0-1.3cm，诸如硅烷、氨 气的工艺气体与诸如氮气、氦气和氩气的惰性气体的组合，以及范围 在约0.05-0.32瓦每平方厘米(W/cm2)的总RF功率密度。类似的，通 过以下的CVD参数可以实现表现出大小大约为大于-2000MPa的压縮 应力的压缩膜大约350-50(TC的温度，大约1-10Toit的压力，晶片到 电极的间隔为大约0.05-1.lcm，诸如硅烷、氨气的工艺气体与诸如氮气、 氦气和氩气的惰性气体的组合，以及范围在约0.05-0.8W/ci^中的总RF 功率密度。
各种湿法和干法刻蚀可在这里所述的工艺中使用来从器件的 NMOS区域中移除拉伸应力层的剩余的部分。能够通过使用标准的刻 蚀工艺来实现ESL膜的干法刻蚀，该工艺可以使用单独的或者与其它气体组合的包含卤素的气体，其可包括载气。气体的选择依赖于所要 求的选择性的类型。最初，多步刻蚀工艺的典型的更具有侵蚀性的刻 蚀(参见例如图14中描述的刻蚀)，典型的浸蚀剂气体包括，但不限
于CF4、 CHF3、 CH3F、 SF6和NF3。第二步，多步刻蚀工艺中的典型 的具有更少的侵蚀性的刻蚀(参见例如图15中描述的刻蚀)，选择的 气体可以包括，但是不限于CH2F2、 C4F8、 C4F6、 CO、化和Ar。合 适的湿法浸蚀剂包括，但不限于稀释的HF水溶液，其中HF:H20浓 度大约为1:50到1:1000。
如上所述为本发明的详细说明，但不意在限制本发明。应该注意 在不脱离本发明的范围的情况下，可以对上述的实施例进行各种增加， 替换和修改。因此，本发明的范围应参考权利耍求来解释。
权利要求
1. 一种制造半导体器件的方法，包括提供衬底，该衬底上具有第一和第二栅极结构；在所述衬底之上形成第一应力层；在所述第一应力层之上形成牺牲层；以及在所述牺牲层之上形成第二应力层。
2. 如权利要求l所述的方法，其中所述第二应力层设置在所述第 一应力层之上。
3. 如权利要求1所述的方法，其中所述半导体器件是CMOS晶体管。
4. 如权利要求3所述的方法，其中所述第一栅极结构位于所述晶 体管的PMOS区域中，并且其中所述第二栅极结构位于所述晶体管的 NMOS区域中。
5. 如权利要求4所述的方法，其中所述第一应力层在所述第二栅 极结构之上延伸，并且其中所述第二应力层在所述第一栅极结构之上 延伸。
6. 如权利要求4所述的方法，其中从所述PMOS区域选择性地移 除所述第一应力层，并且其中从所述NMOS区域选择性地移除第二应 力层。
7. 如权利要求6所述的方法，其中从所述NMOS区域通过刻蚀选 择性地移除所述第二应力层，并且其中在所述刻蚀过程中将所述牺牲 层用作刻蚀停止层。
8. 如权利要求4所述的方法，其中，当听述第一应力层形成时， 其在所述第 一 和第二栅极结构之上延伸。
9. 如权利要求8所述的方法，进一步包括形成第一掩模，使得暴露所述第一应力层的在所述第一栅极结构 之上延伸的部分，并覆盖所述第一应力层的在所述第二栅极结构之上 延伸的部分；以及通过第一刻蚀来部分地刻蚀所述第一应力层的暴露的部分，使得 所述第一应力层的剩余的暴露的部分在所述第一栅极结构之上延伸。
10. 如权利要求9所述的方法，进一步包括通过不同于第一刻蚀的第二刻蚀来移除所述第一应力层的剩余的 暴露的部分。
11. 如权利要求io所述的方法，其中在所述第二刻蚀前移除所述第一掩模。
12. 如权利要求IO所述的方法，其中在所述第二刻蚀后移除所述 第一掩模。
13. 如权利要求10所述的方法，其中所述第二刻蚀使用从由 CH2F2、 C4F8、 C4F6、 CO、 N2和Ar组成的组中选择的气体。
14. 如权利要求IO所述的方法，其中所述第二刻蚀是HF水溶液 刻蚀。
15. 如权利要求IO所述的方法，进一步包括 移除所述第一掩模；以及形成所述第二应力层，使得该第二应力层在所述第一和第二栅极 结构之上延伸。
16. 如权利要求15所述的方法，进一步包括形成第二掩模，使得暴露所述第二应力层的在所述第二栅极结构 之上延伸部分，并且覆盖所述第二应力层的在所述第一栅极结构之上 延伸的部分；以及移除所述第二应力层的暴露的部分。
17. 如权利要求1所述的方法，其中所述第一应力层向所述衬底施加拉伸应力，并且其中所述第二应力层向所述衬底施加压缩应力。
18. 如权利要求1所述的方法，其中所述第一和第二应力层包括氮化硅。
19. 如权利要求1所述的方法，其中所述第二应力层向所述衬底 施加拉伸应力，其中所述第一应力层向所述衬底施加压縮应力。
20. —种制造半导体器件的方法，包括提供衬底，该衬底上具有第一和第二栅极结构，其中所述第一栅极结构位于所述器件的NMOS区域中，并且其中所述第二栅极结构位 于所述器件的PMOS区域中；在所述衬底之上形成第一层应力诱导材料；对所述器件进行掩模，使得暴露所述第一栅极结构并且覆盖所述 第二栅极结构；以及通过第一刻蚀，部分地刻蚀所述第一层应力诱导材料，使得所述 第一层的一部分覆盖所述第一栅极结构。
全文摘要
提供了一种制造半导体器件的方法，根据该方法，提供衬底(203)，在该衬底(203)之上具有第一栅极结构(205)和第二栅极结构(207)。在所述衬底之上形成第一应力层(215)，并且在所述第一应力层之上形成牺牲层(216)。在所述牺牲层之上形成第二应力层(219)。
文档编号H01L21/8238GK101427364SQ200780014258
公开日2009年5月6日 申请日期2007年3月7日 优先权日2006年4月21日
发明者保罗·A·格吕多斯基, 约翰·J·哈肯贝格, 达尔恩·V·格德克 申请人:飞思卡尔半导体公司