专利名称：：用于等离子处理系统的最小化掩模的底切及刻痕的方法用于等离子处理系统的最小化掩^f莫的底切及刻痕的方法
背景技术：
：等离子处理的发展对半导体工业的增长做好了准备。利用等离子处理系统，基片可变为各种器件，如孩i才几电系统(MEMS)器件。可在一系列操作中处理基片，其中材料被沉积在基片表面并选才奪性地从基片表面上预先确定的区域移除(蚀刻)以在其上形成沟槽、过孔以及其它特4正。考虑这样的情况，例如，其中硅基片具有绝缘层，且硅层用氟基气体如SF6、NF3和/或CF4蚀刻。该硅层可具有限定可用于蚀刻的区域掩模(如硬掩模或抗蚀剂掩模)。沟槽可在垂直蚀刻期间在未被该掩模覆盖的硅层区域内形成。当该硅层被蚀刻时，横向蚀刻可能无意中发生在该沟槽的侧壁的两边，导致形成一个或多个掩模底切。如此处所讨论的，掩模底切指的是当在沟槽、孔等的侧壁在掩模下面被底切时发生的情况。当到达绝缘层时，前面提到的蚀刻往往慢下来。本领域技术人员知道，氟基气体是效果较差的绝缘层蚀刻剂，绝缘层可为由有才几和/或无才几材并+形成的电介质。因此，当该氟基蚀刻剂到达该绝缘层时，更深的横向蚀刻可发生在该绝缘层与该硅层的交叉部分，导致在该底部沟槽的侧壁形成刻痕。如此处所讨i仑的，刻痕指的是靠近或位于该绝缘层的硅层壁内的底切。[4]为便于讨论，图l显示具有掩模底切及刻痕的硅基片的示例。基片IOO可包含石圭基底层(siliconbaselayer)102。绝缘层104布置在石圭层106下方，石圭层可布置在掩一莫层108的下方。为了蚀刻石圭层106,可使用氟基气体以形成沟槽110。当硅层106^皮蚀刻时，横向蚀刻可发生在沟槽110的侧壁112及114,导致掩模底切116及118。掩模底切及刻痕是不希望发生的，因为掩模底切及刻痕均可导致最终产品(如微机电系统(MEMS)设备)的不可靠性或产量损失。一些制造商试图通过增加该掩模的尺寸来控制掩模底切的影响。通过凭经验确定掩模底切的尺寸，制造商可能会通过提高该掩模的尺寸来补偿该掩模底切，获得更优质器件。然而，较大的掩模通常导致从基片形成的器件较少，因此增加了成本。其它制造商试图通过采用低频率等离子系统来控制掩模底切和刻痕。尽管，掩才莫底切和刻痕在高频率等离子处理系统和低频率等离子处理系统中都会发生，但是本领域技术人员明白，在高频率等离子系统中，横向蚀刻分量(component)可能更难以控制，导致更多和/或更深的掩才莫底切及刻痕。在某些示例中，如果刻痕底切太多石圭层，可能会危及其它器件特征。在一个示例中，刻痕124及126连在一起形成贯穿(breakthrough)128，其可导致有缺陷的器件。因此，有些制造商牺牲了用高频率等离子系统如较快的蚀刻器这样的优点，通过恢复到低频率等离子系统，获得对该横向蚀刻分量的控制。[8]由于硅半导体工业是高度竟争的市场，制造商正在寻求更可行的解决方案来解决该掩才莫底切及刻痕问题。
发明内容在一个实施例中，本发明涉及在等离子处理室中用于蚀刻其上具有石圭层的基片的方法。该等离子处理室具有底电才及以及基片在蚀刻期间设置在该底电才及上。该方法包括^5M亍主蚀刻步骤。该方法还包括当到达该硅层内的预先确定的蚀刻深度时，终止该主蚀刻步骤。该预先确定的蚀刻深度为该石圭层厚度的至少70%。该方法进一步包括执行过蚀刻步骤。该过蚀刻步骤包括第一工艺步骤、第二工艺步骤以及第三工艺步骤。该第一工艺步骤采用第一工艺制法。该第二工艺步骤采用第二工艺制法。该第三工艺步骤采用第三工艺制法。该第一工艺制法配置为使用施加至该底电极的第一底部偏压水平来执行。该第二工艺制法配置为用施加至该底电极的高于该第一底部偏压水平的第二底部偏压水平来^丸^f于。该第三工艺制法配置为用施加至该底电极的低于该第二底部偏压水平的第三底部偏压水平来执4于。该第一工艺步艰"该第二工艺步骤以及该第三工艺步骤交替执4亍多次。该方法又还包括在该珪层蚀刻穿后终止该过蚀刻步骤。在另一实施例中，本发明涉及在等离子处理室中用于蚀刻其上具有硅层的基片的方法。该等离子处理室具有底电极，且该基片在蚀刻期间设置在该底电极上。该方法包括执行主蚀刻步骤。该方法还包括当到达该硅层内预先确定的蚀刻深度时，终止该主蚀刻步骤。该预先确定的蚀刻深度为该石圭层厚度的至少70%。该方法进一步包括执行过蚀刻步骤。该过蚀刻步骤包括第一工艺步骤、第二工艺步骤以及第三工艺步骤。该第一工艺步骤采用第一工艺制法。该第二工艺步骤采用第二工艺制法。该第三工艺步骤采用第三工艺制法。该第二工艺制法配置为比该第一工艺制法或该第三工艺制法从该硅层去除更多的硅材料。该第一工艺步骤、该第二工艺步骤以及该第三工艺步骤交替才丸^亍多次。该方法又还包^舌在该石圭层^皮蚀刻穿后终止该过蚀刻步骤。本发明的这些以及其它特征将在下文的具体实施方式部分结合所附附图进行更加详细的描述。在附图中，本发明作为示例而非限定来描述，其中相似的标号指的是相似的元件，其中图1显示具有掩模底切以及刻痕的硅基片示例；图2显示，在一个实施例中，用于关键尺寸控制工艺(CDCP)的简单流程图解步骤。图3显示，在一个实施例中，在等离子处理系统内处理之前的硅基片示例的简图。图4显示，在一个实施例中，在主蚀刻步骤期间的硅基片。图5显示，在一个实施例中，具有聚合物形成气体混合物层的硅基片。图6显示，在一个实施例中，第二蚀刻子步骤之后的硅基片。[19]图7显示，在一个实施例中，具有氧基气体混合物层的硅基片。ii[20]图8A显示，在一个实施例中，CDCP之后，掩模底切及刻痕显著减少的硅基片。图8B显示，在一个实施例中，CDCP之后，该掩才莫底切及刻痕显著消除的硅基片。具体实施例方式参考在所附附图中描述的一些实施例，本发明将被详细描述。在下面的描述中，为了才是供对本发明的书刀底理解，阐述了许多具体的细节。然而，显然，对本4页i或才支术人员而言，不采用某些或全部这些具体细节，本发明仍可实施。在有的情况下，为了不4吏本发明不必要地才莫糊不清，没有对熟知的工艺步骤和/或结构进行详细描述。下文对各种不同的实施例进行了详细的描述，包括方法和技术。应当牢记本发明也可涵盖包括计算机可读介质的制造品，在介质上存储有用于执行发明技术实施例的计算机可读操作指南。该计算机可读介质可包括例如半导体、磁、光磁、光、或其它形式的用于储存计算机可读代码的计算机可读介质。进而，本发明也可涵盖用于实施本发明实施例的装置。这样的装置可包括专用的和/或可编程的电路，以执行与本发明实施例有关的任务。这样的装置的示例包括多种用途的计算才几和/或适当编程的专用计算装置，且可包括计算机/计算装置与适用于与本发明实施例有关的各种不同任务的专用的/可编程的电路的组合。依据本发明实施例，提供用于在等离子处理系统中处理基片以形成半导体器件的方法。本发明实施例涉及关键尺寸控制工艺(CDCP)，其中可#:作该蚀刻工艺以大大减少该^黄向蚀刻分量，导致掩模底切及刻痕的减少。[25]在本文件中，讨论用高频率等离子系统的各种不同的实现。然而，本发明，并不限定于高频率等离子系统，可在其它等离子系统，包括低频率等离子系统中采用。如此处所讨论的，高频率指的是底部RF频率13.56兆赫兹或更高。也如此处所讨i仑的，低频率指的是底部RF频率低于13.56兆赫兹，更优选地大约50千赫至约900千赫。同样在本文件中，使用沟槽作为可蚀刻在基片上的一种图案的示例来讨i仑各种不同的讨i仑。然而，本发明并不限定为沟槽，可被用于蚀刻其它基片图案，包括过孔。本发明的实施例包括蚀刻硅层中的两个等离子工艺步骤，主蚀刻步骤以及过蚀刻步骤。在该主蚀刻步骤，该石圭层可以相对快的蚀刻速度蚀刻。通过快速蚀刻，可能发生在该石圭层的内壁的底切的量会显著减少。进而，从较快的蚀刻速度可获得更加一致的蚀刻。该主蚀刻步骤可包括多个中间子步骤。在一个实施例中，该主蚀刻步骤可包括交替的第一沉积子步骤和第一蚀刻子步骤。在第一沉积子步骤中，可4吏用聚合物形成气体，由此导致该侧壁以及该水平表面的钝化。在该第一蚀刻子步骤，可使用氟基气体蚀刻该硅层。该第一沉积及第一蚀刻子步骤可交替，其中该第一蚀刻子步骤的去除速率大于该第一沉积步骤的《屯化速率。—旦达到临界点(如，在一个实施例中，大约剩余10%的硅层)，可通过从该主蚀刻步骤转换至该过蚀刻步骤而以较低的速率执4亍该蚀刻。在一个实施例中，该过蚀刻步骤可包4舌三个子步骤第二沉积子步骤、第二蚀刻子步骤、以及第三沉积子步-骤。在该第二沉积子步骤，可采用聚合物形成气体混合物在第一底部偏压水平沉积聚合物持续预定时限。4妄着批J于第二蚀刻子步13骤，由此导致该石圭层在第二4交高的底部偏压水平蚀刻预定时限。在一个实施例中，用于该第二蚀刻子步骤的该气体混合物可为^f壬何蚀刻剂，然而，优选氟基气体混合物。一旦该第二蚀刻子步骤结束，可才丸行该第三沉积子步骤。在该第三沉积子步骤，可采用氧基气体混合物以第三底部偏压水平好持续预定时限来氧化该硅并在该硅层上形成薄的SiOx。该三个子步骤可交替进行，其中该第二蚀刻子步骤的底部偏压水平大于该第二沉积子步骤的底部偏压水平。在
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中，该第二蚀刻子步骤与该第三沉积子步骤可结合。然而，通过将该蚀刻和该氧化步骤分开，可对该横向蚀刻分量提供更好的控制。参考随后的附图及讨论，可更好地理解本发明实施例的特征和优点。图2显示，在一个实施例中，用于关4建尺寸控制工艺(CDCP)的步骤的简单流程图解步骤。图2与图3、4、5、6、7、8A及8B相关进行讨论。可用CDCP蚀刻基片的硅层。该基片可设置在等离子处理室的底电极上方。在第一步骤202，提供具有硅层的基片。该石圭层可设置在绝缘层上方。在一个实施例中，该CDCP可包括两步骤工艺主蚀刻步骤及过蚀刻步骤。图3显示，在一个实施例中，在等离子处理系统内处理之前的硅基片示例的筒图，如可从加利福尼亚州弗里蒙特的Lam研究公司得到的LAM9400DS正tm系统。硅基片300可包括石圭基底层302、绝缘层304、硅层306以及掩模308。在一个实施例中，掩模308可包括但不限于硬质掩模及抗蚀剂掩模。硅层306(如多晶硅、外延硅及单晶)视器件需要可为不同的厚度。可蚀刻形成在绝缘层304上方的硅层306上的该沟槽，以在硅基片302上方形成器件结构。绝缘层3(M可为由有4几和/或无机材料形成的电介质。绝缘层304也可用来防止对基片基底层302的不希望的蚀刻。[33]再来参考图2，在下一步骤204,蚀刻硅层可开始于主蚀刻步骤。在一个实施例中，主蚀刻步骤204可包括蚀刻硅层306至近似绝缘层304的深度。同样，主蚀刻步骤204可包括在硅层306的相当大部分上执行大体垂直蚀刻的第一工艺制法。由于该硅材料的厚度一般是已知的，引发CDCP过蚀刻步骤的临界点可发生在按照经验确定的深度。可i人为发生在主蚀刻步艰《204的蚀刻是可以比该过蚀刻步骤的总计蚀刻速率更快的总计速率蚀刻石圭层306,因此减少掩模底切及刻痕。当以较快的速率蚀刻更大百分比的硅层306,可以得到更快并且更一致的蚀刻工艺。在一个实施例中，试-验结果显示，可应用快速蚀刻速率至该石圭层的约70-95%的<尤选范围，80-92%的更优选范围，且优选约90%。图4显示，在一个实施例中，主蚀刻步骤204期间的基片。主蚀刻步骤204可包括任何数量的中间子步骤。在一个实施例中，主蚀刻步骤204可为交替的第一沉积子步骤和第一蚀刻子步骤。在一个实施例中，该第一沉积子步艰A期间采用的气体混合物可不同于该第一蚀刻子步骤期间采用的气体混合物。在该第一沉积子步骤，可使用聚合物形成气体，使得沟槽408的侧壁402及404钝化。在该第一蚀刻子步骤，可使用氟基气体。考虑例如硅层可被蚀刻的情况。在该第一沉积子步-骤，部分侧壁(402及404)以及水平面406可用聚合物形成气体如QF8钝化。该第一蚀刻子步骤期间，可发生硅层的垂直蚀刻。优选地，可釆用氟基气体如SF6作为蚀刻剂。这两个子步骤可交替，其中该第一蚀刻子步骤的去除速率大于该第一沉积子步骤的钝化速率，直到到达该临界点(如大约剩余10%%的硅层，在一个实施例中)。在一个实施例中，该主蚀刻步骤期间可^f吏用多于一个的工艺制法。该主蚀刻步骤期间对多个工艺制法的需求可取决于待形成的器件的要求。表l:主蚀刻步骤参数举例参数第一沉积子步骤期间第一蚀刻子步骤期间顶部功率(TopPower)綱W至5000W100W至5000W底部偏压1V至2000V1V至2000V室压5毫托至200毫托5毫托至200毫托气体混合物C4F8SF6尽管参数范围可发生变化，取决于使用的器件类型以及所^使用的等离子处理系统，然而上述表l显示用于高频率等离子系统的该第一沉积子步艰《以及该第一蚀刻子步艰《的某些参lt的示例。在一个实施例中，该主蚀刻步-骤可包4舌多于一个的工艺制法。在一个示例中，该第一蚀刻子步骤采用的工艺制法可不同于该第一沉积子步骤所采用的工艺制法。请注意用于该主蚀刻步骤的工艺制法可取决于基片类型以及使用的等离子处理系统。在一个示例中，该第一蚀刻子步骤和/或该第一沉积子步-骤的工艺制法的顶部功率可为介于约100W至约5000W，优选范围可为大约400W至大约3000W。本领域技术人员应知道，顶部功率通常用做产生等离子的功率源(powersource)。同样地，该第一蚀刻子步骤和/或该第一沉积子步骤的工艺制法可包括底部偏压水平的范围，其可被用来控制离子。施加至该底电极的底部偏压水平可在约1V至约2000V之间选择。在一些实施例中，低频率等离子系统内的优选范围可加倍。至于室压，该第一蚀刻子步骤和/或该第一沉积子步骤的工艺制法可包括介于约5毫托至约200毫托的室压范围。优选地，室压可为至少50毫4乇。进而，尽管可〗吏用不同类型的气体作为蚀刻剂，优选氟基气体混合物。—旦到达临界点，CDCP的过蚀刻步骤期间采用的不同工艺制法，再参考图2，在下一步-骤206，蚀刻石圭层可利用过蚀刻步骤继续。在一个实施例中，可使用过蚀刻处理以限制可能发生的横向蚀刻。在一个实施例中，过蚀刻步骤206可包括三个子步骤第二沉积子步骤208、第二蚀刻子步骤210以及第三沉积子步骤212。在下一子步骤208,第二沉积子步骤可包括用聚合物形成气体混合物在第一底部偏压水平持续预定时段沉积聚合物。图5显示，在一个实施例中，具有沉积的聚合物层的硅基片300。不使用第二沉积子步骤，继续蚀刻靠近或在绝缘层304的石圭层306可导致一黄向蚀刻，从而发生刻痕502及504和掩模底切506及508。为了限制可能发生的一黄向蚀刻，釆用第二沉积子步骤。该第二沉积子步骤期间，可采用聚合物形成气体混合物(如QFs)在硅层306的顶部及沟槽408内沉积聚合物。该子步骤可<吏4寻该石圭层在该蚀刻继续进4亍之前重建。硅层306可通过沉积聚合物至沟槽408来重建并在沟槽408建立新的侧壁。在一个实施例中，侧壁510及512可位于乂人掩才莫边缘514及516向内的一定3巨离，乂人而产生不希望的掩才莫底切506及508。用该第二沉积子步骤，可重建侧壁510及512，形成新的侧壁520及522,其可非常靠近掩模边缘514及516,因此，降低掩模底切506及508的尺寸。另外，该第二沉积子步骤也可导致水平面524重建。在下一步骤210，第二蚀刻子步骤可包括在第二较高的底部偏压水平持续预定时段蚀刻该硅层。尽管可使用不同类型的气体作为蚀刻剂，氟基气体(如SF6)可为比其它气体混合物(如氯基气体)更加优选的用于蚀刻石圭层的蚀刻剂。图6显示，在一个实施例中，该第二蚀刻子步骤之后的硅基片300。可蚀刻硅层306以形成具有新的侧壁602及604的沟槽408。归因于可能发生的横向蚀刻，会在才妄近掩4莫边乡彖514及516的侧壁602及604形成掩才莫底切606及608。在一个实施例中，侧壁602及604比侧壁510及512更加靠近掩模边缘514及516。在另外的实施例中，侧壁602及604比侧壁520及522更加远离掩模边缘514及516。横向蚀刻也可导致形成刻痕610及612。在一个实施例中，该第二蚀刻子步骤可导至丈部分绝乡彖层30杉皮蚀刻以形成7K平面614。在下一子步骤212,第三沉积子步骤可包括在较低的第三底部偏压水平4喿作预定时革殳的氧化步骤。在该第三沉积子步骤，可采用氧基气体如02来钝化该硅侧壁并重建硅层306的该水平面。图7显示，在一个实施例中，具有氧基气体混合物的硅基片300。该第三沉积子步骤期间，可采用氧基气体混合物如02以氧化该石圭且形成薄的SiOx水平层706。通过形成SiOx水平层706,该第三沉积子步骤可重建至少部分石圭层306,这可减少该掩才莫底切及该刻痕。通过沉积氧基气体混合物至沟槽408内，硅层306可被重建，这可在沟槽408内建立新的侧壁。在一个示例中，侧壁602及604可净皮重建以形成新的侧壁702及704,其可靠近掩冲莫边缘514及516，因此，P争低掩才莫底切606及608的尺寸。另外，该第三沉积子步骤也可使得水平面614被重建为新的SiOx水平层706。表2:过蚀刻步骤参凄t的示例<table>tableseeoriginaldocumentpage18</column></row><table>[41]尽管参数范围可发生变化，取决于器件的类型以及所用的等离子处理系统，然而上表2显示在高频率等离子系统中该第二沉积子步骤、该第二蚀刻子步骤、以及该第三沉积子步骤的一些参数示例。在一个实施例中，该过蚀刻步骤可包4舌多于一个工艺制法。在一个示例中，该第二沉积子步骤的工艺制法可不同于该第二蚀刻子步^^的工艺制法以及该第三沉积子步骤的工艺制法。类似于该主蚀刻步骤的工艺制法，该过蚀刻步骤的工艺制法可取决于基片类型以及所需的器4牛。该过蚀刻步骤的工艺制法可包^:顶部功率及室压，其可类似于主蚀刻步骤。同辨J也，该过蚀刻步-骤的工艺制法的顶部功率可穂、定。在一个实施例中，顶部功率的4尤选范围可耳又决于该蚀刻速率而变化。如果需要快速蚀刻速率，顶部功率的优选范围可为约800W至约3000W。如果在较低的速率下执行蚀刻，那么顶部功率的优选范围可为约200W至约1000W。然而，该过蚀刻步骤的工艺制法的底部偏压以及气体混合物可发生变化，耳又决于这些子步骤。通过控制该过蚀刻步骤的每个子步骤的该气体混合物和/或可施加至该底电4及的该底部偏压水平，可控制该4黄向蚀刻分量，因此，在该石圭层的处理期间，可大大减少或消除掩才莫底切和/或刻痕。在每个交替的过蚀刻子步骤期间，可使用不同的气体混合物。不4又在这些过蚀刻子步骤之间该气体混合物可不同，对于一个过蚀刻子步骤在每个交替循环期间，该气体混合物也可不同，取决于所产生的器件的要求。在一个示例中，该第一循环期间，可用于氧4匕步-骤期间的该气体混合物可为02;然而，该第二^f盾环期间，可采用的该气体混合物可为02或其它含氧气体混合物。19[45]通过控制在该过蚀刻步骤的每个子步骤施加至该底电极的底部偏压水平，可控制该4黄向蚀刻分量，因此，该石圭层处理期间，可大大减少或消除掩才莫底切和/或刻痕。该过蚀刻步骤的工艺制法可包4舌比主蚀刻步骤^f氐4f多的底部偏压范围。通过降^氐该底部偏压水平，蚀刻速率可#:显著降{氏至4吏该剩余石圭层能够更加可控和精确蚀刻。表3:过蚀刻步骤期间底部偏压层的电压范围<table>tableseeoriginaldocumentpage20</column></row><table>[46]尽管底部偏压层的电压范围可发生变化，取决于器件类型及所用的等离子处理系统，然而上表3显示，该第二沉积子步骤、该第二蚀刻子步骤以及该第三沉积子步艰《期间底部偏压范围的一些示例。该第二沉积子步骤的优选范围可为约-30V至约-300V，更优选范围为约-30V至约-200V。该第二蚀刻子步骤期间的底部偏压的优选范围可为约OV至约-300V，底部偏压的更优选范围为约-50V至约-250V。类似地，该第三沉积子步骤的优选范围可为约OV至约-300V,更优选范围为约0V至约-250V。表4:底部偏压水平的时间范围<table>tableseeoriginaldocumentpage20</column></row><table>占空比0至卯％0至90%0至90%尽管底部偏压水平的时间范围可发生变化，耳又决于器件的类型以及所用的等离子处理系统，然而上表4显示高频率等离子系统底部偏压水平的时间范围的一些示例。该第二;冗积步骤期间的时间范围优选可介于约0.5秒至约5秒，更优选介于约0.5秒至约4秒，且优选在约0.5秒。该第二蚀刻子步骤的时间范围优选可介于约0.5秒至约5秒，更优选介于约0.5秒至约4秒，且优选在约0.5秒。在该第三沉积子步骤，时间范围优选可为介于约0.5秒至约5秒，更优选介于约0.5秒至约4秒，且优选在约0.5秒。过独刻步骤可包括每个循环期间在不同的功率水平变换该RF底部偏置。每个子步骤的持续时间可发生变化，取决于该占空比。考虑例如该第二沉积子步艰《的占空比为25%，该第二蚀刻子步骤的占空比为50%,且该第三沉3只子步骤的占空比为25%的情况。在该示例中，该第二蚀刻子步骤是该第一或第三沉积子步骤的两倍长。由于底部偏置水平在较高和较低水平之间交替，每个循环期间该底部偏压水平可发生改变。在一个示例中，第一循环期间，该工艺制法可能需要在该第二沉积步骤底部偏置水平为0V。在下一循环，该工艺制法可能要求在第二沉积步骤底部偏置水平增至2V。工艺制法的复杂性可取决于所产生的器件的要求以及所用的等离子处理系统的性能。在下一步骤214,该方法确定硅层是否#:完全蚀刻。如果硅层没有^皮完全蚀刻，该方法返回至步骤206继续蚀刻石圭层。通过在该第二沉积子步骤、该第二蚀刻子步骤以及该第三沉积子步骤之间交替，可蚀刻该硅层的剩余厚度，并且大大减少或消除掩模底切及刻痕。可用例如光学发射终点法或其它终点法确定终止该过蚀刻步骤。如果该硅层被完全蚀刻，该方法在下一步骤216进行到后硅蚀刻处理。图8A及8B显示在各种不同的实施例中CDCP之后基片的硅层，其中掩模底切及刻痕显著减少(图8A的沟槽802)或者基本上消除(图8B的沟槽804)。正如可从本发明实施例认识到的，CDCP提供了控制可能发生的横向蚀刻的有效方法，因而显著缩小易于发生在硅层蚀刻期间的掩模底切及刻痕的尺寸。通过减少掩模底切及刻痕，可由基片产生的优良器件数量会增加，导致浪费减少、制造成本降低。利用CDCP，制造商可继续利用高频率等离子处理系统的优点，而不会危及横向蚀刻分量的控制。进而，由于CDCP不需要石更件改变，制造商会认识到由于所产生的有缺陷器件数量减少所获得的显著的财务利益。尽管已经就一些实施例对本发明进行了描述，仍有改变、置换以及等同落入本发明的范围。还应当注意仍有许多替代方式来实现本发明的方法及装置。因此其意思是所附权利要求应解释为包括所有这样的落入本发明的主旨及范围内的改变、置换及等同。在下面的^又利要求中，词语"第一"、"第二"、"第三"、"第四"、"第五，，以及其它次序术语被用于标记目的以^是高理解的清楚性，并不是必要的暗示或限定先后顺序或逻辑顺序。权利要求1.在等离子处理室中，用于蚀刻其上具有硅层的基片的方法，所述等离子处理室具有底电极，在所述蚀刻期间所述基片设置在所述底电极上，包括执行主蚀刻步骤；当达到所述硅层内预先确定的蚀刻深度时，终止所述主蚀刻步骤，所述预先确定的蚀刻深度为所述硅层厚度的至少70％；执行过蚀刻步骤，所述过蚀刻步骤包括第一工艺步骤、第二工艺步骤以及第三工艺步骤，所述第一工艺步骤采用第一工艺制法，所述第二工艺步骤采用第二工艺制法，所述第三工艺步骤采用第三工艺制法，所述第一工艺制法配置为用施加至所述底电极的第一底部偏压水平来执行，所述第二工艺制法配置为用施加至所述底电极的高于所述第一底部偏压水平的第二底部偏压水平来执行，所述第三工艺制法配置为用施加至所述底电极的低于所述第二底部偏压水平的第三底部偏压水平来执行，其中所述第一工艺步骤、所述第二工艺步骤以及所述第三工艺步骤交替执行多次；以及在所述硅层被蚀刻穿后，终止所述过蚀刻步骤。2.如权利要求1所述的方法，其中所述第二工艺制法配置为比所述第一工艺步骤釆用的所述第一工艺制法以及所述第三工艺步骤采用的所述第三工艺制法从所述硅层去除更多的硅材料。3.如权利要求2所述的方法，其中所述第一工艺制法包括使用聚合物形成气体。4.如权利要求2所述的方法，其中所述第二工艺制法包括使用氟基气体。5.如权利要求2所述的方法，其中所述第三工艺制法包括使用氧基气体。6.如权利要求3所述的方法，其中所述聚合物形成气体包括C4F8。7.如权利要求4所述的方法，其中所述氟基气体包括SF6。8.如权利要求5所述的方法，其中所述氧基气体包括02。9.如4又利要求1所述的方法，其中所述主蚀刻步骤包括第四工艺步4繁及第五工艺步骤，所述第四工艺步骤采用第四工艺制法，其配置为比所述第五工艺步骤采用的第五工艺制法从所述石圭层去除更多的^^材料，所述第四工艺制法采用的气体混合物不同于在所述第五工艺步骤期间采用的气体混合物。10.如4又利要求1所述的方法，其中所述预先确定的蚀刻深度为所述石圭层厚度的至少80%。11.如^又利要求1所述的方法，其中所述预先确定的蚀刻深度为所述石圭层厚度的至少90%。12.如权利要求1所述的方法，其中所述第一工艺步骤的第一持续时间与所述第二工艺步骤的第二持续时间以及所述第三工艺步骤的第三持续时间大体相同。13.如权利要求1所述的方法，其中所述第一工艺步骤的第一持续时间与所述第二工艺步骤的第二持续时间或者所述第三工艺步骤的第三持续时间不同。14.如^L利要求1所述的方法，其中所述第一工艺步骤、所述第二工艺步骤以及所述第三工艺步骤持续约0.5秒至约5秒。15.如权利要求1所述的方法，其中所述终止过蚀刻步骤用光学发射终点法决定。16.在等离子处理室中，用于蚀刻其上具有硅层的基片的方法，所述等离子处理室具有底电才及，在所述蚀刻期间所述基片^殳置在所述底电极上，包括执行主蚀刻步骤；当达到所述硅层内预先确定的蚀刻深度时，终止所述主蚀刻步骤，所述预先确定的蚀刻深度为所述硅层厚度的至少70%;执4亍过蚀刻步骤，所述过蚀刻步骤包纟舌第一工艺步骤、第二工艺步骤以及第三工艺步骤，所述第一工艺步骤采用第一工艺制法，所述第二工艺步骤采用第二工艺制法，所述第三工艺步骤采用第三工艺制法，所述第二工艺制法配置为比所述第一工艺制法及所述第三工艺制法的任何一个从所述硅层去除更多的硅材料，其中所述第一工艺步骤、所述第二工艺步骤以及所述第三工艺步骤交替执行多次；以及在蚀刻穿所述石圭层后，终止所述过蚀刻步骤。17.如权利要求16所述的方法，其中所述第一工艺制法包括使用聚合物形成气体。18.如权利要求16所述的方法，其中所述第二工艺制法包括使用氟基气体。19.如权利要求16所述的方法，其中所述第三工艺制法包括使用氧基气体。20.如权利要求17所述的方法，其中所述聚合物形成气体包括C4FV21.如权利要求18所述的方法，其中所述氟基气体包括SF6。22.如权利要求19所述的方法，其中所述氧基气体包括02。23.如权利要求16所述的方法，其中用施加至所述底电极的第一底部偏压水平执行所述第一工艺步骤，用施加至所述底电极的高于所述第一底部偏压水平的第二底部偏压水平执4于所述第二工艺步骤，以及用施加至所述底电极的低于所述第二底部偏压水平的第三底部偏压水平执行所述第三工艺步骤。24.如4又利要求16所述的方法，其中所述主蚀刻步-骤包4舌第四工艺步骤以及第五工艺步骤，所述第四工艺步骤采用第四工艺制法，其配置为比所述第五工艺步骤采用的第五工艺制法从所述硅层去除更多的硅材料，所述第四工艺制法采用的气体混合物不同于在所述第五工艺步骤期间采用的气体混合物。25.如4又利要求16所述的方法，其中所述预先确定的蚀刻深度为所述硅层厚度的至少80%。26.如权利要求16所述的方法，其中所述预先确定的蚀刻深度为所述石圭层厚度的至少90%。27.如权利要求16所述的方法，其中所述第一工艺步骤的第一持续时间与所述第二工艺步骤的第二持续时间或所述第三工艺步骤的第三持续时间大体相同。28.如权利要求16所述的方法，其中所述第一工艺步骤的第一持续时间与所述第二工艺步骤的第二持续时间及所述第三工艺步骤的第三持续时间任何一个不同。29.如权利要求16所述的方法，其中所述第一工艺步骤、所述第二工艺步骤以及所述第三工艺步骤持续约0.5秒至约5秒。30.如权利要求16所述的方法，其中所述终止过蚀刻步骤用光学发射终点法决定。全文摘要用于蚀刻基片的硅层的方法，其沉积在等离子处理室的底电极。该方法包括执行主蚀刻步骤直到至少70％的硅层被蚀刻掉。该方法进一步包括过蚀刻步骤，其包含第一、第二及第三工艺步骤。该第一工艺步骤采用第一工艺制法，第二工艺步骤采用第二工艺制法，以及第三工艺步骤采用第三工艺制法。该第二工艺制法采用施加于该底电极的第二底部偏压水平，其高于在该第一工艺制法中采用的第一底部偏压水平以及在该第三工艺制法中采用的第三底部偏压水平。该第一、第二以及第三工艺步骤多次交替直到硅层被蚀刻穿。文档编号H01L51/00GK101461072SQ200780020182公开日2009年6月17日申请日期2007年5月29日优先权日2006年5月30日发明者塔玛拉克·潘杜姆索波尔恩,威廉·博世,阿尔弗德·科弗申请人:朗姆研究公司