绝缘栅半导体器件及其制造方法

专利名称：绝缘栅半导体器件及其制造方法
技术领域：
本发明涉及绝缘栅半导体器件(以下称为IGBT)。
背景技术：
在对低耗电量的电力变换机发展的探索中，电力变换机中起关键作用的功 率器件被期望有低的耗电量。在功率器件中，绝缘栅双极型晶体管(以下称为 IGBT)由于其电导率调制效应可以更好地获得低的导通态电压。此外，IGBT 能够很容易地经由其栅利用施加在该栅上的电压来控制。因此，IGBT的用途是 确定的。IGBT可以分为平面IGBT和沟槽IGBT。平面IGBT包括沿着芯片表面形 成的栅电极。沟槽IGBT包括掩埋在垂直于芯片表面形成的相应沟槽中的栅电 极，且氧化物膜穿插在每个栅电极和相应沟槽的侧壁之间。由于沟道形成在沟 槽的侧壁上，沟槽IGBT比平面IGBT更有利于提高沟道密度。因此，沟槽IGBT 其应用领域越来越广。
下面参照图9详细描述上述传统沟槽IGBT的结构。图9示出包括沟槽栅的n 沟道IGBT的横截面，其平面图案包括相互平行延伸的带。图9所示的横截面是 沿垂直于带状沟槽栅的方向所截的。
参照图9，硅片包括作为漂移层2-l的轻掺杂n型硅衬底、漂移层2-l的第一 表面上的n+型场阻挡层2-2以及场阻挡层2-2上且其杂质浓度受到控制的重掺杂 p型薄集电极层l-l。在漂移层2-l的第二表面上形成多个p型基区3。 n+型发射区 4在p型基区3的表面部分上选择性地形成。沟槽20从n+型发射区4的表面通过p 型基区3到漂移层2-l形成。由导电性多晶硅构成的栅电极6形成在沟槽20中，且 栅氧化物膜5穿插在栅电极6和沟槽20的侧壁之间。沟槽20上的层间绝缘膜7将 栅电极6和层间绝缘膜7上形成的发射电极8隔离开。通过在层间绝缘膜7上形成 的窗口使发射电极8和n+型发射区4以及p型基区3共同电接触，从而形成发射电 极8。集电极9形成在p型薄集电极层l-l的背面。
为了使图9所示的沟槽IGBT进入其导通状态，在比施加到发射电极8上的电 压高的电压被施加到集电极9上的状态下，向栅电极6施加高于阈值电压的电 压。当通过上述电压施加使电荷聚集到栅电极6时，图中没显示的转换为n型的 沟道形成于经由栅氧化物膜朝向相应栅电极6的p型基区3的侧壁中。电子通过n型沟道从n+型发射区4向漂移层2-l中注入。注入的电子正向偏置集电结l-2，因 此空穴从集电极9注入，使得沟槽IGBT导通。在所得到的导通状态下集电极9 和发射电极8之间的电压降就是导通态电压。
为了使IGBT从导通状态进入关断状态，将发射电极8和栅电极6之间的电压 降到阈值电压以下。通过降低电压，栅电极6上积聚的电荷通过栅电阻释放栅 极驱动电路。由于电荷释放，被转换成n型的沟道区域恢复为p型，中断了电子 路径。因此，提供给漂移层2-l的电子被中断。当提供给漂移层2-l的电子被中 断时，由集电极侧提供的空穴也被中断。因此，积聚在漂移层2-l中的电子和空 穴分别被排斥到集电极9和发射电极8或者相互复合。因此，电流消失，使IGBT 进入其关断状态。
已经提出各种改进以进一步降低沟槽IGBT的导通态电压。公开在以下专利 文献l中的注入增强栅双极型晶体管(以下称为IEGT)显示了接近二极管导通 态电压的极低的导通态电压。专利文献1中图101所示的沟槽IEGT具有这样的结 构部分n+型发射区表面和部分p型基区表面覆盖有绝缘膜，使得这部分发射 区和这部分p型基区不和发射电极接触。在这部分不和发射电极接触的p型基区 中的空穴几乎不被排斥到发射电极而是易于被积聚。因此，n型漂移层中的载 流子浓度分布类似于二极管中的载流子浓度分布。因此，公开的沟槽IEGT的导 通态电压可以比沟槽IGBT的导通态电压低。专利文献1将所公开的IEGT显示的 这种效应称为"IE效应"。
除显示出低导通态电压外，功率器件还需要显示出高速开关特性。对于传 统的IGBT—个重要的目标就是改善其高速开关特性。然而，由于在传统的沟槽 IGBT和沟槽IEGT中沟槽结构的形成是非常密集的，栅电极和发射电极之间的 电容倾向于比通常的要大，削弱了开关特性。因此，减少栅电极和发射电极之 间的电容同样很重要，因为该电容削弱了开关特性。
下面参照等价于以下的专利文献2中的图1的本发明说明书附图9，描述专 利文献2中图1所示的IEGT。传统IEGT中的平顶区域被与夹住图9中区域11等价 的沟槽栅所夹，且以与图9中区域11类似的方式被绝缘膜覆盖。平顶区域的电 势和图9中区域11的电势类似是浮置的(这里"平顶区域"是指"梯形区域")。 传统IEGT中沟槽栅结构中覆盖有绝缘层的部分不能和图9中沟槽栅覆盖有绝缘 层的部分以相同的方式有效地实现所有的主要功能。因此，与沟槽栅结构可以 有效实现所有主要功能的普通IGBT相比，传统IEGT中栅电极和发射电极之间 的电容减少了。因此，专利文献2中公开的传统IEGT縮短了其充放电时间并减少了其开关损耗。
非专利文献l (M. Yamaguchi等人在2004年ISPSD会议论文集115-119页中 的文章"IEGT Design Criterion for Reducing EMI noise (降低EMI噪声的IEGT 设计标准)")指出专利文献2中公开的IEGT在其导通特性方面具有一定的改 进空间(即存在需要解决的技术问题)。专利文献l中公开的IEGT在导通特性 方面也具有一定的改进空间(即存在需要解决的技术问题)。因此改进导通特
性是本发明的第一目的。
上述图9所示的IGBT基本上很难具有高的器件击穿电压。难于获得高的器 件击穿电压造成了关于图9所示IGBT的第二个问题。由于沟槽彼此之间的间隔 距离不相等，电场分布倾向于不均匀，造成电场局限在沟槽栅底部。因此，图 9中所示IGBT的击穿电压倾向于比较低。
为了消除第一个和第二个问题，专利文献3和4公开了一种IGBT，例如专利 文献3中的图1显示了其立体图。公开的IGBT具有包括沟槽的沟槽栅结构，其表 面图案包括重复的相互平行延伸的带。垂直于半导体衬底表面挖出的沟槽是通 过从其表面刻蚀半导体衬底形成的。沟槽栅结构包括掩埋在每个沟槽中的栅电 极，且栅电极和沟槽侧壁之间穿插有绝缘膜。沟槽栅结构还包括沿半导体衬底 表面纵向上在沟槽之间交替布置的p型基区和n型扩散层的延伸部分。换句话 说，n型漂移层在相邻沟槽对之间的p型基区之间延伸。专利文献3和4中公开的 以及具有以上描述的沟槽栅结构的IGBT表现出低导通态电压、低开关损耗、改 进的导通特性以及高击穿电压。
以下将更加详细地描述专利文献3中公开的IGBT。专利文献3中公开的 IGBT特征在于其平顶区域通过电阻与发射电极相连，以固定平顶区域的电位， 因此被沟槽所夹的平顶区域并不是一个其电压是完全浮置的绝对浮置区域。专 利文献3中公开的IGBT具有以上描述的特定特征，改善了其导通特性因而消除 了第一个问题。如上述非专利文献l中所述，处于浮置状态的平顶区域的电位 在导通的过程中会改变栅电位。栅电位的变化会使得IGBT的导通操作不稳定， 造成IGBT可控性上的问题。
移除浮置区域可能是解决以上所描述问题的一个基本方法。然而，如果简 单地移除浮置区域，会得到没有表现出任何IE效应的普通IGBT，造成高的导通 态电压。因此，不能仅仅采用移除浮置区域的第一种方法。为了不削弱IE效应， 需要在移除浮置区域的同时采用其他方法。
例如，将夹在沟槽之间的平顶区域分成多个p型区域，且平顶区域的有限部分设置有发射极结构，以上作为第二种方法。第二种方法降低了开关损耗，
同时第二种方法还将沟槽IGBT的导通态电压减少到和IEGT的导通态电压一样 低。因此，第二种方法进一步降低了总的损耗。如果同时采用第一种和第二种 方法，其中栅电极朝向发射极结构的区域会减小。因此，在基区和沟槽栅底部 的电场分布会不均匀，从而进一步降低器件的击穿电压，并削弱沟槽栅的可靠 性。
因此，除了采用第一种和第二种方法，还需要采用第三种方法使得基区和 沟槽栅底部的电场分布均匀。详细来说，使沟槽栅之间平顶区域中的n型层部 分的宽度设置得足够窄，以通过施加几伏的电压可以容易地耗尽，以减弱沟槽 栅底部的电场局域化，从而获得高的击穿电压。
在专利文献3中公开的IGBT同时采用这3种方法使得在其关断状态靠近器 件表面的电场分布均匀从而提高击穿电压。此外，在专利文献3中公开的IGBT 采用这3种方法减小了栅电极和集电极之间的电容。因此，采用这3种方法的公 开在专利文献3中的IGBT消除了第一个和第二个问题。日本未审査专利申请特开No. Hei. 5(1993)-243561(图101);美 国同族专利No. US 5,329,142日本未审査专利申请特开No. 2001-308327(图1);美国同族专 利No. US 6,737,705日本未审查专利申请特开No. 2006-210547(摘要)；未审査美国 同族专利申请公开No.US 2006/0163649 Al日本未审查专利申请特开No. 2000-228519(图6和7);美国同族 专利No. US 6,380,586
然而，专利文献3中公开的IGBT栅阈值电压很容易变化。下面详细描述这 一问题。
首先，参照图10至13描述专利文献3公开的IGBT的结构。图10是沿垂直于 晶片表面和沟槽方向的截取的沟槽IGBT的立体横截面图。图11是沿图10中的线 段A-A截取的横截面图。图12是沿图10中的线段B-B截取的横截面图。图13是沿 图10中线段C-C截取的横截面图。
参照这些附图，硅片包括重掺杂p型集电层l-l、 n+型场阻挡层2-2和轻掺杂n 型漂移层2-l。在漂移层侧硅片的表面部分，选择性地生成p型基区3。在p型基 区3中选择性地生成n+型发射区4。在图10中，p型基区3被分散开，使得沿沟槽 20的纵向，p型基区3和轻掺杂n型漂移层2-l的延伸部分交替地分布。在垂直于沟槽20的方向，p型基区3被排列成使得p型基区3和轻掺杂n型漂移层2-l的延伸 部分交替地分布，且沟槽20穿插在基区3和漂移层2-l的延伸部分之间。在有效 电流流过的有源区整个表面，p型基区3以摇摆(tottering)的方式排列形成棋盘形 的表面图案。最好将p型基区3按照以上描述的摇摆的方式排列，因为这样在整 个有源区中p型基区3的分布是均匀的。均匀分布的p型基区3使得电场的分布均 匀从而防止IGBT击穿。
沟槽20中填充有作为控制电极的多晶硅栅电极6，且栅氧化物膜5穿插在栅 电极6和沟槽20的侧壁之间。如图11所示，栅电极6和漂移层2-l延伸到的硅衬底 的主表面部分被层间绝缘膜7覆盖。发射电极8在层间绝缘膜7上形成，使得发 射电极8和n+型发射区4与p型基区3共同接触。集电极9形成在p型集电层l-l的表 面(背面)。因为p型基区3在相互平行延伸的沟槽20之间分布在漂移层2-l的表 面上，p型基区3被扩大使得p型基区3只能是从离子注入的窗口沿着沟槽20的纵 向横向扩散。
如图9至11所示，n+型发射区4仅仅分布在沟槽侧壁附近。因为图12所示的 沿B-B方向的横截面并没有和任何n+型发射区4相交，因此图12中没有显示n+型 发射区4。图13所示的沿C-C方向的横截面图显示了n+型发射区4。在图10中， 发射电极8与n+型发射区4和p型基区3共同接触的部分是用阴影部分表示的发 射极触点IO。
在专利文献3中描述的IGBT中，用单元表示的p型基区3分布在有源区表面。 因此，电子通过p型基区3从每个单元中的n+型发射区4径向地注入漂移层2-l， 如图13中的箭头30所示。如果最靠近衬底表面的沟道部分x的栅阈值电压比其 他沟道部分y的栅阈值电压低，整个半导体器件的栅阈值电压由沟道部分x决 定。在靠近衬底表面的x部分，平顶区域和发射区之间的相对位置关系很容易 变化。因为当平顶区域和发射区之间的相对位置关系发生变化时平顶区域的峰 值浓度发生变化，沟道部分x很容易受到栅阈值电压偏离理想值或其他类似原 因的负面影响。因此，和专利文献1中描述的IGBT相比，专利文献3中描述的 IGBT容易造成大的阈值电压变化。
从上面的观点看来，消除上面描述的问题是需要的。同样也需要提供一种 可以将栅阈值电压变化减到最小的绝缘栅半导体器件，该器件具有沟槽IGBT 结构，具有沟槽栅结构的格子单元均匀分布在整个有源区
发明内容
在根据所附权利要求l主题的绝缘栅半导体器件中，该器件包括具有沟槽栅 结构并均匀分布在整个有源区的格子单元，
在经由栅绝缘膜与栅电极接触的P型基区的部分中，夹在p型基区的底面和 n+型发射区底面之间并且与半导体衬底主表面平行的这部分p型基区的杂质浓
度最低。
根据所附权利要求2的主题，在所附权利要求l中描述的绝缘栅半导体器件 中，用来形成p型基区的离子注入窗口与n+型发射区有0.8^im或者更长的交叠。
根据所附权利要求3的主题，在所附权利要求l中描述的绝缘栅半导体器件 还包括掺杂浓度高于p型基区的p型扩散区，该p型扩散区沿沟槽纵向和沟槽接 触并且分布在与n+型发射区相邻。
根据所附权利要求4的主题，在所附权利要求3中描述的绝缘栅半导体器件 中，p型基区包括基区和重掺杂p+型接触区。
根据所附权利要求5的主题，制造所附权利要求4中描述的绝缘栅半导体器 件的方法包括步骤在形成重掺杂p+型接触区的同时形成p型扩散区。
本发明提供了一种可以将栅阈值电压变化减到最小的绝缘栅半导体器件， 例如沟槽型IGBT，它包括均匀分布在有源区并具有沟槽栅结构的格子单元。


图l(a)是根据本发明第一实施方式用来描述制造沟槽IGBT的制造步骤的 硅衬底的第一横截面图。
图l(b)是根据第一实施方式用来描述制造沟槽IGBT的制造步骤的硅衬底 的第二横截面图。
图2(a)是根据第一实施方式用来描述制造沟槽IGBT的制造步骤的硅衬底 的第三横截面图。
图2(b)是根据第一实施方式用来描述制造沟槽IGBT的制造步骤的硅衬底 的第四横截面图。
图3(a)是根据第一实施方式用来描述制造沟槽IGBT的制造步骤的硅衬底 的第五横截面图。
图3(b)是图3(a)所示硅衬底的俯视图。
图4(a)是根据第一实施方式用来描述制造沟槽IGBT的制造步骤的硅衬底 的第六横截面图，用来描述根据本发明第一实施方式制造沟槽IGBT的制造步 骤。图4(b)是根据第一实施方式用来描述制造沟槽IGBT的制造步骤的硅衬底 的第七横截面图。
图5(a)是根据第一实施方式用来描述制造沟槽IGBT的制造步骤的硅衬底 的第八横截面图。
图5(b)是根据第一实施方式用来描述制造沟槽IGBT的制造步骤的硅衬底 的第九横截面图。
图6是根据第一实施方式的IGBT中格子单元的俯视图。
图7是示出了p型基区峰值浓度和p型基区与n+型发射区交叠长度的关系的 曲线图。
图8是根据本发明第二实施方式示出沟槽IGBT中格子单元的俯视图。 图9是传统沟槽IGBT的横截面图。
图10是沿垂直于晶片表面和沟槽方向的沟槽IGBT的立体横截面图。 图11是沿图10中的A-A线段的横截面图。 图12是沿图10中的B-B线段的横截面图。 图13是沿图10中的C-C线段的横截面图。
具体实施例方式
下面参照示出本发明优选实施方式的附图详细描述本发明。 第一实施方式
将参照图l(a)至5(b)描述依照本发明第一实施方式的沟槽型绝缘栅半导体 器件。然后结合具有1200V击穿电压的IGBT的制造，描述制造垂直沟槽型绝缘 栅功率半导体器件的制造步骤。
首先参照图l(a)，根据现有技术的方式准备n型FZ半导体硅衬底100。衬底 100包括将作为漂移层的在其表面部分的&型区域。衬底100在(100)面的电阻 率为50到80欧姆厘米。用来形成图中没有显示的保护环层的光刻胶掩模图形在 半导体芯片的一个主要表面上形成。(保护环层作为维持击穿电压的一种结构 在有源区周围形成。保护环层具有缓解芯片表面电场的功能)。然后，通过注 入p型杂质，去除光刻胶，并对芯片进行热处理，在芯片周围部分形成保护环 层(图中未显示)。通过热处理形成氧化物膜101。通过光刻步骤在氧化物膜 101上形成窗口。
参照图l(b)，使用氧化物膜101作为掩模将半导体硅衬底100在所开窗口下的部分刻蚀到预定的深度，形成沟槽102。根据第一实施方式，宽度为0.8pm的 窗口通过氧化物膜101形成，使得相邻的窗口之间的距离为5pm。沟槽102通过 各向异性反应离子刻蚀(以下称为RIE)形成。为了除去沟槽102在硅衬底100 的形成时在沟槽侧壁里产生的缺陷层，通过热氧化在沟槽102中形成图中没有 显示的牺牲氧化物膜。在沟槽侧壁中产生的缺陷层可以通过除去牺牲氧化物膜 而除去。然后，暂时除去有源区中的所有氧化物膜。
参考图2(a)，在沟槽102中形成厚度为80至120nm的栅氧化物膜103。
如图2(a)中的虚线所示，导电性多晶硅膜104-2被掩埋在沟槽102中，此外， 厚度为0.5至lpm的导电性多晶硅膜104-l通过低压CVD方法沉积在整个硅衬底 表面上。多晶硅膜104-l和104-2掺杂有磷原子，硼原子和类似的杂质原子。然 后，通过各向异性气体刻蚀或者各向同性气体刻蚀将经掺杂的多晶硅膜104-1 深蚀。当硅衬底100的表面上的氧化物膜103暴露时，停止刻蚀多晶硅膜104-1， 如图2(a)所示在沟槽102中形成栅电极104-2。通过深蚀掉多晶硅膜104-1与其沉 积膜厚度相等的距离，栅电极104-2从沟槽102顶部被深蚀掉100至150nm。以下， 栅电极104-2简单地由附图标记104标示。
参照图2(b)，通过仅仅从衬底表面除去氧化物膜103将硅衬底100的表面暴 露。对于除去氧化物物膜103，基于以下描述的原因最好采用各向异性刻蚀。 第一，在沟槽侧壁上部分区域的氧化物膜103没有被刻蚀并且足够厚。第二， 随后用于形成p型基区，p+型体区以及n+型发射区的离子注入平面可以是共面 的。第三，p型基区可以在沟槽形成之后形成，因此，p型基区的扩散深度可以 比较浅。第四，可以防止在热氧化物膜形成过程中硼原子被包含在热氧化物膜。
参照图3(a)，形成20至50nm厚的热氧化物膜103a,该厚度足够薄使得硼离 子和砷离子可以穿透。如图3(b)所示，即图3(a)所示硅衬底的俯视图，将成为p 型基区105的p型扩散区在相互平行延伸的沟槽102之间的硅衬底100表面部分 上形成。P型扩散区被形成为使得p型扩散区垂直于沟槽102对齐并且p型扩散区 行之间相互平行排列。通过加速电压为50 keV，剂量为l X 1013 cm—2至5乂 1013 cw-2 的硼离子注入和110(TC下的进行的热扩散处理，选择性地形成深度约为4nm的p 型扩散区。图3(b)用阴影区域显示p型基区105，其宽度由热扩散处理形成。
参照图4(a)， p+型体区106在p型基区105的中心表面部分形成，使得p+型体 区106位于沟槽102之间的衬底表面中心部分。下面详细地描述p+型体区106的 形成。在光刻胶掩模部分形成窗口，通过光刻技术在窗口下形成p+型体区106。 在加速电压为100keV，剂量为lX10"cw-2至5XlO"cw-2的条件下通过窗口注入硼离子。最后，注入的硼原子在1000'C下热扩散形成p+型体区106。
参照图4(b)，在沟槽102附近通过光刻步骤，砷离子注入步骤和其后的热处 理步骤，在p型基区105的表面部分形成n+型发射区107。使用光刻胶掩模108在 加速电压为1 OO至200keV，剂量为1 X 1015 cw-2至5 X ! 0's cvw-2的条件下如图4(b)中
箭头所示注入砷离子。
参照图5(a)和5(b)，整个衬底表面被硼磷硅玻璃(以下称为BPSG)的层间 绝缘膜覆盖。通过光刻步骤形成使n+型发射区107和p+型体区106在衬底100表 面部分与金属电极(发射极)接触的接触区。因此，沟槽102中的栅电极104被 BPSG层间绝缘膜109覆盖。
然后，通过溅射或类似技术沉积一层金属膜例如铝膜。通过形成金属膜图 形和将金属膜转化成合金膜，作为发射极110的金属电极(发射电极)IIO在整 个有源区表面形成。如果需要，最好在整个芯片表面覆盖一层钝化层。
接下来，如图5(a)所示硅衬底100从另一个主表面抛光使得硅衬底100具有 例如150至18(Him的厚度，这一厚度由设计的击穿电压决定。然后，如图5(b)所 示，n+型场阻挡层112和p+型集电层113通过离子注入和后续的热处理步骤形 成。当集电极lll形成时，晶片级的沟槽IGBT完成。根据IGBT的类型，n+型场 阻挡层112不是必须的。当11-/1^""型衬底用来作为硅衬底时，既不需要形成11+
型场阻挡层112也不需要形成p+型集电层113。最好通过两个单独的步骤来形成 n+型发射区从而增加n+型发射区107的表面浓度，这样可以获得良好的欧姆接 触。
图6示出根据第一实施方式的IGBT中p型基区105的俯视图。图6中的双端箭 头a表示n+型发射区107和虚线所示形成p型基区105的离子注入窗口边界的交 叠长度。图7显示峰值浓度随交叠长度a的变化。图7表明当交叠长度a为0.8pm 或者更长时，纵向MOSFET结构中p型基区105部分中的峰值浓度低于横向 MOSFET结构中p型基区105部分中的峰值浓度。当峰值浓度降低时栅阈值电压 也降低。因此，为了通过在沟槽102深度方向的MOSFET结构确定栅阈值电压， 需要将交叠长度a设为0.8pm或者更长。
第二实施方式
图8示出根据本发明第二实施方式的沟槽IGBT中格子单元的俯视图。如图8 所示，其掺杂浓度比p型基区105高的p+型扩散区114被形成为使得沿着沟槽102 并靠近n型发射区107位置上布置p+型扩散区114。当p+型扩散区114按照以上的描述形成时，栅阈值由在沟槽102深度方向的MOSFET结构自动地决定。如果在 形成p+型体区106的同时形成p+型扩散区114，惨杂浓度比p型基区105高的p+型 扩散区114可以在不增加制造步骤的情况下形成。因此可以获得有效的制造工 艺。
尽管本发明是参考其优选实施方式示出和描述的，本领域的技术人员应当 理解，在不脱离本发明精神和范围的情况下，可以对形式和细节进行上述的以 及其它的改变。在不脱离本发明精神和范围的情况下，本领域的技术人员从本 公开获得的变型和等同方案将包含在本发明中作为其他实施方式。因此本发明 的范围将由权利要求书限定。
权利要求
1.一种绝缘栅半导体器件，包括具有第一电导类型的第一半导体层；具有第二电导类型的第二半导体层，所述第二半导体层位于所述第一半导体层的第一主表面上；在所述第二半导体层的表面部分中的沟槽，所述沟槽相互平行延伸并形成平面带状图案；具有第一电导类型的第三半导体区，所述第三半导体区位于相邻沟槽对之间的第二半导体层的表面部分中，所述第三半导体区沿所述沟槽的纵向选择性地布置，且相邻的第三半导体区之间存在一定间距，在垂直于所述沟槽的纵向的方向上，在所述沟槽之间的第二半导体层的每隔一个表面部分中布置所述第三半导体区；具有第二电导类型的第四半导体区，所述第四半导体区选择性安排在所述第三半导体区的表面部分中；位于所述沟槽中的栅电极，且栅绝缘膜穿插在所述栅电极和所述沟槽的侧壁之间；与所述第三半导体区和所述第四半导体区共同电接触的发射电极；以及与所述第一半导体层的第二主表面接触的集电极；其中，在经由所述栅绝缘膜与所述栅电极接触的所述第三半导体区的部分中，夹在所述第四半导体区底面和所述第三半导体区底面之间并与所述第一半导体层第一主表面平行的所述第三半导体区部分的杂质浓度是最低的。
2. 如权利要求l所述的绝缘栅半导体器件，其特征在于，用来形成所述第三半 导体区的离子注入窗口与所述第四半导体区有0.8pm或者更长的交叠。
3. 如权利要求l所述的绝缘栅半导体器件，其特征在于，所述绝缘栅半导体器 件还包括掺杂浓度比所述第三半导体区高的具有第一电导类型的第五半导体区，所述 第五半导体区沿所述沟槽纵向与所述沟槽接触，并且所述第五半导体区被布置成与 所述第四半导体区相邻。
4. 如权利要求3所述的绝缘栅半导体器件，其特征在于，所述第三半导体区包 括具有第一电导类型的基区和具有第一电导类型的重掺杂接触区。
5. —种用于制造如权利要求4所述的绝缘栅半导体器件的方法，所述方法包括 如下步骤在形成具有第一电导类型的重掺杂接触区的同时形成第五半导体区。
全文摘要
在根据本发明的沟槽型绝缘栅半导体器件中，该器件包括具有沟槽栅结构并且均匀分布在器件整个有源区的格子单元，在夹在n⁺型发射区(107)和p型基区(105)之间并平行于硅衬底100的主表面的部分中，夹在n⁺型发射区(107)和n型漂移层100之间并且经由栅绝缘膜103与沟槽102中形成的栅电极接触的这部分p型基区(105)的杂质浓度是最低的。根据本发明的沟槽型绝缘栅半导体器件可以将栅阈值电压的变化减到最小。
文档编号H01L21/336GK101308871SQ20081009651
公开日2008年11月19日 申请日期2008年5月12日 优先权日2007年5月17日
发明者小野泽勇一 申请人:富士电机电子技术株式会社