专利名称：制造半导体器件的方法
技术领域：
本发明涉及一种用于制造半导体器件的方法，更具体涉及一种能够 通过一次曝光工艺而形成精细图案的制造半导体器件的方法。
背景技术：
在半导体器件的制造工艺中，图案的最小间距由用于曝光设备中的 光的波长确定。因此，随着半导体器件的集成密度快速增加，光刻工艺 中的光源波长需要变得更短以形成具有较小间距的图案。然而，存在与 减小光源的波长相关联的困难。虽然X射线或电子束(E束)可用于形成 微图案，但由于技术限制及生产限制，它们仍处于实验水平。已经提出 双曝光和蚀刻技术(DEET)作为克服此限制的替代方法。
图1A和图1B说明使用DEET来制造半导体器件的常规方法。在 图1A中，在具有蚀刻目标层(未图示)的衬底1上形成第一光刻胶图案3。 通过使用第一光刻胶图案3作为蚀刻掩模来蚀刻所述蚀刻目标层而形成 蚀刻目标图案2。接着移除第一光刻胶图案3。
参考图1B，在所得结构上涂敷第二光刻胶(未图示)。实施曝光工艺 和显影工艺以暴露蚀刻目标图案2上的图案。结果，形成第二光刻胶图 案4。
虽然未图示，但通过使用第二光刻胶图案4作为蚀刻掩模来蚀刻所 述蚀刻目标图案2。接着移除第二光刻胶图案4。以此方式，完成DEET 工艺。
然而，当第一光刻胶图案3与第二光刻胶图案4之间的套刻精度低
时，最终蚀刻目标图案的关键尺寸(CD)改变，因此，最终蚀刻目标图案 的CD可具有不良的均匀性。
此外，非平坦化的第二光刻胶图案4下方的拓朴结构(topology) 造成抗反射涂层(ARC)的不均匀形成，从而导致光刻胶在曝光工艺中的 变形。
发明内容
本发明的实施方案涉及一种用于制造半导体器件的方法，其能够通 过一次曝光工艺而形成精细图案。
根据本发明的一个方面，提供一种用于制造半导体器件的方法。该 方法包括在形成有蚀刻目标层的衬底上以特定间隔来形成多个第一硬 掩模图案；沿着形成有第一硬掩模图案的衬底的梯阶形成牺牲层；在牺 牲层上形成第二硬掩模层；蚀刻第二硬掩模层的一部分以暴露牺牲层和 形成保留在第 一硬掩模图案之间的第二硬掩模图案；移除在第 一硬掩模 图案与第二硬掩模图案之间的牺牲层；和使用第 一硬掩模图案和第二硬 掩模图案作为蚀刻掩模来蚀刻所述蚀刻目标层。
根据本发明的另一方面，提供一种用于制造半导体器件的方法。该 方法包括在形成有蚀刻目标层的衬底上以恒定间隔来形成多个第一硬 掩模图案；沿着形成有第一硬掩模图案的衬底的梯阶形成牺牲层；选择 性地蚀刻牺牲层以形成暴露第一硬掩模图案的表面的牺牲图案；在牺牲 图案之间形成第二硬掩模图案；移除在第一硬掩模图案与第二硬掩模图 案之间的牺牲图案；和使用第一硬掩模图案和第二硬掩模图案作为蚀刻 掩模来蚀刻所述蚀刻目标层。
图1A和图1B说明使用双瀑光和蚀刻技术(DEET)来制造半导体器 件的常规方法。
图2A至图2F说明根据本发明第一实施方案的制造半导体器件的方法。
图3A至图3E说明根据本发明第一实施方案的半导体器件的显微照
片。
图4A至图4G说明根据本发明第二实施方案的制造半导体器件的 方法。
图5说明防止形成空隙的第二硬掩模层的显微照片。
具体实施例方式
在下文中，将参考附图来详细地描述根据本发明的制造半导体器件的 方法。
图2A至图2F说明根据本发明第一实施方案的制造半导体器件的方 法。图3A至图3E为根据本发明第一实施方案的半导体器件的显微照片。
在图2A中，在衬底11上顺序地形成蚀刻目标层12和第一硬掩模层 13。第一硬掩模层13用作用于蚀刻所述蚀刻目标层12的蚀刻掩模层。蚀 刻目标层12由氧化物形成，第一硬掩模层13由多晶硅形成。
在第一硬掩模层13上形成含碳有机层(例如，非晶碳层14)。在非晶碳 层14上形成氧氮化硅(SiON)层15、抗反射层16和多个光刻胶图案17。通 过涂敷光刻胶并且啄光和显影涂敷的光刻胶来形成光刻胶图案17 。
参考图2B，通过使用光刻胶图案17作为蚀刻掩模来蚀刻抗反射层16 和氧氮化硅层15。通过使用蚀刻后的氧氮化硅层15作为蚀刻掩模来蚀刻 非晶碳层14，由此形成氧氮化硅图案15A和非晶碳图案14A。
在非晶碳层14的蚀刻期间，可消耗和移除光刻胶图案17和抗反射层 16(具有类似于光刻胶图案17的材料特征)。也可通过单独工艺来移除光刻 胶图案17和抗反射层16。
参考图3A，该显微照片显示图2B所示阶段的半导体的图像。可以看 出非晶碳图案14A和氧氮化硅图案15A形成在第一硬掩模层13上。
参考图2C，通过使用非晶碳图案14A作为蚀刻掩模来蚀刻第一硬掩 模层13，由此形成多个第一硬掩模图案13A。在此，还蚀刻所述蚀刻目标 层12的一部分以形成"蚀刻后的蚀刻目标层12A"。实施该过程以适应后 续第二硬掩才莫层的厚度。
参考图3B，该显微照片显示图2C所示阶段的半导体的图像。可以看
7 出，以恒定的间隔形成多个第一硬^^模图案13A，且蚀刻后的蚀刻目标层 12A被蚀刻。
参考图2D，在衬底11和第一硬掩模图案13A上共形地形成牺牲层18。 牺牲层18限定以给定间隔(优选以基本均匀的间隔)隔开的多个结构18B。 这些间隔限定间隙18C。牺牲层18由氧化物形成，例如，低压原硅酸四乙 酯(LPTEOS)或等离子体增强化学气相沉积(PECVD)氧化物。
在牺牲层18上形成第二硬掩模层19，以填充由结构18B所限定的间 隙18C。第二硬掩模层19可由与第一硬掩模图案13相同的材料形成。即， 第二硬掩模层19可由多晶硅形成。
参考图3C，该显微照片显示图2D所示阶段的半导体的图像。可以看 出牺牲层18沿着第一硬掩模图案13A的梯阶形成，且第二硬掩模层19形 成在牺牲层18上。在一个实施方案中，第一多更掩模图案13A的宽度与间 隙18C的宽JLi^^目同。牺牲层18的横向厚度小于间隙18C的宽度，例 如，为间隙18C的宽度的2/3。
参考图2E，蚀刻第二硬掩模19和牺牲层18的一部分，至少直至暴露 第一硬掩模图案13A,从而分别产生第二硬掩模图案19A和牺牲图案18A。 在一个实施方案中，实施蚀刻工艺，直至牺牲层18的上表面限定为低于第 一硬掩模图案13A和第二硬掩模图案19A的上表面。蚀刻牺牲层18直至 其低于第一硬掩模图案13A和第二硬掩模图案19A的益处之一为便于以后 测量间隙18C的关欲K寸(CD)。
在一个实施方案中，所使用的蚀刻工艺为回蚀工艺。例如，通过回蚀 第二硬掩模层19来暴露牺牲层18,通过回蚀牺牲层18和第二硬掩模层19 来暴露第一硬掩模图案13A的顶表面。为了便于蚀刻牺牲层18的后续工 艺，可回蚀牺牲层18以减小梯阶。
参考图3D,该显微照片显示图2E所示阶段的半导体的图像。可以看 出第二硬掩模图案19A保留在第一硬掩模图案13A之间。而且，第一硬掩 模图案13A和第二硬掩模图案19A形成为具有基^目同的CD。另外，可 以看出牺牲图案18A保留在第一硬掩模图案13A与第二硬掩模图案19A 之间。
参考图2F，使用第一硬掩模图案13A和第二硬掩模图案19A作为掩 模来蚀刻牺牲图案18A和蚀刻后的蚀刻目标层12A。由此形成第一蚀刻目
标图案12B和第二蚀刻目标图案12B'。第二蚀刻目标图案12B'具有高于 第一蚀刻目标图案12B的高度。
可通过湿蚀刻工艺和干蚀刻工艺来实施所述蚀刻后的蚀刻目标层12A 的蚀刻。也可预先在蚀刻目标层12下形成蚀刻停止层。蚀刻停止层的蚀刻 速率将低于所述蚀刻后的蚀刻目标层12A的蚀刻速率。而且，可仅仅通过 干蚀刻工艺来实施所述蚀刻后的蚀刻目标层12A的蚀刻。可通过4吏用CF 基气体(例如，C2F6或C4F8气体)来蚀刻所述蚀刻后的蚀刻目标层12A。
参考图3E，该显微照片显示图2F所示阶段的半导体的图像。可以看 出，蚀刻目标图案12B如上文所描述而形成。
再次参考图2F，该蚀刻工艺还形成交替布置并且暴露出底层 (underlying layer)(未显示)的一部分的第一结构12C及第二结构12D。 所述底层可为衬底11或根据应用而提供在衬底11与蚀刻目标层12之间的 多晶硅层(或其他类型的层)。每一个第一结构12C均包括第二硬4^模图案 19A、牺牲图案18A、第一蚀刻目标图案12B。每一个第二结构12D均包 括第一硬掩模图案13A和第二蚀刻目标图案12B'。在一个实施方案中，第 一结构12C和第二结构12D可用于蚀刻衬底11或所述底层。在另一实施 方案中，第一蚀刻目标图案12B和第二蚀刻目标图案12B'用以蚀刻衬底 11或所述底层。即，在移除第一硬掩模图案13A和第二硬掩模图案19A 之后蚀刻衬底ll(或所述底层)。在又一实施方案中，第一蚀刻目标图案12B 和第二蚀刻目标图案12B'本身可为所期望的最终图案。才艮据本发明的第一 实施方案，如上文所描述，使用光刻胶图案在所述蚀刻后的蚀刻目标层12A 上形成多个第一石更掩模图案13A。接着，在衬底11上形成限定蚀刻目标层 12A的间隙的牺牲图案18A。
形成第二硬掩模图案19A,第二硬掩模图案19A通过由牺牲图案18A 所限定的间隙而与第一硬掩模图案13A隔开，其中第二硬4^模图案19A用 以与第一硬掩模图案13A —起蚀刻所述蚀刻后的蚀刻目标层12A。因此， 通过使用第一硬掩模图案13A和第二硬掩模图案19A作为蚀刻掩模来蚀刻 所述蚀刻后的蚀刻目标层12A,从而形成精细图案。
因此，可通过一次光刻胶图案形成工艺形成精细图案来克服DEET的 上述限制。
图4A至图4G说明根据本发明第二实施方案的制造半导体器件的方
法。在图4A中，在衬底21(或底层)上顺序地形成蚀刻目标层22和第一硬 掩模层23。在一个实施方案中，底层可以是提供在蚀刻目标层22下方的 任何材料。蚀刻目标层22由氧化物形成，在本实施方案中，第一硬掩模层 23由多晶硅形成。
在第一硬掩模层23上形成非晶碳层24、氧氮化硅(SiON)层25、抗反 射层26和光刻胶图案27。通过涂敷光刻胶并且曝光和显影涂敷的光刻胶 来形成光刻胶图案27。
参考图4B,使用光刻胶图案27作为蚀刻掩模来蚀刻抗^Jt层26和氧 氮化硅层25。该蚀刻后的氧氮化硅层称为，，氧氮化硅图案"，以附图标记 25A表示。通过使用氧氮化硅图案25A作为蚀刻掩模来蚀刻非晶碳层24。
由于氧氮化硅图案25A与非晶碳层24相比具有极其低的蚀刻速率， 所以可通过使用薄氧氮化硅图案25A作为蚀刻掩模来有效地蚀刻厚非晶碳 层24。因此，形成非晶碳图案24A。
在非晶碳层24的蚀刻期间，可移除光刻胶图案27。也可通过单独工 艺来移除光刻胶图案27。
参考图4C，通过使用非晶碳图案24A作为蚀刻掩模来蚀刻第一硬掩 模层23，由此形成第一硬掩模图案23A。在此，还蚀刻所述蚀刻目标层22 的一部分，以便适应后续第二硬掩模层的厚度。因此，形成具有多个浅沟 槽的蚀刻的蚀刻目标层22A。
参考图4D，在衬底21和第一硬掩模图案23A上共形地形成牺牲层28。 牺牲层28限定以给定间隔(优选以基本均匀间隔)隔开的多个结构28B。这 些间隔限定间隙28C。牺牲层28具有相对于第一硬4^模图案23A的高蚀 刻比。当第一硬掩模图案23A由多晶珪形成时，牺牲层28可由氧化物形
成o
参考图4E，通过回蚀工艺来蚀刻牺牲层28，由此形成牺牲图案28A。 实施回蚀工艺用于减小由牺牲层28所限定的间隙28C的深宽比。可实施 回蚀工艺，直至暴露第一硬掩模图案23A的顶表面并且使间隙28C的深宽 比充分地降低，以使得稍后将形成的第二硬掩模层能够填充间隙28C而无 空隙。在一个实施方案中，使用化学机械抛光(CMP)工艺来蚀刻牺牲层28 和减小间隙28C的深宽比。
参考图4F，形成第二硬掩模层(未图示)以填充间隙28C。回蚀第二硬
掩模层的上部以形成第二硬掩模图案29A。第二硬掩模图案29A可由与第 一硬掩模图案23A相同的材料形成(例如，多晶硅)。
第二硬掩模图案29A优选具有与第一硬掩模图案23A相同的CD。牺 牲层28的沉积厚度布置为具有与在蚀刻所述蚀刻目标层时蚀刻目标图案 之间的间隙22E(见图4G)基4^目同的尺寸。因此，应考虑上述关系来形成 牺牲图案。
例如，当蚀刻目标图案之间的间隙22E设定为"20"时，牺牲图案28 应具有为"20"的宽度。当形成有两个蚀刻目标图案的区域A(未图示)应具 有为"100"的宽度时，第一硬掩模图案23A和第二硬掩模图案29A应具有 为"30"的宽度。在此，省略单位。
参考图4G，使用第二硬掩模图案29A和第一硬掩模图案23A作为蚀 刻掩模来蚀刻牺牲图案28A和所述蚀刻后的蚀刻目标层22A，由此形成蚀 刻后的牺牲图案28B、第一蚀刻目标图案22B和第二蚀刻目标图案22B'。 接着，移除第一硬掩模图案23A和第二硬掩模图案29A。
可通过湿蚀刻工艺和干蚀刻工艺来实施蚀刻目标层22A的蚀刻。可预 先在蚀刻目标层22之下形成蚀刻停止层。而且，可仅通过干蚀刻工艺来实 施蚀刻目标层22A的蚀刻。可通过4吏用CF基气体(例如，QF6或C4F8气 体)来蚀刻所述蚀刻目标层22A。
如图4G所示，蚀刻工艺还形成交替布置并且暴露出底层(未图示)的一 部分的第一结构22C和第二结构22D。间隙22E限定在第一结构22C与 第二结构22D之间并且暴露出底层21。每一个第一结构22C均包括第二 硬掩模图案29A、蚀刻后的牺牲图案28B、第一蚀刻目标图案22B。每一 个第二结构22D均包括第一硬掩模图案23A和第二蚀刻目标图案22B'。 在一个实施方案中，第一结构22C和第二结构22D用作蚀刻^^模。在另一 个实施方案中，在移除第一硬掩模图案23A和第二硬掩模图案29A之后， 第一蚀刻目标图案22B和第二蚀刻目标图案22B'用作蚀刻掩模。
根据本发明的第二实施方案，如上文所描述，使用光刻胶图案在蚀刻 后的蚀刻目标层22A上形成第一硬掩模图案23A。在衬底21上形成限定 所述蚀刻后的蚀刻目标层22A的间隙的牺牲图案28A。可实施平坦化工艺， 以减小间隙28C的深宽比。
形成由牺牲图案28A所限定的间隙22E而彼此隔开的第二硬4^模图案
29A(或第一结构22C)及第一硬掩模图案23A(或第二结构22D)。因此，通 过使用第 一硬掩模图案23A和第二硬掩模图案29A作为蚀刻掩模来蚀刻所 述蚀刻后的蚀刻目标层22A,从而形成精细图案。
因此，可通过一次光刻胶图案形成工艺形成精细图案来解决DEET的 上述限制。
同时，参考图5，在形成第二硬掩模层的同时，多个牺牲层28(或间隙 28C)之间的高深宽比可产生空隙31。空隙31起到减少第二硬掩模层的蚀 刻屏蔽容限(etching barrier margin)的作用。
然而，才艮据本发明的第二实施方案，可通过减少间隙28C的深宽比来 避免在形成第二硬掩模层的同时产生空隙。因此，可充分地保证第二硬掩 模层的蚀刻屏蔽容限。
根据本发明的实施方案，因为通过一次曝光工艺形成精细图案，所以 可克服DEET技术的限制。因此，可满;Ut细图案的所需尺寸，由此增加 半导体器件的稳定性和可靠性。
虽然已关于特定实施方案而描述了本发明，但本发明的上述实施例为 说明性的而非限制性的。对于本领域技术人员而言显而易见的是，可在不 脱离如所附权利要求所限定的本发明精神及范围的情况下进行各种变化 和修改。
权利要求
1.一种制造半导体器件的方法，所述方法包括在提供在衬底上的蚀刻目标层上形成多个第一硬掩模图案；在所述第一硬掩模图案上形成牺牲层，所述牺牲层与所述第一硬掩模图案共形并且限定多个结构和多个间隙；在所述牺牲层上形成第二硬掩模层，所述第二硬掩模层填充所述间隙；蚀刻所述第二硬掩模层的上部，以形成限定在所述间隙内的第二硬掩模图案，所述牺牲层暴露在所述第一硬掩模图案与所述第二硬掩模图案之间；移除在所述第一硬掩模图案与所述第二硬掩模图案之间的暴露的牺牲层，所述蚀刻目标层暴露在所述第一硬掩模图案与所述第二硬掩模图案之间；和使用所述第一硬掩模图案和所述第二硬掩模图案作为蚀刻掩模来蚀刻所述暴露的蚀刻目标层，以形成第一蚀刻目标图案和第二蚀刻目标图案。
2. 如权利要求1的方法，其中所述第一硬掩模图案与所述第二硬 掩模图案具有基本相同的宽度。
3. 如权利要求l的方法，其中通过使用回蚀工艺来蚀刻所述第二 硬掩模层的上部。
4. 如权利要求l的方法，其中通过使用光刻胶图案来图案化所述 多个第一硬掩模图案。
5. 如权利要求1的方法，其中在形成所述第一硬掩模图案时，蚀刻所述蚀刻目标层的一部分，使得所述蚀刻目标层具有多个浅沟槽。
6. 如权利要求1的方法，其中所述第一硬掩模图案和所述第二硬掩模图案包含多晶硅，所述蚀刻目标层包含氧化物。
7. 如权利要求1的方法，其中所述牺牲层包括低压原硅酸四乙酯 (LPTEOS)层或等离子体增强化学气相沉积(PECVD)氧化物层。
8. —种制造半导体器件的方法，所述方法包括 在提供在衬底上的蚀刻目标层上形成多个第一硬掩模图案，所述第一硬掩模图案具有第 一 间距； 以共形的方式在所述第一硬掩模图案上形成牺牲层，所述牺牲层限定多个结构和多个间隙；蚀刻所述牺牲层，以形成暴露出所述第一硬掩模图案的表面的牺牲图案；在所述牺牲图案上和在所述间隙内形成第二硬掩模层；移除所述第二硬掩模层的上部，以在所述牺牲图案之间和在所述间 隙内形成第二硬掩模图案，所述牺牲图案暴露在所述第一硬掩模图案与 所述第二硬掩模图案之间；移除暴露在所述第 一硬掩模图案与所述第二硬掩模图案之间的所 述牺牲图案，所述蚀刻目标层暴露在所述第一硬掩模图案与所述第二硬 掩模图案之间；和使用所述第一硬掩模图案和所述第二硬掩模图案作为蚀刻掩模来 蚀刻所述暴露的蚀刻目标层，以形成多个蚀刻目标图案，所述多个蚀刻 目标图案具有小于所述第一间距的第二间距。
9. 如权利要求8的方法，其中所述第一硬掩模图案与所述第二硬 掩模图案形成为具有基本相同的关键尺寸。
10. 如权利要求8的方法，其中两个邻近的蚀刻目标图案限定对应 于所述牺牲层的宽度的间隙。
11. 如权利要求8的方法，其中通过使用光刻胶图案来形成所述多 个第一硬掩模图案。
12. 如权利要求8的方法，其中在形成所述第一硬掩模图案时，蚀 刻所述蚀刻目标层的一部分，使得所述蚀刻目标层具有多个浅沟槽。
13. 如权利要求8的方法，其中所述第一硬掩模图案和所述第二硬 掩模图案包含多晶硅，所述蚀刻目标层包含氧化物。
14. 如权利要求8的方法，还包括 在所述蚀刻目标层上形成第一硬掩模层； 在所述第一硬掩模层上形成含碳层； 在所述含碳层上形成氧氮化硅层；和 在所述氧氮化硅层上形成光刻胶图案。
15. 如权利要求14的方法，还包括 使用所述光刻胶图案作为掩模来蚀刻所述氧氮化硅层；和使用所述蚀刻后的氧氮化硅层作为掩模来蚀刻所述含碳层， 其中通过使用所述蚀刻后的含碳层作掩模来蚀刻所述第 一硬掩模 层，从而形成所述第一硬掩模图案。
16.如权利要求8的方法，其中由所述牺牲层所限定的所述间隙的 宽度与所述第 一硬掩模图案的宽度基本相同。
全文摘要
本发明提供一种用于制造半导体器件的方法，该方法包括在形成有蚀刻目标层的衬底上以特定间隔来形成多个第一硬掩模图案；沿着形成有所述第一硬掩模图案的衬底的阶梯形成牺牲层；在该牺牲层上形成第二硬掩模层；蚀刻该第二硬掩模层的一部分以暴露该牺牲层且形成保留在所述第一硬掩模图案之间的第二硬掩模图案；移除所述第一硬掩模图案与所述第二硬掩模图案之间的牺牲层；和使用所述第一硬掩模图案以及所述第二硬掩模图案作为蚀刻掩模来蚀刻所述蚀刻目标层。
文档编号H01L21/033GK101369520SQ20081013517
公开日2009年2月18日 申请日期2008年8月13日 优先权日2007年8月13日
发明者郑镇基 申请人:海力士半导体有限公司