半导体器件的制作方法

专利名称：半导体器件的制作方法
技术领域：
本发明涉及包括多个器件区的半导体器件。
背景技术：
为了保护半导体器件中的电路形成区不受外部气氛中的湿气或离 子影响，在切割线的内部，也就是，在芯片(管芯)的边缘附近，设 置被称作"密封环"的保护结构。密封环由作为电路形成区的互连层 (Cu)和接触构成，并且形成为包围半导体器件中的电路形成区。
密封环也可以防止在对切割区进行切割的过程中电路形成区中的 碎裂。在切割过程中，在切割区中可能发生碎裂。但是，切割区和电 路形成区之间的密封环防止该碎裂到达电路形成区。
而且，为了保护半导体器件的表面和避免外部气氛的影响，在半 导体器件的表面中形成被称作钝化膜的保护膜。
日本未决公开专利公开No.2004-79596描述了一种包括密封环的 现有半导体器件；具体地， 一种包括密封环和其上的钝化膜的半导体 器件。

发明内容
在研究之后，本发明人发现当在包括逻辑电路形成区(逻辑单 元)和模拟电路形成区(模拟单元)的设备中形成密封环时，模拟单 元中的器件可能发生故障。使用具有图11和12所示结构的设备研究了 可能的原因。图ll是示出了包括密封环的半导体器件的结构的平面图。 图12是图11中具有在其中形成的密封环的区域的放大截面图(I-I'截面 图)。
如图11和12所示，在半导体芯片200中，在硅衬底201中的切割线 203的内部形成密封环区206，以及在图12中，在左侧和右侧分别有电 路形成区(内部电路区207)和切割区。密封环区206比内部电路区207 更靠近切割区。
如图12所示，半导体芯片200如下结构，其中在硅衬底201上顺序 地淀积绝缘中间层223、绝缘中间层227、绝缘中间层231、绝缘中间层 235、绝缘中间层239、绝缘中间层243和钝化膜247。硅衬底201包括接 近其表面、彼此相邻的n阱211和p阱209。 p阱209形成在从内部电路区 207至密封环区206的区域中。
在内部电路区207中，在包括n阱211的硅衬底201的表面上顺序地 淀积栅氧化膜217和栅电极219。在硅衬底201上的n阱211上形成用作源 /漏区的p+扩散层213和n+扩散层215。在p阱209上也顺序地淀积栅氧化 膜217和栅电极219。在硅衬底201上的？阱209上形成用作源/漏区的11+ 扩散层215和p+扩散层213。 p+扩散层213、 n+扩散层215和栅电极219连 接到连接栓塞224。 p+扩散层213和n+扩散层215的周边侧面被器件隔离 膜221绝缘。连接栓塞224是掩埋在绝缘中间层223中并贯穿绝缘中间层 223的导电栓塞。其上表面连接到绝缘中间层227中掩埋的互连226。
在密封环区206中，接近硅衬底201的表面形成p+扩散层213， p+扩 散层213与硅衬底201中的p阱209的上表面接触。p+扩散层213的表面连接到导电环225的下表面，导电环225被掩埋在绝缘中间层223中并贯穿 绝缘中间层223。在从导电环225朝向上层的方向中，依次连接导电环 229、导电环233、导电环237、导电环241和导电环245。导电环229、 导电环233、导电环237、导电环241和导电环245分别被掩埋在绝缘中 间层227、绝缘中间层231、绝缘中间层235、绝缘中间层239以及绝缘 中间层243中，并贯穿这些绝缘膜。密封环205由导电环225至245构成。 在图12中，形成有三个密封环205。
在研究了半导体芯片200的工作之后，本发明人发现，如图13所示， 在数字单元251中产生的噪声通过密封环205传送到模拟单元253。图13 是示出了噪声传播的路径的平面图。根据本发明人的研究，发现在这 些图中，通过密封环205传送到模拟单元253的噪声，导致模拟单元253
中的器件的故障。
本发明是基于如上所述的本发明人的新发现实现的，并且涉及通 过在保护环形成区中形成非导电部件来阻止噪声传播。
根据本发明的一个方面，提供一种具有第一和第二器件区的半导 体器件，包括 半导体衬底，
在半导体衬底上形成的绝缘中间层，以及
由在绝缘中间层中掩埋的导电膜构成并包围第一器件区的周边的 环形保护环，
其中在保护环形成区中形成非导电部件，非导电部件阻挡从第一 器件区通过保护环到第二器件区的路径中的导电。
在此使用的术语"保护环"指包围至少一个器件区的周边的环形 导电部件。该保护环可以是沿半导体衬底中的边缘(切割线)设置的 部件，如密封环。但是，沿切割线形成保护环不是必需的。例如，保 护环可以是包围在半导体衬底的中心内形成的第一器件区的部件，以
及第二器件区可以形成在比保护环更靠近切割线的位置处。保护环的 平面形状不局限于完全闭合的环，而是可以包括部分地有缺口的环和 一部分被绝缘中间层隔离的环。
在此使用的术语"保护环形成区"指在平面图中包括保护环的环 形区域，不论保护环完全是环形与否。除保护环之外，该区域还包括 例如半导体衬底和形成半导体衬底上的绝缘中间层。
在此使用的术语"非导电部件"指保护环形成区中的部件，其通 过阻挡从第一器件区通过保护环到第二器件区的路径中的导电，来使 第一区和第二区不导电。非导电部件的具体实施例包括(i)形成在该
路径中的绝缘区和(ii)形成在该路径中的pn结平面。
特定区域中的阻抗Z通常由公式(1)表示
Z = R+j (coL- 1/coC) (1)
其中co是频率，R是电阻，L是自感和C是电容。
本发明中的非导电部件具有由公式(1)表示的适当阻抗，以在实 际上可接受的程度上防止第一器件区和第二器件区之一中产生的噪声 被传输。如上所述，非导电部件的具体实施例包括(i)形成在该路径 中的绝缘区和(ii)形成在该路径中的pn结平面。在(i)中，R被增加， 以增加公式(1)中的Z。在(ii)中，C被减小，以增加公式(1)中的 Z。只要噪声的传输可以被减小至希望的水平或以下，则通过非导电部 件的导电阻挡就是适当的。也就是，只要噪声传播被阻止，弱电流是 可接受的。
上述(i)的例子是如下结构，即在包括非导电部件的区域中，半 导体衬底和保护环被构成非导电部件的绝缘膜隔离，而在除了包括非 导电部件的区域之外的区域中，保护环与半导体衬底连接。在该结构 中，在公式(1)中，包括绝缘膜的非导电部件具有大R，以便它可以
阻挡导电。
上述(ii)的例子是如下结构，即在半导体衬底的表面附近，设置 具有与半导体衬底的导电类型相反的导电类型的扩散层；在包括具有 相反导电类型的扩散层的区域中，保护环连接到半导体衬底的表面；
以及扩散层中的结平面构成非导电部件。在此，根据公式(1) ， c可 以被减小，以适当地增加z。因此，可以有效地阻止第一器件区和第二
器件区之间的噪声传播。具有相反导电类型的扩散层中的杂质浓度分 布可以从各种类型中选择，没有任何特定的限制。
上述(ii)的方面对于模拟和数字电路器件形成在第一器件区或第 二器件区中的结构是特别有效的。在这种结构中，当在数字电路器件 中产生的噪声通过上述路径传送时，通过有效地减小该路径中的总电
容C可以适当地增加阻抗Z。当公式(1)中的co小时，这种效果可以更
显著，以有效地阻止低频噪声的传输。
如上所述，本发明人已发现在特定器件区中产生的噪声通过诸 如密封环的保护环被传输到另一器件区，导致例如在另一器件区中的 器件故障。在本发明中，在保护环形成区中形成非导电部件。非导电 部件阻挡从第一器件区通过保护环到第二器件区的路径中的导电，从 而能够可靠地阻止第一和第二器件区之间的噪声传播。
因此，根据本发明，可以有效地阻止通过介于两个器件区之间的 保护环的噪声传播。


从下面结合附图的详细说明将使本发明的上述及其他目的、优点 和特征更明显，其中
图l是示出了根据本发明实施例的半导体器件的结构的平面图。 图2是沿图1的线I-I'的截面图。
图3是沿图i的线ii-n'的截面图。
图4是示出了根据本发明实施例的半导体器件的截面图。 图5是示出了根据本发明实施例的半导体器件的截面图。 图6是示出了根据本发明实施例的半导体器件的平面图。 图7是沿图6的线I-I'的截面图。
图8是示出了根据本发明实施例的半导体器件的截面图。
图9是示出了根据本发明实施例的半导体器件的平面图。
图10是示出了根据本发明实施例的半导体器件的平面图。
图ll是示出了半导体器件的平面图。
图12是沿图11的线I-I'的截面图。
图13是示出了半导体器件的平面图。
具体实施例方式
现在将参考说明性实施例来描述本发明。本领域技术人员将认识 到，使用本发明的讲述可以完成许多选择性的实施例，并且本发明不 局限于用于说明性目的而说明的实施例。
下面将参考附图详细描述本发明的实施例。在所有这些附图中， 公共元件由相同的标记表示，其描述被适当地省略。对于这些实施例， 主要描述保护环是沿半导体衬底的边缘形成的密封环的情况。但是， 本发明不局限于这种情况，而是保护环可以被布置在衬底中的器件形 成表面中的任意适当的区域中。这将在后面参考图10进行说明。
实施例l
图l是示出了本实施例中的半导体芯片的结构的平面图。图l所示 的半导体芯片100包括两个器件区，即硅衬底101中的逻辑单元151 (区 域A)和模拟单元153 (区域B)。半导体芯片100包括沿切割平面103 包围这些器件区的环形密封环区106。下面将描述密封环区106中形成 的密封环105 (图2和3)是由三个层叠的环形导电栓塞构成的示例性结 构。
图2是沿图i的线i-r的截面图，以及图3是沿图i的线n-ir的截面图。
图2和3的每个示出了密封环区106和邻近该区域的内部电路的结构。
图1至3所示的半导体芯片100是包括如下结构的半导体器件第一
和第二器件区(逻辑单元151和模拟单元153)，其包括半导体衬底(硅 衬底IOI);形成在半导体衬底上的绝缘中间层(第一绝缘膜123、第 二绝缘膜127、第三绝缘膜131、第四绝缘膜135、第五绝缘膜139和第 六绝缘膜143);以及在绝缘中间层中掩埋的导电膜(第一导电环125、 第二导电环129、第三导电环133、第四导电环137、第五导电环141以 及第六导电环M5)。
包括环形保护环(密封环105)的半导体芯片100具有非导电部件 104阻挡在保护环形成区(密封环区106)中形成的路径导电的结构， 环形保护环(密封环105)包围逻辑单元151或模拟单元153的周边，该 路径从逻辑单元151通过密封环105到模拟单元153。在该实施例中，密 封环105包围逻辑单元151和模拟单元153的周边。
密封环105沿硅衬底101的边缘布置并包围逻辑单元151和模拟单 元153的周边。密封环105包括沿硅衬底101的边缘的多个环形导电膜， 多个环形导电膜通过绝缘中间层层叠。
非导电部件104布置在逻辑单元151或模拟单元153附近。在该实施 例中，密封环105在逻辑单元151和模拟单元153附近。非导电部件104 具有直接在第一导电环125下面的整个区域上延伸的平面形状。
在半导体芯片100中的密封环区106中，形成有接近硅衬底101的表 面的第一扩散层(p+扩散层U3)和与p+扩散层的下表面接触的第二扩 散层(n阱lll)，第一扩散层具有与硅衬底101相同的导电类型，第二 扩散层具有与硅衬底101相反的导电类型。密封环105与p+扩散层113的表面接触。p+扩散层113的下表面和n阱lll的下表面构成非导电部件 104。 p+扩散层113的侧周边被器件隔离膜121覆盖和绝缘。
在该结构中，密封环105包括通过绝缘中间层层叠的多个环形导电 膜。在形成非导电部件104的区域中，密封环105包括连接到p+扩散层113 的表面的多个柱状导电栓塞。在形成非导电部件104的区域中，在平面 中导电栓塞可以被布置为对角的网格(diagonal lattice)。
在图1至3中将进一步详细描述半导体芯片100。
如图2和3所示，在半导体芯片100中，在硅衬底IOI (p衬底)上顺 序地形成第一绝缘膜123、第二绝缘膜127、第三绝缘膜131、第四绝缘 膜135、第五绝缘膜139、第六绝缘膜143以及钝化膜147。
逻辑单元151和模拟单元153包括在硅衬底101的表面附近的彼此 相邻的n阱lll和p阱109。 p阱109的端部在逻辑单元151或模拟单元153内。
在包括n阱lll的硅衬底101的表面上依次形成栅氧化膜117和栅电 极119。在硅衬底101中的n阱lll上的区域中设置用作源/漏区的p+扩散 层113和n+扩散层115。此外，在p阱109上依次形成栅氧化膜117和栅电 极119。在硅衬底101中的p阱109上的区域中设置用作源/漏区的n+扩散 层115和p+扩散层113。 p+扩散层和n+扩散层115被器件隔离膜121隔离。
p+扩散层113、 n+扩散层115和栅电极119连接到连接栓塞124。连接 栓塞124是掩埋在第一绝缘膜123中并贯穿第一绝缘膜123的导电栓塞。 连接栓塞124的上表面连接到在第二绝缘膜127中掩埋的第一互连126。
在形成密封环105的区域(密封环区106)中，在硅衬底IOI (p衬 底)的表面附近形成n阱lll,并且与p阱109的表面接触地形成p+扩散层
113。每个p+扩散层113的侧周边被器件隔离膜121绝缘。设置在第一绝 缘膜123中的第一导电环125连接到其底表面上的p+扩散层113和其上表 面上的第二导电环129的底部。在从第一导电环125朝着上层的方向中， 顺序地连接第二导电环129、第三导电环133、第四导电环137、第五导 电环141和第六导电环145。密封环区106中的n阱lll和模拟单元153中 的p阱109被硅衬底101 (p衬底)分开。
第二导电环129、第三导电环133、第四导电环137、第五导电环141 和第六导电环145分别由掩埋在形成在第二绝缘膜127、第三绝缘膜 131、第四绝缘膜135、第五绝缘膜139和第六绝缘膜143中的沟槽中的 导电材料制成并贯穿这些绝缘膜。这些导电环由如铜(Cu)的金属制 成，并且可以通过适当的方法来形成，如单镶嵌工艺和双镶嵌工艺。
连接栓塞124和第一导电环125布置在与硅衬底101上形成的层结 构(第一层)相同的水平面中，并且它们可以在一个工艺中由相同的 材料形成。同样，第一互连126和第二导电环129布置在与上面的层结 构相同的水平面中，并且它们可以在一个工艺中由相同的材料形成。
在由第一导电环125至第六导电环145构成的密封环105和硅衬底 IOI之间，有两个pn结，也就是，
(i) p+扩散层113和n阱lll之间的结；以及
(ii) n阱lll和硅衬底101之间的结。
在这些pn结部件中的结界面附近，形成载流子耗尽层，导致电容 的产生。在该实施例中，这种电容串连排列在从逻辑单元151通过密封 环105到模拟单元153的路径中。因此，结作为非导电部件104，以及也 可以减小公式(1)中的电容C的总和，导致路径中的阻抗Z增加。
下面将描述用于制造如图1至3所示的半导体芯片100的工艺。
可以通过使用例如如下所述的现有工艺，来制备半导体芯片IOO。 首先，在硅衬底101上形成器件隔离膜121 (STI:浅沟槽隔离)。接下
来，在硅衬底101上形成栅氧化膜117，如Si02膜，然后其上形成栅电极 119，如多晶硅膜，并且在硅衬底101上的给定区域中形成栅极。然后， 在接近硅衬底101表面的预定位置形成p阱109和n阱111。而且，在p阱 109和n阱lll上接近硅衬底101表面的预定位置处，形成p+扩散层113和 n+扩散层115。
随后，在硅衬底101的整个上表面上淀积第一绝缘膜123，并且通 过光刻形成掩模图形，掩模图形在要形成连接栓塞124和第一导电环 125的第一绝缘膜123中的区域上具有开口。然后，要形成连接栓塞124 和第一导电环125的区域被有选择地除去。然后，在硅衬底101的整个 上表面上形成用于连接栓塞124和第一导电环125的金属膜。该金属膜 可以由例如作为层叠膜的阻挡金属膜和填充凹部的钨(W)膜构成，该 层叠膜从底部顺序地形成钛(Ti)膜和钛氮化物(TiN)膜，钨(W) 膜与阻挡金属膜接触。然后通过例如CMP (化学机械抛光)除去第一 绝缘膜123上的金属膜。因此，形成连接栓塞124和第一导电环125。
接下来，在第一绝缘膜123的整个上表面上形成第二绝缘膜127。 如上所述，有选择地除去要形成第一互连126和第二导电环129的第二 绝缘膜127中的区域，以形成凹部。然后，在第二绝缘膜127的整个上 表面上顺序地形成作为多层膜的阻挡金属膜和填充凹部的Oi膜，该多 层膜从底部顺序地形成钽(Ta)膜和钽氮化物(TaN)膜，Cu膜与阻 挡金属膜接触。而且，通过例如CMP除去第二绝缘膜127上形成的金属 膜。因此，形成第一互连126和第二导电环129。
同样，通过镶嵌工艺连续地形成第三绝缘膜131、第三导电环133、 第四绝缘膜135、第四导电环137、第五绝缘膜139、第五导电环14K 第六绝缘膜143和第六导电环145。然后，在第六导电环145的整个上表 面上形成诸如多层膜的钝化膜147，在该多层膜中从底部顺序地形成
SiN膜、Si02膜、Si02膜和SiN膜。在钝化膜147中的比密封环105更靠近 切割平面103的区域中，可以形成环形沟槽，其贯穿钝化膜147并包围 密封环105的周边。因此，在制造半导体芯片100中的切割步骤中，可 以更可靠地阻止碎裂朝衬底内部传输。如上所述，可以制备半导体芯 片IOO。
第一绝缘膜123至第六绝缘膜143可以是例如Si02膜。这些绝缘中 间层可以是低介电常数膜。在此使用的低介电常数膜指具有例如3.5或 以下的特定介电常数"k"的膜。这种膜的例子包括SiOC膜、氢聚硅氧 垸膜、甲基聚硅氧垸膜、甲基氢聚硅氧烷膜和已被制成多孔的这些膜。 低介电常数膜可以由有机聚合物制成。
在绝缘膜之间，也就是说，第一至第六绝缘膜123至143之间，可 以形成诸如SiN膜的绝缘膜，其作为刻蚀停止膜或扩散阻挡层。
接下来，将描述半导体芯片100的效果。
在半导体芯片100中，在作为形成密封环105的区域的密封环区106 中形成非导电部件104。在非导电部件104中，作为密封环105的底层的 第一导电环125通过p+扩散层113连接到n阱111， n阱lll具有与硅衬底 101相反的导电类型。在第一导电环125和硅衬底101之间，形成作为非 导电部件104的pn结。密封环105和硅衬底101被非导电部件104中的电 容结隔离，导致耗尽层在该结中扩展。因此，由公式(1)表示的阻抗 会增加，以阻止噪声传播。而且，连接到第一导电环125的p+扩散层113 的侧周边被器件隔离膜121隔离并与硅衬底101绝缘。还能够阻挡从？+ 扩散层113的横向侧边通过硅衬底101的噪声传播路径。
因此，它可以阻止逻辑单元151中产生的噪声通过例如依次从硅衬 底IOI、密封环105和硅衬底101的路径传输到模拟单元153。因此，可 以防止模拟单元153中的器件发生故障。在该实施例中，在逻辑单元151和模拟单元153附近，在p+扩散层 113和n阱lll之间以及在n阱lll和硅衬底101 (p衬底)之间，有用作非 导电部件104且导电类型相反的两个结。因此，如后面在实施例2和3(图 4和5)中所述，与存在导电类型相反的一个部件的结构相比较，可以 更可靠地阻止低频噪声传输到模拟单元153。
在后面描述的实施例2和3中，在逻辑单元151和模拟单元153附近 的区域中包括非导电部件104。因此，与非导电部件104仅仅形成在模 拟单元153附近的区域中的结构相比，在从逻辑单元151至模拟单元153 的路径中可以串联排列更多非导电部件104，如后面的实施例4至6所 述。
在该实施例中，在具有与硅衬底101的表面相反的导电类型的扩散 层下面形成的非导电部件104是n阱lll和硅衬底101 (p衬底)之间的结 平面。因此，非导电部件104中的结电容小于非导电部件104是n+扩散层 115和硅衬底101之间的结平面的结构中的结电容，如后面的实施例3所 述。
如上所述，在半导体芯片100中，在从逻辑单元151通过密封环105 到模拟单元153的导电路径中串联地排列多达四个非导电部件104。而 且，作为一个非导电部件104的pn结中的电容可以被适当地减小，以适 当地减小上述公式(1)中的C。因此，该路径中的电容C的总和可以被 有效地减小，以适当地增加阻抗Z。当上述公式(1)中的co较小时，该 效果是显著的，导致更有效地减少半导体芯片100中的低频噪声的传 输。
在半导体芯片100中，可以在与逻辑单元151和模拟单元153中形成 的p+扩散层113同时的一个步骤中形成作为非导电部件104的p+扩散层 113。而且，也可以在与逻辑单元151和模拟单元153中形成的n阱lll同
时的一个步骤中形成作为非导电部件104的n阱111。因此，可以容易地 制造该结构，而没有用于形成非导电部件104的任何附加的制造步骤。
此外，在半导体芯片100中，非导电部件104形成在要形成密封环 105的整个区域上。因此，与后面描述的实施例4至6相比，可以进一步 简化器件结构，导致器件的制造更容易。
在密封环105的整个周边中，密封环105与硅衬底101的表面接触。 因此，在半导体100中的切割平面103的整个周边中，与后面描述的实 施例7相比，合适地确保了其作为密封环的功能。而且，密封环105的 整个上表面被钝化膜147覆盖。这可以防止切割过程中产生的碎裂到达 在密封环105的内部布置的逻辑单元151或模拟单元153。此外，保护了 半导体芯片100免受来自外部气氛的湿气或离子的影响。
由于密封环105与硅衬底101的表面接触，因此即使当如实施例7所 述在制造密封环105中采用等离子体，电荷也可以释放到硅衬底。因此， 可以防止由于这种制造工艺引起的密封环105中的电荷存储。因此，在 充分地保证作为密封环105的功能的同时，可以防止逻辑单元151和模 拟单元153之间的噪声传播并且可以增加制造中的可靠性。
因此，由于在半导体芯片100中减小由密封环105造成的数字噪声 的芯片内散布，因此，该芯片可以被适当地用于例如具有数字区和模 拟区在一起的半导体集成电路。
在图2和3中，已描述了密封环区106中的n阱lll和逻辑单元151或 模拟单元153中的p阱109被隔离的结构，但是这些部件可以彼此接触。 在n阱lll和p阱109被硅衬底101 (p衬底)隔离的结构中，如图2和3所 示，n阱lll的横向侧中的pn结部件变为n阱lll和硅衬底lOl (p衬底) 之间的结，以致与pn结中的n阱lll和p阱109接触的结构相比，可以减 小结电容。因此，逻辑单元151和模拟单元153之间的阻抗可以被更有
效地增加，以更有效地阻止通过n阱lll的横向侧的噪声传播。
在图2和3中，示出了在第一导电环125的每一个中形成p+扩散层 113的结构。但是，可以形成一个公共的p+扩散层113，用于这些第一导 电环125。通过对各第一导电环125隔离地形成p+扩散层113，增加阻抗 的效果可以更显著。
在图2和3中，示出了在由多个(在该实施例中为三个)环形导电 部件构成的密封环105的整个底表面上形成一个n阱lll的结构。n阱lll 可以隔离地形成在每个p+扩散层113的下面。因此，逻辑单元151和模拟 单元153之间的噪声传播可以被更有效地阻止。
在图2和3中，示出了在第一绝缘膜123中形成环形凹部以及在该凹 部中掩埋第一导电环125的结构。在此，在该实施例和其它实施例中， 在第一绝缘膜123中的多个柱形凹部以及用于形成连接栓塞124的凹部 可以是等角地，在各凹部中可以掩埋多个柱状导电栓塞，其连接第二 导电环129以及具有与第一导电环125相同的截面形状(图2和3)。使 用柱状的导电栓塞代替第一导电环125，在第一绝缘膜123的层中可以 增加密封环105的电阻，从而能够更可靠地阻止低频噪声传输到模拟单 元153。
当在第一绝缘膜123中使用柱状的导电栓塞代替第一导电环125 时，多个导电栓塞可以被布置为对角的网格，如在平面中交错的(棋 盘格花纹)网格。因此，第一绝缘膜123的层也可以更有效地用作密封 环105。
在下面的实施例中，将主要描述不同于实施例l中的各方面。 实施例2
在实施例l所描述的半导体芯片中，密封环区106可以具有下列截
面结构。在本实施例中，也可以参考图l描述半导体芯片中的平面结构。 图4是示出了根据本实施例的半导体器件的结构的截面图。尽管图4示
出了沿图i的线ii-ir的截面图，对应于实施例i中的图3，但是i-r截面可
以具有图4中的结构，其中图4中的模拟单元153是逻辑单元151。
如图4所示，本实施例的半导体器件包括扩散层(n+扩散层115和n 阱lll)，其具有与硅衬底101相反的导电类型，接近硅衬底的表面， 并且密封环105连接到n+扩散层115的表面。而且，n阱lll中的结平面是 非导电部件104。
在该结构中，密封环105包括多个导电环(第一导电环125至第六 导电环145)，其通过第一绝缘膜123至第六绝缘膜143相邻。在形成非 导电部件104的区域中，密封环105包括连接到n阱lll的表面的多个柱 状导电栓塞。在形成非导电部件104的区域中，在平面中导电栓塞可以 被布置为对角的网格。
更具体地说，逻辑单元151和模拟单元153可以具有如实施例1所述 的截面结构。如图4所示，密封环区106的基本结构如图2和3所示，除 了在硅衬底101中的n阱上形成n+扩散层115代替p+扩散层113以及第一 导电环125的底部连接到形成n+扩散层115的硅衬底101的表面之外。各 n+扩散层115的横向周边被器件隔离膜121覆盖并且被彼此隔离。
后面在实施例3和6中描述的图4和图5中，示出了为每个第一导电 环125形成隔离的n+扩散层115的结构，但是可以为各第一导电环125形 成公共的n+扩散层115。通过为每个第一导电环125形成隔离的n+扩散层 115，增加阻抗的效果可以更显著。
图4示出了在多个(在图4中为三个)n+扩散层115的整个区域下面 延伸的一个n阱lll的结构，但是如实施例l所述，可以在每个n+扩散层 115的下面隔离地形成n阱111。因此，可以更有效地阻止逻辑单元151
和模拟单元153之间的噪声传播。
此外，在该实施例中，密封环105的底部，也就是，第一导电环125 的底部与硅衬底101的表面接触，其中硅衬底101的表面包括具有与硅 衬底IOI (p衬底)相反导电类型的n+扩散层115。在n+扩散层115下面的 n阱lll和硅衬底101 (p衬底)之间形成结，作为非导电部件104。通过 pn结形成的两个非导电部件104串联地布置在从逻辑单元151通过密封 环105到模拟单元153的路径中，密封环105和硅衬底101被非导电部件 104中的电容结隔离，从而可以增加阻抗，以阻止噪声传播，如实施例 l所述。
而且，将该实施例的结构与下面的实施例3的结构相比较，实施例 3 (图5)包括直接在第一导电环125下面的硅衬底101 (p衬底)的表面 附近的n+扩散层115,而本实施例(图4)除n扩散层115之外还包括n阱 111。n阱lll和硅衬底101之间的电容小于n+扩散层115和硅衬底101之间 的电容。因此与实施例3相比，图4所示的结构可以减小结电容。因此， 本实施例具有如下特征通过非导电部件104可以更有效地增加阻抗， 导致更可靠地阻止噪声传播。
此外，在图4中，密封环区106中的n阱lll和逻辑单元151或模拟单 元153中的p阱109被隔离，如图2和3。因此，与n阱lll和p阱109接触以 形成pn结的结构相比较，可以减小结电容。因此，可以更有效地增加 逻辑单元151和模拟单元153之间的阻抗。
实施例3
在实施例l中描述的半导体芯片中，密封环区106可以具有下列截 面结构。此外，在本实施例中，也可以参考图l描述半导体芯片中的平 面结构。图5是示出了根据本实施例的半导体器件的结构的截面图。尽 管图5示出了沿图l的线II-n'的截面图，其对应于实施例1中的图3，但是 I-I'截面可以具有图5中的结构，其中图5中的模拟单元153是逻辑单元 151。
如图5所示，在本实施例的半导体器件中，密封环区106具有如实 施例2中的半导体芯片那样的基本结构，除了在硅衬底101中不形成n阱 lll之外。
此外，在该实施例中，密封环105的底部，也就是，第一导电环125 的底部与硅衬底101的表面接触，硅衬底101的表面包括具有与硅衬底 101 (p衬底)相反导电类型的n+扩散层115。在n+扩散层115和硅衬底101 (p衬底)之间形成的结，作为非导电部件104。因此，在该实施例中， 如在实施例2中，在从逻辑单元151通过密封环105到模拟单元153的路 径中串联地布置通过pn结形成的两个非导电部件104，并且密封环105 和硅衬底101被非导电部件104中的电容结隔离，从而能够增加阻抗， 以阻止噪声传播。
在图5中，为多个第一导电环125的每一个形成n+扩散层U5。因此， 与在多个第一导电环125的整个区域下面形成一个n+扩散层115的结构 相比，增加阻抗的效果可以更显著。
此外，在该实施例中，p阱109不在密封环区106上延伸，而是在逻 辑单元151或模拟单元153处终止。而且，用作非导电部件104的pn结平 面是n+扩散层115和硅衬底101 (p衬底)之间的结平面。如果p阱109在 密封环区106上延伸，那么pn结平面是n+扩散层115和p阱109之间的结平 面。相反，在该实施例中，通过不形成p阱109，而是形成n+扩散层115 和硅衬底IOI (p衬底)之间的结平面，可以进一步减小结电容。因此， 可以更有效地增加阻抗，以更可靠地阻止噪声传播。
实施例4
尽管在实施例1至3中在整个密封环区106上形成非导电部件104， 但是图3至5所示的非导电部件104可以形成在至少逻辑单元151或模拟
单元153的附近。将参考在模拟单元153附近形成非导电部件104的结 构，来具体地描述本实施例和后面的实施例。而且，在本实施例中， 将描述具有如实施例1所述的非导电部件104的结构。后面在实施例5或 6中将分别描述非导电部件104是如实施例2或3所述那样的半导体芯 片。
图6是示出了根据本实施例的半导体芯片的结构的平面图。图6所 示的半导体芯片具有如实施例I中的半导体芯片IOO (图l)所述的基本 结构，除了密封环区106包括第一区域106a和第二区域106b之外，其中 第一区域106a具有后面的图7所示的截面结构，第二区域106b具有如上 所述的图3所示的截面结构。第一区域106a是没有非导电部件104的区 域，而第二区域106b是包括非导电部件104的区域。
图7是沿图6的线I-I'的截面图。图7示出了第一区域106a的截面结 构。在图7中，从逻辑单元151到密封环区106，在硅衬底101的上表面 附近形成p阱109。形成与p阱109的表面接触的p+扩散层113。 p+扩散层 113中的横向周边被器件隔离膜121彼此隔离。第一导电环125的底部与 具有p+扩散层113的硅衬底101的表面接触。
在图7所示的半导体芯片中，n-II'截面具有参考实施例l中的图3描 述的结构。图3中的密封环区106对应于该实施例中的第二区域106b。
此外，参考图6，例如，第二区域106b可以形成在邻近模拟单元153 的区域中。而且，除邻近模拟单元153的区域之外，还可以优选地形成 在隔开预定距离的区域中，例如，衬底平面中的逻辑单元151和模拟单 元153之间的最小裕度。
更具体地说，假定在衬底平面中逻辑单元151的端部和模拟单元 153的端部之间的最小距离是L，那么第二区域106b延伸至一位置，该 位置距离邻近模拟单元153的区域和模拟单元153的端部约为长度L。因
此，可以更可靠地阻止逻辑单元151中产生的噪声经由密封环105传输 到模拟单元153。
在本实施例的结构中，密封环区106是在邻近模拟单元153的区域 中及其附近的包括非导电部件104的第二区域106b。因此，通过密封环 105的噪声传播可以被阻止，如实施例l。
在本实施例中，在第一导电环125和硅衬底101之间，第二区域106b 包括用作导电类型相反的非导电部件104的两个结平面，它们在p+扩散 层113和n阱lll之间，和在n阱lll和硅衬底101 (p衬底)之间。因此， 由两个pn结形成的两个非导电部件104被串联地布置在从逻辑单元151 通过密封环105到模拟单元153的路径中。因此，与如后面描述的实施 例5和6的路径中形成导电类型相反的一个部件的结构相比，可以更可 靠地阻止低频噪声传输到模拟单元153。
实施例5
实施例2 (图4)中描述的结构可以应用于实施例4中邻近模拟单元 153的区域中及其附近形成的第二区域106b。
此外，在该结构中，密封环区106包括邻近模拟单元153的区域中 及其附近的非导电部件104。因此，在从逻辑单元151通过密封环105到 模拟单元153的路径中有由pn结形成的一个非导电部件104。因此，如 实施例4所述，可以阻止通过密封环105的噪声传播。
将本实施例的结构与实施例6比较，在实施例6中，在直接在第一 导电环125下面的硅衬底101的表面附近有n+扩散层115，而在本实施例 中不仅有n+扩散层115而且有n阱111。因此，与实施例6相比，该实施例 中的结电容可以更小。也就是，在该结构中，可以通过形成非导电部 件104显著地增加阻抗。因此，可以更可靠地阻止噪声传播。
实施例6
实施例3 (图5)中描述的结构可以应用于实施例4中邻近模拟单元 153的区域中及其附近形成的第二区域106b。
此外，在该结构中，密封环区106包括邻近模拟单元153的区域中 及其附近的非导电部件104。因此，在从逻辑单元151通过密封环105到 模拟单元153的路径中有由pn结形成的一个非导电部件104。因此，如 实施例4和5所述，可以阻止通过密封环105的噪声传播。
实施例7
在以上实施例中，通过在逻辑单元151和模拟单元153之间的导电 路径中形成用作非导电部件104的pn结来增加阻抗，以使逻辑单元151 和模拟单元153之间的路径是非导电的。只要非导电部件104可以阻挡 从逻辑单元151通过密封环105到模拟单元153的导电路径，则它可以具 有任意结构，具体地可以具有如下结构，即密封环105具有掩埋在绝缘 膜中的缺口 (defective)部件。
本实施例的半导体芯片也具有实施例4至6中的图6所示的平面形 状。而且，图6中的I-I'截面的结构如参考图7所述，而II-II'截面的结构 如图8所示。图8示出了根据本实施例的半导体芯片的结构的截面图。
如图8所示，包含非导电部件104的第二区域106b在逻辑单元151或 模拟单元153附近(在本实施例中，模拟单元153)。
密封环区106中的包括非导电部件104的第二区域106b中，硅衬底 101和密封环105被第一绝缘膜123隔离，并且第一绝缘膜123构成非导 电部件104。而且，在除了包括非导电部件104的第二区域106b以外的 区域(第一区域106a)中，密封环105连接到硅衬底101。
更具体地说，第二区域106b的基本结构如对图7所示的第一区域
106a所述，除了p阱109终止在模拟单元153内以及在第二区域106b中不 形成第一导电环125之外。在第二区域106b中，密封环105的底部是邻 近于第一绝缘膜123的第二导电环129，并且用作非导电部件104的第一 绝缘膜123介于密封环105和硅衬底101之间。密封环105和硅衬底101被 第一绝缘膜123绝缘。
此外，在本实施例中，可以在邻近模拟单元153的区域中形成第二 区域106b，如实施例4所述。而且，除邻近模拟单元153的区域之外， 还可以优选地形成在隔开预定距离的区域中，例如衬底平面中的逻辑 单元151和模拟单元153之间的最小裕度。
下面将描述根据本实施例(图6至8)的半导体芯片的效果。
本实施例的半导体芯片包括第一绝缘膜123的层中的部分地缺口 的第一导电环125。具体地，如图8所示，由第二区域106b限定形成密 封环105的密封环区106，第二区域106b包括邻近模拟单元153的区域中 及其附近的非导电部件104。在第二区域106b中，密封环105的底部与 第一绝缘膜123接触，从而密封环105和硅衬底101不通过第一导电环 125连接，而是被第一绝缘膜123绝缘，也就是不导电。因此，非导电 部件104可以是在上面的公式(1)中具有大R的区域，以增加阻抗Z。 因此，该结构可以阻止逻辑单元151中产生的噪声例如通过由硅衬底 101、密封环105和硅衬底101顺序地构成的路径传送到模拟单元153。 因此，可以阻止模拟单元153中的器件发生故障。
密封环105仅仅在第二区域106b中与硅衬底101不接触，而在第一 区域106a中，第一导电环125与硅衬底101中的p+扩散层113的表面接触。 而且，有缺口的导电环仅仅是第二区域106b中的第一导电环125，而另 一导电环环形地形成在整个周边上。因此，在半导体芯片100中的切割 平面103的整个周边上适当地确保了作为密封环的功能。
尽管技术领域是不同的，但是日本未决公开专利公开
No.2002-270608描述了一种半导体集成电路器件，其包括构成防潮环的 导体围栏。该半导体集成电路器件包括在硅衬底中掩埋的绝缘膜。该 导体围栏通过诸如整个周边上的多晶硅的导体区连接到绝缘膜。
在研究之后，本发明人发现在用于以上结构的制造工艺中可能 发生元件的损坏，如构成导体围栏的Cu膜或绝缘膜的碎裂。这看起来 是因为对于导体围栏连接到整个周边上的绝缘膜的结构，电荷不能从 导体围栏逃逸，从而电荷易于存储在导体围栏中，例如，在制造工艺 中的等离子体辐射过程中，这种存储的电荷易于在元件中引起损坏。
相反，在本实施例(图6至8)的半导体芯片中，在邻近模拟单元 153的区域中及其附近，密封环区106是第一区域106a。在第一区域106a 中，第一导电环125连接到具有与硅衬底101相同导电类型的区域，具 体地，连接到包括p+扩散层113的硅衬底101的表面。因此，即使当在用 于形成密封环105的工艺中使用等离子体，也可以阻止密封环105内的 电荷存储，以有效地将电荷释放到硅衬底IOI。因此，在该结构中，可 以阻止从逻辑单元151到模拟单元153的噪声传播，并且可以进一步增 加制作稳定性。因此，在该半导体芯片100中，可以可靠地阻止由于制 造工艺引起的元件损坏。
实施8
在以上实施例中，已描述了密封环105是邻近模拟单元153的区域 中及其附近的环状闭合环的半导体芯片，用作阻挡密封环105和硅衬底 101之间的导电的非导电部件104的区域在平面方向上在衬底中延伸。 但是，密封环105可以是部分地有缺口圆圈，并且该结构可以包括在 硅衬底101的法线中切割密封环105的绝缘中间层，作为非导电部件 104。
具体地，在第二区域106b中，密封环105包括在相互隔离的第一绝
缘膜123至第六绝缘膜143中掩埋的多个柱状导体，并且多个柱状导体 在平面中布置为对角的网格。隔离多个柱状导体的第一绝缘膜123至第 六绝缘膜143是在上面的公式(1)中具有大R值的区域，其作为非导电 部件104。
另外地，本实施例的结构可以与如上所述的实施例1至7的任意一 个结合，以更可靠地阻止噪声传播。
图9是示出了这种半导体芯片的结构的平面图。在图9所示的半导 体芯片中，在第二区域106b中，从顶部到底部切割密封环105。在第二 区域106b中，具有图3至6所示的截面形状的条状环形导体被布置为对 角的网格，具体地，交错的(棋盘格花纹)网格。
尽管已参考附图描述了本发明的一些实施例，但是这些仅仅是说 明性的，可以采用除如上所述结构以外的各种结构。
例如，尽管上面的实施例已描述了密封环105是三个环形导体的密 封环105，但是密封环105中的环形导体的数目没有限制，并且可以适 当地选择该数目。通过采用密封环105包括多个，特别是三个或以上环 形导体的结构，甚至在形成非导电部件104时，也可以更有效地展现出 其作为密封环105的基本功能。
尽管以上实施例已描述了在切割平面103内沿切割平面103形成密 封环105的结构，但是密封环105不是必需沿切割平面103形成，如后面 参考图10所述。
虽然上面的实施例已描述了密封环105包围逻辑单元151和模拟单 元153的周边的结构，但是半导体芯片可以釆用上述实施例的任意结 构，其中半导体芯片包括包围逻辑单元151和模拟单元153的至少一个
的保护环。
具体地，可以采用图10所示的结构，其中在保护环的外面布置包
围逻辑单元151和模拟单元153的周边的环形保护环。而且，上述实施 例中描述的任意结构可以应用于形成保护环的区域，作为密封环106。 此外，在这种结构中，在邻近模拟单元153的区域中及其附近可以形成 至少一个非导电部件104，以阻止噪声从逻辑单元151通过密封环105传 送到模拟单元153。
尽管上述实施例已描述了逻辑单元151和模拟单元153包括互补的
场效应晶体管的结构，但是逻辑单元151或模拟单元153的结构不局限
于此。而且，尽管上述实施例已描述了逻辑单元151和模拟单元153形
成为硅衬底101中的器件区并且形成包围至少逻辑单元151的周边的保
护环的结构，但是器件区不局限于逻辑单元151或模拟单元153，并且
可以采用如下的替换结构，其中存在会发生噪声传播问题的至少一个
器件区，并且在被保护环包围的区域内形成该区域和另一个器件区中 的至少一个。
很显然本发明不局限于上述实施例，在不脱离本发明的范围和精 神的条件下可以进行改进和改变。
权利要求
1.一种具有第一和第二器件区的半导体器件，包括半导体衬底，在所述半导体衬底上形成的绝缘中间层，由所述绝缘中间层中掩埋的导电膜构成并包围所述第一器件区的周边的环形保护环，以及具有与在所述第一器件区的所述半导体衬底中形成的所述半导体衬底的导电类型相同的导电类型的阱区；其中在保护环形成区中形成非导电部件，该非导电部件阻挡从所述第一器件区通过所述保护环至所述第二器件区的路径中的导电；在所述半导体衬底的表面附近，设置具有与所述半导体衬底的导电类型相反的导电类型的扩散层；所述保护环连接到所述扩散层的表面；以及所述扩散层中的结平面构成所述非导电部件。
2. 根据权利要求l的半导体器件， 述第一或所述第二器件区的附近。
3. 根据权利要求l的半导体器件， 和所述第二器件区的周边。
4. 根据权利要求l的半导体器件， 绝缘中间层彼此相邻的多个导电膜。其中所述非导电部件形成在所其中所述保护环包围所述第一其中所述保护环包括通过所述
5.根据权利要求l的半导体器件，其中所述保护环包括通过所述绝缘中间层彼此相邻的多个导电膜； 在包括所述非导电部件的区域中，所述保护环包括连接到所述扩 散层的所述表面的多个柱状导电栓塞；以及在包括所述非导电部件的所述区域中，所述导电栓塞在平面中布 置为对角的网格。
6. 根据权利要求l的半导体器件，其中所述扩散层与在所述第一 和第二器件区中设置的扩散层分离。
7. 根据权利要求l的半导体器件，其中所述非导电部件具有直接 在所述导电膜下面的所述整个区上延伸的平面形状。
8. 根据权利要求l的半导体器件，其中所述保护环包括在所述绝缘中间层中掩埋并相互隔离的多个柱状导体；所述多个柱状导体在平面中布置为对角的网格；以及 隔离所述多个柱状导体的所述绝缘中间层构成所述非导电部件。
9. 根据权利要求1的半导体器件，其中所述保护环沿所述半导体 衬底的边缘形成。
全文摘要
本发明涉及一种半导体芯片(100)，包括逻辑单元和模拟单元(153)。而且，该半导体芯片(100)包括硅衬底(101)；在硅衬底(101)上形成的第一绝缘膜(123)至第六绝缘膜(143)；以及由在第一绝缘膜(123)至第六绝缘膜(143)中掩埋的第一导电环(125)至第六导电环(145)构成的环形密封环(105)，环形密封环(105)包围逻辑单元和模拟单元(153)的周边。在密封环区(106)中，形成用作非导电部件(104)的pn结，其阻挡从逻辑单元通过密封环(105)到模拟单元(153)的路径中的导电。
文档编号H01L23/00GK101355059SQ20081014456
公开日2009年1月28日 申请日期2005年11月16日 优先权日2004年11月16日
发明者中柴康隆 申请人:恩益禧电子股份有限公司