专利名称：半导体器件的制作方法
技术领域：
本发明涉及包括作为静电放电(下文称为ESD)保护元件的由浅沟槽结构隔离 的n型MOS (NMOS)晶体管。 背景狱
在包括MOS晶体管的半导体器件中， 一不导通晶体管被用作ESD保护元 件用于防止由于由用于外部连接的焊盘的静电而导致的内部电路的击穿，该不 导通晶体管是其栅极电位被固定在地(Vss)的处于不导通状态的NMOS晶体 管。
由于不像形成例如逻辑电路的内部电路的普通MOS晶体管，所述不导通 晶体管必须立即流过由静电产生的大量的电流，所以在很多情况下对于所述晶 体管需要大约几百微米的大的宽度(宽度W)。
虽然所述不导通晶体管的栅极电位被固定在Vss以保持所述不导通晶体管 处于不导通的状态，但是如在构成所述内部电路的NMOS晶体管中域值电压小 于1V，某种fUt上允许亚域值电流的产生。如上所述该不导通晶体管的宽度W 大，并因此在工作中处于待机的关断漏泄电流变得更大，其导致了在带有所述 不导通晶体管的W^成电路(IC)的工作期间处于待机时电流损耗增加的问 题。
特别是，在使用激勾槽作为器件隔离的半导体器件的情况下，存在一个问 题，邻近所述浅沟槽的区域包括例如由结构本身或其制造方法产生的易于产生 漏泄电流的晶体缺陷层等的区域，因此难于减小所述不导通晶体管的关断漏泄 电流。
作为减少所述保护元件的漏泄电流的方法，提出了在电源线(Vdd)和地 (Vss)之间提供多个晶体管以便完全地切断其间的电流通路(例如，参见 JP2002-231886A的图1)。
然而，当使得所述宽度W变小以减小所述不导通晶体管的关断漏泄电流
时，^J户功能不能被充分地实现。除te外，在如JP2002-231886A提出的鄉 有多个晶体管以切断在电源线(Vdd)和地(Vss)之间的电iiiW的半导皿 件中，由于半导^^牛包括多个晶体管，其占据的面积增加，导致了半导條 件财的增加。
发明内容
为了解决战问题，根据本发明的半导WM牛如下构造。 在包括由用于器件隔离的浅沟槽环绕的用于静电放电保护的n型金属氧化 物半导体晶体管的半导#||件中，用于静电放电傲户的n型金属氧化物半导体
晶体管形自外部连接端子和内部电路区之间，以保护形成在内部电路区中的 内部元件免于静电放电击穿，所述用于静电放电保护的n型金属氧化物半导体 晶体管包括n型区，所述n型区以通过和所逾漏极区相接触的p型区与所述漏 极区分离的方式，布置在用于静TO电保护的n型金属氧化物半导体晶体管与 栅电极相对的漏极区一侧上，并5i^鹏卜部连接端子接收信号。
进一步，和所述用于ESD傲户的NMOS晶体管的漏极区接触的p型区形 成为具有一宽度，当等于或髙于所述半导條件的电源电压的电压施加在从外 部连接端子接收信号的n型区时，其允许/A^鹏卜部连接端子接收信号的所述n 型区M51穿通与用于ESD保护的NMOS晶体管的所述漏极区导通。
进一步，所^!A外部连接端子接收信号的n型区以经过所述p型区由用于 ESD保护的NMOS晶体管的漏极区包围的^1^成。
M51J^方法，可以获得一半导皿件，其包括用于ESD保护的NMOS 晶体管，该画OS晶体管衝贿充分的ESD保护功能同时舰PIiJ^f逾漏泄 电流特征到所述浅沟槽隔离的产生或fflilii免产生漏泄电流的区,保持所述 关断漏泄电流小，而不增加制造步骤或其占据的面积。
在附图中-
图1为示出了根据本发明第一实施例的半导,件的用于ESD保护的 NMOS晶体管的示意平面亂以及
图2为示出了根据本发明第二实施例的半导体器件的用于ESD保护的 NMOS晶体管的示意平面图。
具体实施例方式
(第一实施例)
图1为示出了根据本发明第一实施例的半导皿件的用于ESD保护的 NMOS晶体管的示意平面图。
由n MS^杂区形成的一对源极区501和漏极区503布置在p型半导体衬 /^±，由氧化繊等形成的栅t形櫞膜(未示出)置于所述源极区501和臓 漏极区503之间，并且由多晶硅等形成的栅极电极502形鹏所述栅极绝缘膜 的上表面上。 一浅沟槽结构被用于与其他元件的绝缘，并且晶体管的周界由浅 沟槽隔离区504包围。
在图l的实施例中，示出了两个栅极电极502，以及分别置于所述栅极电 极502每一侧上的两Xt源极区501和漏极区503。在漏极区503附近，经过与所 述漏极区503接触的p型区602形成有W卜部连接端子接收信号的n型区601 。 在这种情况下，所述p型区602形成为具有一宽度，当SM^f述半导^^件的 电源电压的电压施加到所述n型区601时，该宽度允许iim^卜部连接接收信 号的n型区601和所述漏极区503之间i!31穿通的导通。在该实施例中，两个 用于ESD保护的NMOS晶体管对称,供有作为其中心的n型区601 。也可能 非娥尔地仅衝共一个用于ESD保护的NMOS晶体管。
适当,合^0f述p型区602中的p型杂质浓度和所述p型区602的宽度， 可以^0f要施加的电压下形鹏M卜部连接瑞子接收信号的n型区601和戶脱 漏极区503之间的穿通。在电压不髙于所述电源电压的信号在半导体器件的正 常工作^l呈中被施加到外部端子的状态下，如上戶;f^^择所述p型区602的宽 度，n型区601和漏极区503 fflil相反导电性的p型区602电性分离。因此，施 加到外部端子的信号(电压)不会传输至,于ESD保护的NMOS晶体管的漏 极区503 ，允许实质上防止用于ESD保护的NMOS的关断漏泄电流的产生。
另一方面，到外部连接端子的大电压(例如静电脉冲)的施加开始了由在 /A^卜部连接端子接收信号的n型区601和漏极区503之间的穿通引起的导电， 导致用于ESD保护的NMOS晶体管的双极作用以充分地实现对内部电路元件 的保护功能。
(第二实施例)
图2为示出了根据本发明第二实施例的半导WI件的用于ESD保护的 NMOS晶体管的示意图。第二实施例不同于图1所示的第一实施例，在于M卜部连接端子接收信号的n型区601完全被p型区602包围。
借助这种结构，M卜部连接端子接收信号的n型区601没有与浅沟槽隔离 区504 ,的部分，因此不担心在邻^^TO浅沟槽隔离区504的部分中漏泄电 流，与图1所示的第一实施例相比较，其育辦更有效地阻止漏泄电流的产生。 其他部分由如图1的相同的参考*祝标明，因此省略了它们的说明。
图1和图2的实施例示出了用于ESD保护的NMOS晶体管的例子，该用 于ESD保护的NMOS晶体管为了简单而具有常规结构，但是本发明不限于此。 无需说明的是本发明可以通过使用例如轻掺杂漏极(LDD)结构或者其中漏极 区503与栅极电极502离开一定的宽度的偏移漏极结构而容易地实现。
权利要求
1.一种半导体器件，包括布置在半导体衬底上的用于静电放电保护的n型金属氧化物半导体晶体管，其置于外部连接端子和内部电路区之间以便布置在所述内部电路区中的内部元件被保护免于静电放电击穿；p型区，布置在所述半导体衬底上与所述n型金属氧化物半导体晶体管的漏极区接触；n型区，置于所述漏极区与所述n型金属氧化物半导体晶体管的栅极电极相对的侧上，通过所述p型区与所述漏极区分离，并从所述外部连接端子接收信号；以及浅沟槽区，围绕所述n型金属氧化物半导体晶体管、所述p型区、以及所述n型区用于隔离。
2、 根据权利要求1的半导^H件，其中所述p型区具有一宽度，该宽度允 许当比所述半导体^#的电源电压高的电压施加到所述n型区时所述n型区和 所述漏极之间的穿通弓胞的导通。
3、 根据权利要求1的半导皿件，其中所述n型区完全由所述p型区包围。
4、 根据权利要求1的半导 1#,其中多个用豫电放电保护的n型金属 氧化物半导体晶体管相对于作为中心的所述n型区对称地布置。
5、 根据权利要求1的半导#^件，其中用于静电放电微的戶腿n型金属 氧化物半导体晶体管为具有轻^^漏极结构的n型金属氧化物半导体晶体管。
6、 根据权利要求1的半导^^件，其中用于静电放电微的n型金属氧化 物半导体晶体管为具有偏移漏极结构的n型金属氧化物半导体晶体管。
全文摘要
本发明涉及一种半导体器件。在包括由用于器件隔离的浅沟槽包围的用于静电放电保护的n型金属氧化物半导体晶体管的半导体器件中，为了抑制处于关断状态的关断泄露电流，在用于ESD保护的n型金属氧化物半导体晶体管的漏极区附近，形成经过与用于ESD保护的NMOS晶体管的所述漏极区接触的p型区的从外部连接端子接收信号的n型区。
文档编号H01L27/04GK101373769SQ20081016116
公开日2009年2月25日 申请日期2008年8月22日 优先权日2007年8月22日
发明者鹰巢博昭 申请人:精工电子有限公司