专利名称：半导体器件的制作方法
技术领域：
本发明涉及一种半导体器件。
背景技术：
一般来说，很难100%地消除由在线工艺中产生的微粒而引起的布线中 的电短路的来源，其直接影响了晶片的产量。在处理过程中，当由于存储单 元中产生的缺陷而使得存储器件的单位单元(unit cell)不能正确运行时，经 常利用半导体器件修复结构。半导体器件修复结构包括通过运行预先准备的 电路而执行失效单位单元(inoperative unit cell)的功能。
在实际操作中，通常将修复单元结构增加到半导体器件中以保证一定的
图1是依据现有技术的半导体器件的位线和反相位线(bit bar line)的平 面图，图2是图1中的半导体器件沿线I-I'的剖面图。
如图1和图2所示，为了驱动晶体管(未示出)，半导体器件提供了至 少一根位线10和至少一根反相位线20。
位线10和反相位线20通过反复交替而形成。
位线10和反相位线20分别通过第一接触件11和第二接触件21连接到 衬底1。
由于半导体器件制造技术的发展，形成在同一层上的位线之间的间距持 续减小，原来不成为问题的小的微粒现在是降低产量的主要原因。
发明内容
6本发明提供了具有位线和反相位线的半导体器件的实施例。依据实施 例,该反相位线可以是位线的反相信号。
在一个实施例中，半导体器件包括第一电介质，位于衬底上；第一组 线，包括位线，位于该第一电介质上；第二电介质，位于该第一组线上；以 及第二组线，包括反相位线位于该第二电介质上，其中该位线和该反相位线 交替排列。
在另一实施例中，该第一组线可以包括位线和反相位线对，并且该第二 组线可以包括位线和反相位线对。该第一组和该第二组可以跨过衬底而交替 设置。
在又一实施例中，半导体器件包括第一电介质，位于衬底上；第一组 线，以第一位线、第一电源线、第一反相位线和第二电源线的顺序排列在该 第一电介质上；第二组线，与该第一组交替并且以第二位线、第三电源线、 第二反相位线和第四电源线的顺序排列在该第二电介质上。
在再一实施例中，半导体器件包括第一电介质，位于衬底上；第二电 介质，位于该第一电介质上；位线，形成为交替设置在该第一电介质和该第 二电介质中的电连接的位图案；反相位线，形成为电连接交替设置在该第一 电介质和该第二电介质中并和位图案相反的电连接反相位图案。
因此，该半导体器件的距离最近的位线、反相位线、电源线和地线中的 至少两个形成在不同的层上，以减少由于线之间的微粒而产生的缺陷并增加
在附图和下文的描述中阐述了一个或者多个实施例的细节。通过说明 书、附图和权利要求书，其它的特征是显而易见的。
图1是依据现有技术的半导体器件的平面图。
图2是图i中的半导体器件沿线w'所取的剖面图。
图3是依据一个实施例的半导体器件的平面图。
图4是图3中的半导体器件沿线II-II，所取的剖面图。
图5是依据第二实施例的半导体器件的平面图。
图6是图5中的半导体器件沿线m-nr所取的剖面图。图7是依据第三实施例的半导体器件的平面图。
图8是图7中的半导体器件沿线IV-IV'所取的剖面图。
图9是依据第四实施例的半导体器件的平面图。
图10是图9中的半导体器件沿线V-V'所取的剖面图。
图11是依据一个实施例的半导体器件的平面图。
具体实施例方式
现在详细参见本发明的实施例，其示例示出于附图中。 要注意到，附图中每个器件的大小(尺寸)均被放大以帮助理解本发明， 并且所描述的各器件的空间比可以和实际的空间比不同。并且，本发明不需 要必须包括附图中描述的所有器件，并且也不限于这些器件。另外，除了那 些和本发明揭示的核心特征一致的器件之外，也可以增加或者去除其它器 件。
在依据本发明公开的实施例的描述中，当层(膜)、区域、图案或结构 被指为形成于另一衬底、层(或者膜)、区域、焊盘或图案的"上/上方/之 上/上面"或者"下/下方/之下/下面"时，其表明该层(膜)、区域、图案或 结构可以形成直接接触另一衬底、层(膜)、区域、焊盘或图案，或者可以 表明另一层(膜)、另一区域、另一焊盘、另一图案或另一结构可以附加地 形成在其间。因此，这一表示方式应该基于对本发明技术的理解而确定。
本发明的实施例涉及具有位线和反相位线的半导体器件。某些实施例可 以应用于多种逻辑器件和存储器件。依据本发明的实施例，使用两个线层以 相互交替的方式设置位线和反相位线，其中第一组线设置在第一线层中，第 二组线利用位于第一线层上方的第二线层设置。第一组可以仅包括位线，仅 包括反相位线，或者包括位线和反相位线的组合；第二组可以仅包括反相位 线，仅包括位线，或者包括位线和反相位线的组合。在进一步的实施例中， 电源线(包括地线)可以包括在第一组和第二组中。当保持高集成度时，分 别位于不同层上的组可以在选择的线之间提供足够大的间隙。依据实施例， 反相位线可以是位线的反相信号。
图3是依据实施例的半导体器件的平面图，并且图4是图3中的半导体
器件沿线n-n'所取的剖面图。
8参见图3和图4，半导体器件包括至少一根位线110和至少一根反相位 线120，以驱动晶体管(未示出)。
位线110和反相位线120可以相互交替地设置。
依据一个实施例，位线110形成在第一电介质131上，并且反相位线120 形成在位于第一电介质131上方的第二电介质132上。
位线110可以通过形成在第一电介质131中的第一接触图案111连接到 衬底100。
反相位线120可以通过形成在第一电介质中的第二接触图案121a、堆叠 在该第二接触图案121a上的连接图案110a、以及堆叠在该连接图案110a上 的第一反相图案121b连接到衬底100。
位线110和反相位线120分别形成在不同的层上，从而在形成在第二电 介质132上的反相位线120之间提供足够大的间隙。通过在反相位线120之 间提供足够大的间隙，即使其中具有微粒，也可以减少缺陷的发生。
同时，通过在不同的层上形成位线IIO和反相位线120，从集成度的角 度而言，不减小间距，从而对缺陷大小的限制较少。
图5是依据第二实施例的半导体器件的平面图，图6是图5中的半导体
器件沿线ni-iir所取的剖面图。
参见图5和图6，半导体器件包括以预定间隙设置的至少一根位线210 和至少一根反相位线220，以驱动晶体管(未示出)。 位线210和反相位线220可以相互交替地设置。
例如，第一位线210a、第一反相位线220a、第二位线210b、第二反相 位线220b、第三位线210c和第三反相位线220c可以按顺序排列。
第一位线210a和第一反相位线220a可以形成在第一电介质231上，第 二位线210b和第二反相位线220b可以形成在第二电介质232上，第三位线 210c和第三反相位线220c可以形成在第一电介质231上。位线210和反相 位线220可以按照这种图案交替设置在第一电介质231上和第二电介质232 上。
第一位线210a和第三位线210c可以通过形成在第一电介质231中的第 一接触电极211连接到衬底200。
第一反相位线220a和第三反相位线220c可以通过也是形成在第一电介质231中的第二接触电极221连接到衬底200。
第二位线210b可以通过形成在第一电介质231中的第一接触电极211、 形成在第一接触电极211上的第一连接图案251、以及形成在第二电介质232 中并连接到第一连接图案251的第一通孔图案261而连接到衬底200。
第二反相位线220b可以通过形成在第一电介质231中的第二接触电极 221、形成在第二接触电极221上的第二连接图案252、以及形成在第二电介 质232中并连接到第二连接图案252的第二通孔接触件262连接到衬底200。
当位线和相邻的反相位线组成对时，各个对形成在不同的层上，因此在 形成在第二电介质232上的两对之间具有一个足够大的间隙。因此，即使对 之间存在微粒，也可以减少缺陷的发生。
并且，位线和反相位线分别形成在不同的层上，因此从集成度的角度而 言，不减小间距，从而对缺陷大小的限制较少。
图7是依据第三实施例的半导体器件的平面图，图8是图7中的半导体 器件沿线IV-IV'所取的剖面图。
参见图7和图8，半导体器件可以设置有以预定的间隔设置的至少一根 位线310、至少一根电源线(包括地线)330、和至少一根反相位线320，以 驱动晶体管。
位线310和反相位线320可以相互交替地设置，并且电源线330可以分 别设置在位线310和反相位线320之间。
例如，可以以预定的间隔依次排列第一位线310a、第一电源线330a、第 一反相位线320a、第二电源线330b、第二位线310b、第三电源线330c和第 二反相位线320b。
第一位线310a、第一电源线330a、第一反相位线320a和第二反相位线 320b可以形成在第一电介质331上，并且第二电源线330b、第二位线310b 和第三电源线330c可以形成在第二电介质332上。
第一位线310a可以通过形成在第一电介质331中的第一接触电极311 连接到衬底300。
第一反相位线320a和第二反相位线320b可以通过形成在第一电介质 331中的第二接触电极321连接到衬底300。
第二位线310b可以通过形成在第一电介质331中的第一接触电极311、
10形成在第一接触电极311上的第一连接图案351 、以及形成在第二电介质332 上并连接到第一连接图案351的第一通孔图案361连接到衬底300。
图9是依据第四实施例的半导体器件的平面图，图10是图9中的半导 体器件沿线V-V'所取的剖面图。
参见图9和图10，半导体器件设置有以预定的间隔排列的至少一根位线 410、至少一根电源线(包括地线)430和至少一根反相位线420，以驱动晶 体管(未示出)。
位线410和反相位线420可以相互交替地设置。
电源线430可以设置在每根位线410和反相位线420之间。
例如，可以依次排列第一位线410a、第一电源线430a、第一反相位线 420a、第二电源线430b、第二位线410b、第三电源线430c、第二反相位线 420b和第四电源线430c。
第一位线410a、第一电源线430a、第一反相位线420a和第二电源线430b 可以形成在第一电介质431上，并且第二位线410b、第三电源线430c、第 二反相位线420b和第四电源线430d可以形成在第二电介质432上。
第一位线410a可以通过形成在第一电介质431中的第一接触电极411 连接到衬底400。
第一反相位线420a可以通过形成在第一电介质431中的第二接触电极 421连接到衬底400。
第二位线410b可以通过形成在第一电介质431中的第一接触电极411、 形成在第一接触电极411上的连接图案451、以及形成在第二电介质432上 并连接到第一连接图案451的第一通孔图案461连接到衬底400。
第二位线420b可以通过形成在第一电介质431中的第二接触电极421、 形成在第二接触电极421上的第二连接图案452、以及形成在第二电介质432 中并连接到第二连接图案452的第二通孔图案462连接到衬底400。
当位线和相邻的反相位线以及位于它们之间的电源线(包括地线)组成 组时，各个组形成在不同的层上，因此在形成在第二电介质上的两组之间有 足够大的间隙，从而即使组之间有微粒，也可以减少缺陷的发生。
并且，由于各个组可以分别形成在不同的层上，因此从集成度的角度而 言，不减小间距，从而对缺陷大小的限制较少以及允许较低的缺陷灵敏度。
ii图11是依据另一个实施例的半导体器件的平面图。
参见图11，半导体器件可以设置有至少一根位线510和至少一根反相位 线520，以驱动晶体管。
位线510和反相位线520可以相互交替地设置。
位线510可由如下图案形成形成在第一电介质上的第一位图案510a、 形成在第二电介质上并通过第一通孔图案511与第一位图案510a电连接的 第二位图案510b、以及形成在第一电介质上并通过另一第一通孔图案511与 第二位图案510b电连接的第三位图案510c。在此处，每根位线510设置为 形成在各个不同层上的连接位图案。
反相位线520可由如下图案形成形成在第二电介质上的第一反相位图 案520a、形成在第一电介质上并通过第二通孔图案521与第一反相位图案 520a电连接的第二反相位图案520b、形成在第二电介质上并通过另一个第 二通孔图案521与第二位反相图案520b电连接的第三反相位图案520c。第 一反相位图案520a和第一位图案510a相互对应地邻近设置，第二反相位图 案520b和第二位图案510b相互对应地邻近设置，并且第三反相位图案520c 和第三位图案510c相互对应地邻近设置。在此处，反相位线520与位线510 交错形成在不同的层上。
艮P，第一位图案510a和第一反相位图案520a分别形成在不同的电介质 上，第二位图案510b和第二反相位图案520b分别形成在不同的电介质上。 另外，第一位图案510a和第二位图案510b分别形成在不同的电介质上，第 一反相位图案520a和第二位反相图案520b分别形成在不同的电介质上。
当位线510和反相位线520分别形成在不同的层上时，形成在第二电介 质上的反相位线520之间具有足够大的间隙。因此，即使反相位线之间具有 微粒，也可以减少缺陷的发生。
随着半导体技术的发展，当位线和反相位线进行排列并且在减小的芯片 区域内加入电源线(包括地线)时，线之间的间距减小，从而增加了缺陷灵 敏度(defect sensitivity)并损害了产量的可靠性。因此，依据本发明的实施 例，将线排列在互不相同的层上以降低缺陷灵敏度并增加产量。并且，在本 实施例中，不需要提供单独的修复单元结构，降低了成本和器件尺寸，从而 获得能够制造高集成度芯片的效果。
12虽然以上给出的描述是基于特定的实施例的，但其仅为示例性实施例， 本发明并不限于此。因此，对本领域技术人员来说明显的是，以上没有特别 描述并且具有本发明公开的基本特征的各种其它的实施例和应用都将会落 入本发明的精神和范围内。例如，每个在本发明实施例中特别描述的元件可 以替换地实施。并且，这种改动及其应用的不同应该解释为落入所附权利要 求书所公开的本发明的精神和范围内。
在本说明书中提到的"一个实施例"、"第一实施例""第二实施例" "一实施例"和"示例性实施例"等，都意味着结合实施例所描述的特定的 特征、结构、或特性被包含在本发明的至少一个实施例中。在本说明书各处 出现的这些词语并不一定都指同一个实施例。此外，当结合任一实施例来描 述特定的特征、结构、或特性时，则认为其落入本领域技术人员可以结合其 它的实施例而实施这些特征、结构或特性的范围内。
虽然以上参考本发明的多个示例性实施例而对实施例进行了描述，但应 理解的是，本领域人员可以导出落在此公开的原理的精神和范围内的其它任 何改型和实施例。更具体地，可以在此公开、附图以及所附权利要求书的范 围内对组件和/或附件组合排列中的排列进行各种变更与改型。除了组件和/ 或排列的变更与改型之外，本发明的其他应用对本领域技术人员而言也是显 而易见的。
权利要求
1. 一种半导体器件，包括第一电介质，位于衬底上；第一组线，包括位线，且该第一组线位于该第一电介质上；第二电介质，位于该第一组线上；以及第二组线，包括反相位线，且该第二组线位于该第二电介质上。
2. 如权利要求1所述的半导体器件，其中该第一组线仅包括位线，并且 该第二组线仅包括反相位线，其中该第一组的位线与该第二组的反相位线交 替延续。
3. 如权利要求2所述的半导体器件，还包括第一接触图案，位于该第 一电介质中并且连接到该第一组线的每根位线。
4. 如权利要求2所述的半导体器件，还包括 第二接触图案，位于该第一电介质中；第一连接图案，位于该第一电介质上并连接到该第二接触图案；以及 第一通孔图案，位于该第二电介质中，并且将该第二组的每根反相位线 连接到相对应的第一连接图案。
5. 如权利要求1所述的半导体器件，其中该第一组线包括位线和反相位 线对，并且该第二组线包括第二位线和第二反相位线对，其中该第一组线和 该第二组线交替延续。
6. 如权利要求5所述的半导体器件，还包括第一接触图案，位于该第 一电介质中并且连接到该第一组线的每根位线和每根反相位线，其中该第一 接触图案包括位线接触件和反相位线接触件。
7. 如权利要求5所述的半导体器件，还包括第二接触图案，位于该第一电介质中，其中该第二接触图案包括第二位 线接触件和第二反相位线接触件；第一连接图案，位于该第一电介质上，并连接到该第二接触图案的该第 二位线接触件和该第二反相位线接触件；以及第三接触图案，位于该第二电介质中，并将该第二组的每根第二位线和 每根第二反相位线连接到相应的第一连接图案。
8. 如权利要求5所述的半导体器件，其中该第一组还包括第一电源线，位于该位线和反相位线对之间；以及第二电源线，位于该位线和反相位线对 的一侧。
9. 如权利要求5所述的半导体器件，其中该第二组还包括第三电源线， 位于该第二位线和第二反相位线对之间；以及第四电源线，位于该第二位线 和第二反相位线组对的一侧。
10. —种半导体器件，包括 第一电介质，位于衬底上；第一组线，位于该第一电介质上，其中该第一组线包括至少一根电源线 和至少一根从包含位线和反相位线的信号线类型中选出的线； 第二电介质，位于该第一组线上；以及第二组线，位于该第二电介质上，其中该第二组线包括至少一根电源线 和至少一根从包含位线和反相位线的信号线类型中选出的线； 其中位线和反相位线跨过部分该衬底而交替延续。
11. 如权利要求10所述的半导体器件，其中该第一组线以第一位线、第 一电源线、第一反相位线和第二电源线的顺序排列在该第一电介质上；其中 该第二组线以第二位线、第三电源线、第二反相位线和第四电源线的顺序排 列在该第二电介质上。
12. 如权利要求ll所述的半导体器件，还包括第一接触图案，位于该 第一电介质中，并且该第一接触图案连接到该第一组线的每根位线和每根反 相位线，其中该第一接触图案包括位线接触件和反相位线接触件。
13. 如权利要求ll所述的半导体器件，还包括第二接触图案，位于该第一电介质中，其中该第二接触图案包括第二位 线接触件和第二反相位线接触件；第一连接图案，位于该第一电介质上，并且该第一连接图案连接到该第 二接触图案的该第二位线接触件和该第二反相位线接触件；以及第三接触图案，位于该第二电介质中，并将该第二组的每根第二位线和 每根第二反相位线连接到相对应的第一连接图案。
14. 如权利要求10所述的半导体器件，还包括第三组线，位于该第一电介质上，其中该第三组线包括至少一根电源线 和至少一根从包含位线和反相位线的信号线类型中选出的线；第四组线，位于该第一电介质上，其中该第四组线包括至少一根电源线和至少一根从包含位线和反相位线的信号线类型中选出的线；
15.如权利要求14所述的半导体器件，其中该第一组以第一位线、第一 电源线和第一反相位线的顺序排列在该第一 电介质上；其中该第二组以第二电源线、第二位线和第三电源线的顺序排列在该第 二电介质上并与该第一组相邻；其中该第三组以第二反相位线、第四电源线和第三位线的顺序排列在该 第一电介质上并与该第二组相邻；以及其中该第四组以第五电源线、第三反相位线和第六电源线的顺序排列在 该第二电介质上并与该第三组相邻。
16. —种半导体器件，包括第一电介质，位于衬底上；第二电介质，位于该第一电介质上；以及至少一根位线和至少一根反相位线，跨过部分该衬底而交替延续， 其中每根位线包括位于该第一电介质上的第一位线图案以及位于该第二电介质上并电连接到该第一位线图案的第二位线图案；以及其中每根反相位线包括位于该第一电介质上的第一反相位线图案，以及位于该第二电介质上并电连接到该第一反相位线图案的第二反相位线图案。
17. 如权利要求16所述的半导体器件，其中该第一位线图案通过设置在 该第二电介质中的第一通孔图案电连接到该第二位线图案；并且其中该第一反相位线图案通过设置在该第二电介质中的第二通孔图案 电连接到该第二反相位线图案。
18. 如权利要求16所述的半导体器件，其中每个第一位线图案对应于第 二反相位线图案段而设置，并且每个第二位线图案对应于第一反相位线图案 段而设置，使得位于该第一电介质上的第一位线图案段设置为与位于该第二 电介质上的相应的第二反相位线图案段跨过部分该衬底而交替延续，并且使 得位于该第二电介质上的第二位线图案段设置为与位于该第一电介质上的 相应的第一反相位线图案段跨过部分该衬底而交替延续。
19. 如权利要求16所述的半导体器件，其中该第一位线图案包括第一位 线段和第三位线段，并且该第二位线图案包括第二位线段，其中每根位线包括该第一位线段，位于该第一电介质上；该第二位线段，位于该第二电介质上，并且该第二位线段通过位于 该第二电介质中的第一通孔图案电连接到该第一位线段；以及该第三位线段，位于该第一电介质上，并且该第三位线段通过位于 该第二电介质中的另 一个第一通孔图案电连接到该第二位线段；其中该第一反相位线图案包括第二反相位线段，并且该第二反相位线图 案包括第一反相位线段和第三反相位线段，其中每根反相位线包括该第一反相位线段，位于该第二电介质上；该第二反相位线段，位于该第一电介质上，并且该第二反相位线段 通过位于该第二电介质中的第二通孔图案电连接到该第一反相位线段；以及该第三反相位线段，位于该第二电介质上，并通过位于该第二电介 质中的另一个第二通孔图案电连接到该第二反相位线段。
20.如权利要求19所述的半导体器件，其中该第一位线段和该第一反相 位线段相互对应地邻近设置，该第二位线段和该第二反相位线段相互对应地 邻近设置，以及该第三位线段和该第三反相位线段相互对应地邻近设置。
全文摘要
本发明提供了具有位线和反相位线的半导体器件的实施例。该位线和该反相位线设置为跨过衬底而交替延续。该半导体器件的距离最近的位线、反相位线、电源线和地线中的至少两个形成在不同的层上，以减少由于线之间的微粒而产生的缺陷并增加产出量。
文档编号H01L23/522GK101471325SQ20081017447
公开日2009年7月1日 申请日期2008年11月7日 优先权日2007年12月24日
发明者朴振镐 申请人:东部高科股份有限公司