专利名称：半导体器件及其制造方法
技术领域：
本发明整体涉及制造半导体器件的方法，更具体地说，涉及使 用绝缘体上硅(Silicon-on-insulator, SOI)基板形成用于高集成度半 导体器件中的浮体晶体管的方法。
背景技术：
在包括多个半导体器件的系统中，半导体存储装置构造成存储 在半导体存储装置中产生或处理过的数据。举例而言，如果接收到来 自诸如中央处理单元(CPU)等数据处理器的请求，则半导体存储装 置根据与请求一起传送的地址，将数据从半导体存储装置的单位晶胞 (unit cell)输出至数据处理器、或将数据处理器所处理的数据存储 到单位晶胞中。
近年来，半导体存储装置的数据存储容量已经增加，但是半导
体存储装置的尺寸并没有成比例地增加。因此，半导体存储装置所包 括的多个单位晶胞中的每一者的尺寸逐渐减小，并且用于执行读出或
写入操作的各种部件和元件的尺寸也减小。因此，将半导体存储装置 中的不必要地重复的部件和元件，例如晶体管或导线等进行组合或合 并以减小各个部件所占的面积。具体地说，因为单位晶胞在半导体存 储装置中占用最大的面积之一，因此减小半导体存储装置所包括的单 位晶胞的尺寸会对集成度的改善产生影响。
半导体存储装置的一个实例为动态随机存取存储(DRAM)器 件，这是一种构造为在提供电源时保存数据的易失性存储器件。单位 晶胞包括晶体管和电容器。在具有电容器的单位晶胞中，在将数据"1" 传送至电容器之后，由于在存储节点的接面(junction)处产生的漏 电流以及电容器的电荷随着时间而流失这一自然特性，因此暂时存储 在存储节点中的电荷消散，即电荷量降低。因此，需要周期性地对单位晶胞执行刷新操作，从而使得DRAM的数据不被破坏。
为了防止电荷减少，己经提出多种方法来增加单位晶胞所包括 的电容器的电容量(Cs)，从而可以将更多电荷存储在存储节点中。 例如，使用具有更大介电常数的先进的绝缘膜(例如，硝化(nitrified) 氧化物膜和高介电膜)来取代电容器的先前使用的绝缘膜，例如氧化 物膜等。此外，将具有二维结构的电容器改变为具有三维圆柱体结构 或沟槽结构，从而增加电容器的两个电极的表面。
随着设计规则减小，可以形成电容器的平面区域减小，并且难 以开发出用于构成电容器中的绝缘膜的材料。因此，单位晶胞内的存 储节点(SN)的结电阻值以及晶体管的导通电阻值变大，使得执行 正常的读出或写入操作变得困难，并且使得刷新特性变差。
为了改善上述缺点，使单位晶胞包括具有浮体的晶体管。也就 是说，半导体存储装置的单位晶胞不包括用于存储数据的电容器，而 是将数据存储在单位晶胞所包括的晶体管的浮体内。为了在浮体中存 储数据，将供应至字线(word line)的电压电平减小，减小量为施加 至与晶体管的一个有源区连接的位线上的电压电平的1/2或1/3，从 而产生热载流子。当传送数据"1"时，在位线BL的接面区域中产 生大量的热载流子。然后电子滑进位线BL中，而空穴则保留在浮体 FB内。当传送数据"0"时，未在接面区域中产生热载流子，并且在 浮体FB内未保留空穴。保持在浮体内的空穴降低了单位晶胞的晶体 管的临界电压；从而增加了流经该晶体管的电流量。也就是说，在将 空穴存储在晶体管的浮体中时流动的电流量大于不存储空穴时流动 的电流量。因此，可以辨别出将数据"1"还是"0"存储在单位晶胞 中。
包括浮体晶体管的半导体存储装置不包括电容器，从而改善了 集成度。然而，由于在源极线接面处或位线接面处产生漏电流，因而 难以防止晶体管的浮体所存储的空穴量减少。 一般而言，晶体管的连 接至位线或源极线的有源区包含高浓度的杂质以降低与金属层的接 面所产生的电阻。然而，如果晶体管的有源区(例如源极或漏极区域) 包含高浓度的杂质，则有源区与浮体之间的漏电流量可能会增加。因此，存储在浮体中的空穴量随着时间而消散。此外，由于漏电流量随 着温度的升高而成比例地增加，因此存储在单位晶胞的晶体管中的数 据在高温下容易被删除(丧失)。
图la至图le为示出制造普通半导体存储装置中的浮体晶体管 的方法的剖视图。
参照图la，在硅有源区101上形成栅极图案103，该栅极图案 103包括栅电极以及用于保护栅电极的硬掩模。用绝缘体上硅(SOI) 晶片制造包括浮体晶体管的半导体存储装置，该绝缘体上硅晶片包括 下绝缘氧化物层102以及形成于下绝缘氧化物层102上的硅有源区 101。 SOI晶片包括这样的绝缘层该绝缘层被人为地形成在上表面 (硅有源区)与硅基板之间以消除来自硅基板的冲击，从而改善形成 在绝缘层上的高纯度硅层的工序、效率及特性。因为SOI晶片提供 用绝缘材料(热氧化物膜)隔离开的零缺陷薄硅层，因此不需要绝缘 壁或阱形成工序，从而减少了该制品的形成时间、制造时间以及成本。 此外，因为用于普通硅晶片制品的设备也适用于SOI晶片制品，所 以不存在额外设备投资的负担。
参照图lb，在包括栅极图案103在内的所得结构上形成层间介 电(ILD)氧化物膜104。
参照图lc，蚀刻ILD氧化物膜104以形成自对准触点(SAC)， 从而获得触点孔105以及留在不具有触点孔的位置处的ILD氧化物 膜104a。硅有源区101上部的在栅极图案103之间露出的一部分被 蚀刻。
参照图ld，对露出的触点孔105执行离子注入工序以形成连接 插塞触点(LPC) 108。
参照图le，在露出的触点孔105内沉积高浓度的多晶硅膜109。 在用多晶硅膜109填充露出的触点孔105之后，在高温下执行扩散工 序。当在高温下执行扩散工序时，在硅有源区101中通过离子注入工 序而形成的连接插塞触点108扩散至下绝缘氧化物层102，从而将每 个晶体管的浮体隔离开。
参照图le，在具有高浓度离子杂质的多晶硅膜109竖直地以及水平地发生扩散之后，在高温下执行扩散工序从而形成扩散插塞
110，此时，水平扩散可能会减小每个晶体管的基体(body)的体积， 并且在形成于硅有源区101内的浮体的上部或下部可能发生击穿现 象。具体地说，击穿现象通常发生在浮体的具有较低杂质浓度的下部， 而不是浮体的上部，在浮体的上部，杂质浓度因为在形成栅极图案 103时的沟道掺杂而增加。
在形成于SOI晶片上的浮体晶体管中，在单个有源区内隔离晶 胞比利用由浅沟槽隔离(Shallow Trench Isolation, STI)工序制成的 器件隔离膜将单位晶胞隔离开更有利于使晶胞封装密度(packing density)最大。晶胞封装密度为存储装置中每单位长度、单位面积、 或单位体积内的单位晶胞的数量。当晶胞封装密度最大时，形成面积 为4 2或6FZ的单位晶胞。在本文中，根据设计规则，F是精细图案 (fine pattern)之间的最小距离。
当每个单位晶胞的尺寸减小时，浮体的体积最大化，因而可以 在浮体中存储更多与数据对应的空穴。为了使晶体管的基体的体积最
大，优选地使用具有鳍形区域的三维晶体管或具有平面沟道区的晶体 管，而不使用具有凹式栅极的三维晶体管。然而，当晶体管的整体尺 寸减小时，具有平面沟道区的晶体管的源极与漏极之间的距离减小， 从而产生难以避免的击穿现象。
虽然在以高温条件执行扩散工序之后并不发生击穿现象，但是 水平扩散减小了浮体的体积。如果浮体的体积减小，则在浮体内累积 的能够与数据对应的空穴量减小。浮体效应的减少意味着在单位晶胞 内长时间存储数据的能力降低，并且从单位晶胞输出的数据的传感裕 量减小。也就是说，半导体存储装置内的单位晶胞的操作裕量减小。
发明内容
本发明的各种实施例旨在提供一种半导体器件以及制造该半导 体器件的方法。在该方法中，在制造浮体晶体管时，连接插塞的上部 优选地形成为比连接插塞的下部宽，以防止浮体晶体管的体积减小。 此外，优选地对所述浮体的下部执行离子注入工序以增加浓度，从而防止发生击穿现象。
根据本发明的一个实施例， 一种制造半导体器件的方法包括 在形成半导体基板的硅有源区和绝缘层上形成栅极图案；移除在所述 栅极图案之间露出的硅有源区；以及填充所述栅极图案之间的间隙以 形成插塞。
优选的是，移除所述硅有源区的步骤包括蚀刻所述硅有源区 的一部分；在所述栅极图案的侧壁和所述硅有源区的侧壁上形成间隔 物；以及对所述间隔物之间的硅层进行蚀刻以露出所述绝缘层。
优选的是，形成所述间隔物的步骤包括在所述栅极图案和所 述硅有源区上形成氧化物膜；以及对所述氧化物膜进行毯式蚀刻 (blanket etching)，从而使所述氧化物膜留在所述栅极图案的侧壁 和所述硅有源区的侧壁上。
优选的是，留在所述栅极图案下方的硅有源区的下部比上部宽， 且所述下部与所述上部的宽度差值大于所述间隔物的厚度。
优选的是，蚀刻所述硅有源区的一部分的步骤包括在包括所 述栅极图案在内的所得结构上形成层间绝缘膜；以及用连接触点掩模 来蚀刻所述栅极图案之间的层间绝缘膜以露出所述硅层。
所述方法还包括用倾斜离子注入法将杂质注入到所述硅有源区 的下部中。
根据一个实施例， 一种制造半导体器件的方法包括蚀刻基板 的-一部分以形成沟槽；在所述沟槽的侧壁上形成保护膜；以及通过蚀 刻所述沟槽的下部来形成晶体管的浮体。
优选的是，所述基板为包括绝缘层和硅有源区的绝缘体上硅 (SOI)晶片。
所述方法还包括在所述基板上形成栅极图案。
优选的是，形成所述晶体管的浮体的步骤包括对所述栅极图 案之间的硅有源区进行蚀刻；在包括所述栅极图案和所述硅有源区在 内的所得结构上形成保护膜；蚀刻所述保护膜，从而使所述保护膜留 在所述栅极图案的侧壁和所述硅有源区的侧壁上；以及移除露出的硅 有源区。优选地，所述保护膜包括氧化物膜。
所述方法还可以包括采用倾斜离子注入法将杂质注入到所述 浮体中；以及在所述浮体之间形成连接插塞。 优选的是，所述连接插塞包括导电材料。
根据一个实施例， 一种半导体器件包括位于栅极图案底部的浮 体晶体管，所述浮体晶体管用作晶胞晶体管并且包括浮体，所述浮体
的下部比上部宽。
优选的是，所述浮体包括位于下侧壁处的局部惨杂区域，所述 局部掺杂区域的离子浓度比所述浮体的中央区域的离子浓度高。
优选的是，所述浮体形成在绝缘体上硅(SOI)晶片的硅有源区 中，所述绝缘体上硅晶片包括绝缘层和所述硅有源区。
优选的是，所述浮体的两侧皆与导电材料接触。
优选的是，所述导电材料连接至位线和源极线。
优选的是，所述浮体晶体管存储当传送的数据为"1"时由热载 流子产生的空穴。
优选的是，所述浮体具有倾斜的侧面。
为了更全面地理解本发明，应该参照以下详细描述和附图。
图la至图le为示出制造普通半导体存储装置中的浮体晶体管 的方法的剖视图。
图2a至图2g为示出根据本发明一个实施例的制造半导体存储 装置中的浮体晶体管的方法的剖视图。
虽然本文所披露的方法允许存在各种形式的实施例，但是在附 图中仍然示出了特定实施例(在下文中将进行描述)，要理解的是， 本文所披露的内容其意图在于示例，而不是为了将本发明限制为本文 所描述及示出的特定实施例D
具体实施例方式
图2a至图2g为示出根据本发明一个实施例的制造半导体存储装置中的浮体晶体管的方法的剖视图。
参照图2a，在硅有源区201上形成栅极图案203，该栅极图案 203包括栅电极以及用于保护栅电极的硬掩模。在栅极图案203之间 掺入杂质以形成轻掺杂漏极(lightly d叩ed drain, LDD)(未示出)。 根据一个实施例，包括浮体晶体管的半导体存储装置优选地用如下绝 缘体上硅(SOI)晶片来制造，该绝缘体上硅晶片包括下绝缘氧化物 层202以及形成于下绝缘氧化物层202上的硅有源区201。
参照图2b，在包括栅极图案203在内的所得结构上形成层间介 电(ILD)氧化物膜204。
参照图2c，为了形成自对准触点(SAC)，优选地用连接插塞 触点掩模来蚀刻ILD氧化物膜204，从而获得触点孔205。 ILD氧化 物膜204a优选地留在不具有触点孔205的位置上。硅有源区201的 上部的一部分在栅极图案203之间露出。优选地对硅有源区201进行 比传统技术更深的蚀刻。
参照图2d，在由触点孔205露出的栅极图案、硅有源区201以 及残留的ILD氧化物膜204a上形成氧化物膜206。
参照图2e，优选地对氧化物膜206进行毯式蚀刻(blanket-etch)， 从而移除在ILD氧化物膜204a上、栅极图案203以及硅有源区201 上形成的氧化物膜206，该毯式蚀刻工序与用于在传统栅极图案的侧 壁上形成间隔物的蚀刻工序一样。在毯式蚀刻工序之后，在ILD氧 化物膜204a、栅极图案203以及硅有源区201的侧壁上保留作为间 隔物的氧化物膜206。优选地蚀刻在保留于栅极图案203的侧壁上的 氧化物膜206之间露出的硅有源区201直到下绝缘氧化物层202露 出为止，由此获得连接插塞形成区域207。留在栅极图案203底部的 硅有源区201形成梯形形状。也就是说，硅有源区201的下部比上部 宽。在对沉积于传统精细图案之间的材料进行深入蚀刻时通常获得硅 有源区201的这种形状。因此，在本发明中，没有必要执行额外的蚀 刻过程来防止硅有源区201的侧壁变倾斜。优选地使下绝缘氧化物层 202露出来，从而将留在每个栅极图案203下方的硅有源区201间隔 开。如果硅有源区201的侧壁倾斜度减小，则浮体的体积变大。参照图2f，当移除保留在栅极图案203、硅有源区201以及ILD 氧化物膜204a上的氧化物膜206之后，对硅有源区201的与浮体的 下部区域对应的下部执行离子注入工序，从而获得局部掺杂区域 208。以倾斜离子注入法或斜面注入法将离子杂质晕掺杂(hak) doped) 到硅有源区201的下部。晕注入区域可以描述成这样的区域即，在 晶体管的源极和漏极区域中掺入杂质，以防止在随着晶体管的尺寸变 小而使源极与漏极之间的距离变短时发生击穿现象。
通过上述工序，硅有源区201形成为位于栅极图案203下方的 浮体，并且优选地形成为硅有源区201的下部比其上部宽，从而防止 了可能在硅有源区201的具有低杂质浓度的下部区域中发生的击穿 现象。此外，借助倾斜离子注入法将离子注入到硅有源区201的下部， 从而防止发生击穿现象。
参照图2g，用导电材料，优选地用多晶硅填充连接插塞形成区 域207，从而形成连接插塞209。在形成连接插塞209的工序中，多 晶硅水平地扩散到硅有源区201中，从而得到扩散插塞210。
在传统技术中，参照图le，将高浓度的多晶硅109沉积在形成 于硅有源区101中的连接插塞108上。经由在高温下执行的热处理 而使连接插塞108扩散到下绝缘氧化物层102中，从而通过扩散插塞 110将晶体管的浮体彼此间隔开。也就是说，当高浓度的多晶硅109 和连接插塞108经受在高温下执行的热处理时形成扩散插塞110。然 而，在本发明的实施例中，因为预先将晶体管的浮体间隔开，因此不 需要通过离子注入法形成连接插塞108的工序。此外，用于形成连接 插塞209的多晶硅不需要具有高浓度。此外，除了用于沉积多晶硅的 热处理以外，不需执行扩散工序，例如在高温下执行的用于使连接插 塞209扩散的热处理。
如上所述，在一个实施例中，为了形成连接插塞，在两个步骤 中蚀刻硅有源区201，以使得硅有源区201的用作浮体的下部优选地 形成为比硅有源区201的上部宽，从而防止在浮体中发生击穿现象。 优选地蚀刻硅有源区201直到下绝缘氧化物层202露出为止，从而可 以在不减小硅有源区201的厚度的情况下，将每个晶体管之间的浮体间隔开。
此外，连接插塞209形成为深至下绝缘氧化物层202，并且连接 插塞形成区域207中的硅有源区201被移除，从而不需要用于形成连 接插塞209的离子注入工序。因为连接插塞209形成为与下绝缘氧化 物层202接触，因此在作为浮体的硅有源区201与连接插塞209之间 的接面面积增加，从而使结电阻减小。
位于栅极图案203下方的梯形硅有源区201的侧面的倾斜度增 加了倾斜注入效应。虽然因为栅极图案203具有狭窄的间隔而使离子 注入工序的倾斜角存在限制，但离子注入工序的倾斜角的极限与硅有 源区201的侧面的倾斜角对应地增加。
因此，为了防止发生击穿现象而根据本发明的一个实施例制造 的半导体存储装置中的浮体晶体管可以形成为具有更小的尺寸。也就 是说，随着浮体晶体管的尺寸减小，可以使增加的发生击穿现象的可 能性减小，从而可以制造更小尺寸的浮体晶体管。
采用上述方法制造的半导体存储装置包括位于栅极图案下方的 浮体晶体管，该浮体晶体管用作晶胞晶体管并且具有浮体，该浮体的 下部比上部宽。虽然传统半导体存储装置中的单位晶胞包括晶体管和 电容器，但上述半导体存储装置中的单位晶胞包括浮体晶体管而不包 括电容器。当传送的数据为"1"时，浮体晶体管存储由热载流子产 生的空穴，并且利用通过晶体管的沟道流动的电荷量差异将数据放 大，该差异是由数据为"0"和"1"时存储在浮体中的空穴而决定的。
具体地说，在半导体存储装置的浮体的下部形成具有高注入离子 杂质浓度的局部掺杂区域208。浮体形成在SOI晶片的硅有源区201 中，SOI晶片包括下绝缘氧化物层202和硅有源区201。浮体的两侧 皆优选地与连接至位线和源极线的导电材料接触。
具体地说，通过两次蚀刻工序而获得的半导体存储装置中的浮 体的侧面是倾斜的。此外，该浮体的下部形成为比上部宽，从而防止 在位于浮体两侧的源极与漏极之间发生击穿现象。
本发明的上述实施例是示例性的而非限制性的。各种替代及等 同的方式都是可行的。本发明并不限于本文所述的沉积、蚀刻、抛光和图案化步骤的类型。本发明也不限于任何特定类型的半导体器件。
举例来说，本发明可以用于动态随机存取存储(DRAM)器件或非易 失性存储器件。虽然已经参照具体实施例描述了本发明，但对本发明 内容所作的其它增加、删减或修改是显而易见的并且落入所附权利要 求书的范围内。
本申请要求2008年4月24日提交的韩国专利申请No. 10-2008-0038345的优先权，该韩国专利申请的全部内容通过引用并 入本文。
权利要求
1.一种制造半导体器件的方法，所述方法包括在硅有源区和绝缘层上形成栅极图案，从而在所述栅极图案之间露出所述硅有源区；移除在所述栅极图案之间露出的硅有源区；以及填充所述栅极图案之间的间隙以形成插塞。
2. 根据权利要求1所述的方法，移除露出的硅有源区的步骤包括蚀刻所述硅有源区的一部分；在所述栅极图案的侧壁和所述硅有源区的侧壁上形成间隔物；以及蚀刻在所述间隔物之间露出的硅有源区以露出所述绝缘层。
3. 根据权利要求2所述的方法，形成所述间隔物的步骤包括 在所述栅极图案和所述硅有源区上形成氧化物膜；以及 通过对所述氧化物膜进行毯式蚀刻来选择性地移除所述氧化物膜的一部分，从而使所述氧化物膜留在所述栅极图案的侧壁和所述硅 有源区的侧壁上。
4. 根据权利要求2所述的方法，包括蚀刻在所述间隔物之间露出的硅有源区以形成这样的硅有源区所述硅有源区的下部比上部宽，并且所述下部与所述上部的宽度差值大于所述间隔物的厚度。
5. 根据权利要求2所述的方法，还包括在包括所述栅极图案和所述绝缘层在内的所得结构上形成层间绝缘膜；以及用连接触点掩模蚀刻所述栅极图案之间的层间绝缘膜以露出所述硅有源区。
6. 根据权利要求1所述的方法，还包括以倾斜离子注入法将杂质以离子注入方式注入到位于所述栅极 图案下方的所述硅有源区的下部。
7. —种制造半导体器件的方法，所述方法包括 蚀刻基板的 一 部分以形成沟槽； 在所述沟槽的侧壁上形成保护膜；以及 通过蚀刻所述沟槽的下部来形成晶体管的浮体。
8. 根据权利要求7所述的方法，其中，所述基板为包括绝缘层和硅有源区的绝缘体上硅(soi)晶片。
9. 根据权利要求7所述的方法，还包括在所述基板上形成栅极图案。
10. 根据权利要求9所述的方法，形成所述晶体管的浮体的步骤包括.-蚀刻所述栅极图案之间的硅有源区；在包括所述栅极图案和所述硅有源区在内的所得结构上形成保护膜；蚀刻所述保护膜，从而使所述保护膜留在所述栅极图案的侧壁 和所述硅有源区的侧壁上；以及 移除露出的硅有源区。
11. 根据权利要求IO所述的方法，其中，所述保护膜包括氧化物膜。
12. 根据权利要求7所述的方法，还包括采用倾斜离子注入法将杂质以离子注入方式注入到所述浮体 中；以及在所述浮体之间形成连接插塞。
13. 根据权利要求12所述的方法，其中，所述连接插塞包括导电材料。
14. 一种半导体器件，包括位于栅极图案底部的浮体晶体管，所述浮体晶体管用作晶胞晶 体管并且包括浮体，所述浮体的下部比上部宽。
15. 根据权利要求14所述的半导体器件，其中，所述浮体包括位于下侧壁处的局部掺杂区域，所述局部掺杂区 域的离子浓度比所述浮体的中央区域的离子浓度高。
16. 根据权利要求14所述的半导体器件，其中， 所述浮体位于绝缘体上硅(SOI)晶片的硅有源区中，所述绝缘体上硅晶片包括绝缘层和所述硅有源区。
17. 根据权利要求15所述的半导体器件 所述浮体的两侧皆与导电材料接触。
18. 根据权利要求17所述的半导体器件 所述导电材料连接至位线和源极线。
19. 根据权利要求14所述的半导体器件 所述浮体晶体管存储当传送的数据为"1空穴。
20. 根据权利要求14所述的半导体器件其中，其中，其中，时由热载流子产生的其中，所述浮体具有倾斜的侧面
全文摘要
本发明公开一种半导体器件及其制造方法，所述方法包括在形成半导体基板的硅有源区和绝缘层上形成栅极图案；移除在栅极图案之间露出的硅有源区；以及填充栅极图案之间的间隙以形成插塞。
文档编号H01L21/768GK101567339SQ20081018647
公开日2009年10月28日 申请日期2008年12月19日 优先权日2008年4月24日
发明者郑璲钰 申请人:海力士半导体有限公司