专利名称：半导体器件的制作方法及半导体器件的制作方法
技术领域：
本发明涉及半导体制造技术领域，特别涉及半导体器件的制作方法及半导体器件。
背景技术：
随着超大规模集成电路(Ultra Large Scale Integration, ULSI)的快速发展，集 成电路制造工艺变得越来越复杂和精细。为了提高集成度，降低制造成本，半导体器件的关 键尺寸不断变小，芯片单位面积内的半导体器件数量不断增加，在半导体器件关键尺寸减 小的同时，半导体器件图形也不断地细微化。 对于MOS晶体管，当MOS晶体管的沟道长度L縮短到可与源和漏耗尽层宽度之和 (Ws+Wd)相比拟时，器件将发生偏离长沟道的行为，即产生沟道长度L趋近于源和漏耗尽层 宽度之和(Ws+Wd)的情形，这种因沟道长度縮短而发生的对器件特性的影响，即为短沟道效 应(Short Channel Effects, SCE)，短沟道效应会使MOS晶体管的性能变坏且工作复杂化。 为了抑制短沟道效应，MOS晶体管的沟道长度须大于某一特定值Lmin，该特定值L^
=A[XjCU(W^Wd)T气其中Lmin是为获得沟道亚阈值特性的最短沟道长度，Xj是源/漏区的 结深，Ws和Wd分别是源/漏区的耗尽层宽度，cU是栅氧化层厚度。如上式易知，为了制作 超短沟道MOS晶体管，可通过降低栅氧化层厚度、源/漏区的耗尽层宽度或结深来实现。
其中，栅氧化层厚度将达到极限。例如，对于栅氧化层厚度小于40埃的情形，隧穿 电流可以穿过栅氧化层从栅极直接到衬底；对于栅氧化层厚度小于30埃的情形，隧穿电流 将会移走MOS电容的反行层中的载流子。 另外，由于源/漏区的耗尽层宽度反比于衬底(或阱)的浓度的平方，虽然增加衬 底(或阱)的浓度可以降低耗尽层宽度，但同时却增加了结电容、体效应和阈值电压等，所 以源/漏区的耗尽层宽度不可能变得很薄。 所以， 一般是通过降低源/漏区的结深来抑制短沟道效应。源/漏区的结深决定 于离子注入或扩散工艺。由于离子注入的低能量限制和短沟道效应，所以形成很浅的结深 (例如500埃)非常困难。 一般来说，衬底的预非晶格化会大大降低离子注入沟道效应，但 由于一些通过退火不能消除的缺陷会增加漏电流，虽然离子注入穿过一层非晶体或氧化层 可以抑制短沟道效应，但这种方法还是不可能非常有效地消除短沟道效应。
发明内容
本发明解决的问题是在半导体器件的制作工艺中，如何改善短沟道效应中结电 容和结漏电，避免源/漏区之间发生穿通效应以及电学性能恶化的问题。 为解决上述问题，本发明提供一种半导体器件的制作方法，包括提供半导体衬 底；对所述半导体衬底进行蚀刻以形成阻挡区块；在所述阻挡区块的相对二侧形成阻挡 壁；在半导体衬底上形成能覆盖阻挡区块和阻挡壁的衬底覆层，所述衬底覆层与半导体衬 底结合为一体，所述阻挡壁与衬底覆层表面具有落差；在所述衬底覆层和半导体衬底上形成栅氧化层和栅极；在半导体衬底内进行低掺杂离子注入；快速热退火，在半导体衬底内 形成低掺杂源/漏区；在栅氧化层和栅极的相对二侧形成隔离层；在半导体衬底内形成重 掺杂源/漏区。 可选地，在对所述半导体衬底进行蚀刻之前还包括在待形成阻挡区块的半导体衬 底上形成掩膜层。 可选地，在半导体衬底内进行低掺杂离子注入之前还包括在栅氧化层和栅极的相 对二侧形成偏移隔离层，所述偏移隔离层在所述隔离层的内侧。 可选地，所述阻挡壁为氧化硅、氮化硅、氮氧化硅中的一种或者它们的任一组合。可选地，所述阻挡壁的厚度为5nm—30nm。 可选地，所述落差的高度要大于所述低掺杂源/漏区的深度。 可选地，所述形成重掺杂源/漏区包括至少一道离子注入步骤。 可选地，在半导体衬底内进行低掺杂离子注入之前或者之后还包括袋状区离子注
入步骤，所述袋状区离子注入的离子与低掺杂离子注入的离子导电类型相反。可选地，所述快速热退火的温度范围为90(TC至107(TC，退火时间为5秒至60秒。 本发明另提供一种半导体器件，包括半导体衬底；位于半导体衬底上的栅氧化
层和栅极、以及位于栅氧化层和栅极相对二侧的隔离层；位于半导体衬底内的低掺杂源/
漏区和重掺杂源/漏区；以及位于半导体衬底内的源/漏区之间的阻挡壁，所述阻挡壁与半
导体衬底表面之间具有落差。 可选地，在所述栅氧化层和栅极的相对二侧还包括偏移隔离层，所述偏移隔离层 在所述隔离层的内侧。 可选地，所述阻挡壁为氧化硅、氮化硅、氮氧化硅中的一种或者它们的任一组合。可选地，所述阻挡壁的厚度为5nm—30nm。 可选地，所述落差的高度要大于所述低掺杂源/漏区的深度。 可选地，在半导体衬底内还包括袋状区，所述袋状区位于低掺杂源/漏区的外围。
本发明技术方案主要是在半导体衬底内形成有阻挡壁，相对现有技术，可有效阻 隔源/漏区之间的相互渗透，显著改善半导体器件的短沟道效应，避免源/漏区之间发生穿 通(punch-through)效应，提升半导体器件的电学性能。
图1为本发明半导体器件的制作方法的流程示意图； 图2至图10为按照图1所示的流程形成半导体器件的示意图。
具体实施例方式
发明人发现，由于现有的MOS晶体管为克服短沟道效应而采用超浅结技术制作源 /漏区，但由于源/漏区的注入离子会产生扩散和渗透，会引起源/漏区的结电容和结漏电 并导致源/漏区之间发生穿通效应，影响MOS晶体管的品质。 因此，在制造半导体器件时，为防止上述缺陷的产生。本发明先将提供的半导体 衬底进行蚀刻，形成阻挡区块；在阻挡区块的相对二侧形成阻挡壁；形成能覆盖阻挡区块 和阻挡壁且与半导体衬底结合为一体的衬底覆层，所述阻挡壁与衬底覆层表面具有落差；在所述衬底覆层和半导体衬底上形成栅氧化层和栅极；在半导体衬底内进行低掺杂离子注 入；快速热退火，在半导体衬底内形成低掺杂源/漏区；在栅氧化层和栅极的相对二侧形成 隔离层；在半导体衬底内形成重掺杂源/漏区，从而在确保半导体器件的电学性能不损耗 的情形下，能有效阻隔源/漏区之间的相互渗透，避免源/漏区之间发生穿通效应，使得在 半导体器件尺寸越来越小的情形下制作更浅的源/漏区结深成为可能。
下面结合附图对本发明的内容进行详细说明。
如图1所示，所述半导体器件的制作方法包括如下步骤
S100，提供半导体衬底； S101，对半导体衬底进行蚀刻以形成阻挡区块；
S102，在所述阻挡区块的相对二侧形成阻挡壁； S103，在半导体衬底上形成能覆盖阻挡区块和阻挡壁的衬底覆层，所述衬底覆层 与半导体衬底结合为一体； S104，在衬底覆层上形成栅氧化层和栅极； S105，在栅氧化层和栅极的相对二侧形成偏移隔离层； S106，在半导体衬底内进行低掺杂离子注入和袋状区离子注入； S107，快速热退火，在半导体衬底内形成低掺杂源/漏区和袋状区； S108，在栅氧化层和栅极的相对二侧形成隔离层； S109，在半导体衬底内形成重掺杂源/漏区。 首先执行步骤S100，提供半导体衬底200。其中，所述半导体衬底200为形成有半 导体器件的硅、形成有半导体器件的绝缘体上硅(SOI)、或者为形成有半导体器件的II-VI 或者III V族化合物半导体。 所述半导体衬底200中还形成有各种阱(well)结构与衬底表面的栅极沟道层。一 般来说，形成阱(well)结构的离子掺杂导电类型与栅极沟道层离子掺杂导电类型相同，但 是浓度较栅极沟道层低，离子注入的深度泛围较广，同时需达到大于隔离结构(未予以图 示)，例如浅沟槽，的深度。为了简化，此处仅以一空白半导体衬底200图示，在此不应过分 限制本发明的保护范围。 接着执行步骤S101，对半导体衬底200进行蚀刻以形成阻挡区块201，形成如图2 所示的结构。在本实施例中，在对所述半导体衬底200进行蚀刻之前还包括在待形成阻挡 区块201的半导体衬底200上形成掩膜层(未予以图示)，所述掩膜层位置是处于后续所定 义的源/漏区之间，其宽度与后续所欲形成的栅极一致。所述掩膜层可以是光刻胶层，也可 以是由衬垫层和硬掩膜层构成。这样，对半导体衬底200进行蚀刻后，所述掩膜层下未被蚀 刻的那部分半导体衬底即作为阻挡区块201。对半导体衬底200进行蚀刻的方法可以包括 干法蚀刻或湿法蚀刻，因蚀刻方法已为本领域技术人员所熟知，在此不再赘述。
接着执行步骤S102，在阻挡区块201的相对二侧形成阻挡壁202a、202b，形成如图 3所示的结构。阻挡壁202a、202b可以是氧化硅、氮化硅、氮氧化硅中一种或者它们组合构 成，优选为氮化硅，其厚度可以为5nm—30nm。 由步骤S101和S102可知，蚀刻形成阻挡区块201的目的是在于为后续阻挡壁
202a、202b创造形成基础，使得阻挡壁202a、202b能在阻挡区块201的二侧形成。 接着执行步骤S103，在半导体衬底200上形成能覆盖阻挡区块201和阻挡壁202a、202b的衬底覆层203，形成如图4所示的结构。在本实施例中，衬底覆层203的材料 可以是单晶硅，其形成是通过例如低压化学气相淀积(LPCVD)或高密度等离子体化学气相 淀积(HDPCVD)来实现的。通过上述淀积工艺形成的衬底覆层203可以与半导体衬底200 结合为一体并作为新的衬底，在如下描述中，为便于说明，将阻挡区块201、衬底覆层203和 半导体衬底200统成为半导体衬底，并以200进行标示。 需特别注意的是，如图4所示，阻挡壁202a、202b与衬底覆层203表面具有落差h。 在实际应用中，在一个实施例中，所述落差h既可以是在步骤S102中形成，即在阻挡区块 201的相对二侧形成阻挡壁202a、202b是与阻挡区块201的顶端具有落差h，而在步骤S103 中形成的衬底覆层203是与阻挡区块201相齐平。在另外的实施例中，在步骤S102中形成 的阻挡壁202a、202b与阻挡区块201的顶端的间距可以小于落差h，在步骤S103中形成的 衬底覆层203覆盖阻挡区块201，并使得阻挡壁202a、202b与衬底覆层203表面的间距为落 差h。在此不应过多限制本发明的保护范围。 接着执行步骤S104，在衬底覆层203与半导体衬底200结合的衬底上形成栅氧化 层204和栅极205，栅氧化层204和栅极205构成栅极结构，形成如图5所示的结构。栅氧 化层204可以是二氧化硅、氧化铪、氧化铝、高k介电材料以及氮氧化硅等，比较优选的是二 氧化硅。栅氧化层的形成工艺可以是化学气相沉积工艺。栅极205可以是多晶硅形成工艺 可以采用本领域技术人员熟知的任何现有技术，比较优选的为化学气相沉积法，例如低压 等离子体化学气相沉积或者等离子体增强化学气相沉积工艺。 接着执行步骤S105，在栅氧化层204和栅极205的相对二侧形成偏移隔离层 206a、206b，形成如图6所示的结构。在现有技术中，所述偏移隔离层206a、206b的材质可 以是氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成，优选为氧化硅，可以通过氧化工 艺而形成。实际上，所述偏移隔离层除了可以形成在栅氧化层204和栅极205的侧端外，也 可以在栅极205上形成，从而能够保护栅极205。 接着执行步骤S106，在半导体衬底内进行低掺杂离子注入和袋状区离子注入，形 成未激活的低掺杂源/漏区207a和未激活的袋状区208a，形成如图7所示的结构。
在现有技术中，以N型MOS晶体管为例进行说明，低掺杂离子注入是以栅氧化层 204和栅极205为掩膜，在半导体衬底200内进行低掺杂离子注入，在半导体衬底200内形 成未激活的低掺杂源/漏区207a。由于该区域为N型MOS晶体管区域，故该低掺杂离子注 入的掺杂离子可以是磷离子或者砷离子等。 当低掺杂离子注入的离子为磷离子时，离子注入的能量范围为1KeV至20KeV，离 子注入剂量为1E14至1E15/cm2。进一步地，注入的磷离子的能量可以是3KeV、6KeV、 10KeV、 14KeV、18KeV等，注入的磷离子的剂量可以是2E14/cm2、4E14/cm2、6E14/cm2、8E14/cm2以及 9E14/cm2等。 当低掺杂离子注入的离子为砷离子时，离子注入能量范围为2KeV至35KeV，离子 注入剂量为1E14至1E15/cm2。进一步地，注入的砷离子的能量可以是4KeV、 10KeV、 16KeV、 22KeV、26KeV以及32KeV，注入的砷离子的剂量可以是2E14/cm2、4E14/cm2、5E14/cm2、6E14/ cm2、8E14/cm2以及9E14/cm2等。 在现有技术中，以N型MOS晶体管为例进行说明，袋状区离子注入是以栅氧化层 204和栅极205为掩膜，在半导体衬底200内形成未激活的袋状区208a，所述袋状区离子注入的深度略大于低掺杂离子注入的深度，所述袋状区离子注入的离子与低掺杂离子注入的 离子导电类型相反，故该袋状区离子注入的掺杂离子可以是硼离子或者铟离子等。
当袋状区离子注入的离子为硼离子，注入的能量范围为3至20KeV，离子注入剂量 为lE13至9E13/cm、离子注入的角度为0。至45° 。进一步地，注入的硼离子的能量可以 是4KeV、6KeV、10KeV、14KeV、18KeV，注入的硼离子的剂量可以是2E13/cm2、4E13/cm2、5E13/ cm2、6E13/cm2、8E13/cm2等。 当袋状区离子注入的离子为铟离子，注入的能量范围为100至150KeV，离子注入 剂量为lE13至9E13/cn^，离子注入的角度为0。至45° 。进一步地，注入的铟离子的能量 可以是110KeV、120KeV、130KeV、140KeV，注入的硼离子的剂量可以是2E13/cm2、4E13/cm2、 6E13/cm2、8E13/cm2等。 袋状区离子注入的角度为0。至45° ，在选定的离子注入角度下，进行旋转注入， 可减小阴影效应和形成对称杂质分布，其离子注入能量、剂量、角度与低掺杂源/漏离子注 入的能量、剂量、角度相对应匹配，其注入能量确保将栅极下低掺杂源/漏结包裹住，从而 有效抑制住由漏致势垒降低(DIBL)所导致的短沟道效应。 当M0S晶体管为P型时，该低掺杂离子注入的掺杂离子可以是硼离子或者铟离子等。 当低掺杂离子注入的离子为硼离子时，离子注入的能量范围为0. 5至10KeV，离子 注入剂量为1E14至1E15/cm2。进一步地，注入的硼离子的能量可以是1KeV、3KeV、5KeV、 7KeV、9KeV等，注入的硼离子的剂量可以是2E14/cm2、4E14/cm2、6E14/cm2以及8E14/cm2等。
当注入的例子为铟离子时，离子注入能量范围为10至70KeV，离子注入剂量为 1E14至1E15/cm2。进一步地，注入的铟离子的能量可以是20KeV、40KeV、50KeV、60KeV等， 注入的铟离子的剂量可以是2E14/cm2、4E14/cm2、6E14/cm2以及8E14/cm2等。
同样，当M0S晶体管为P型时，该袋状区离子注入的掺杂离子可以是磷离子或者砷 离子等。 当袋状区离子注入的离子为磷离子，注入的能量范围为5KeV至35KeV，离子注入 剂量为lE13至lE14/cn^，离子注入的角度为0。至45° 。进一步地，注入的磷离子的能量可 以是10KeV、15KeV、20KeV、25KeV等，注入的磷离子的剂量可以是2E13/cm2、4E13/cm2、6E13/ cm2以及8E13/cm2等。 当袋状区离子注入的离子为砷离子，注入的能量范围为10KeV至50KeV，离子注入 剂量为lE13至lE14/cn^，离子注入的角度为0。至45° 。进一步地，注入的砷离子的能量可 以是200KeV、30KeV、40KeV等，注入的砷离子的剂量可以是3E13/cm2、5E13/cm2、以及8E13/ cm2等。 接着执行步骤S107，快速热退火，在半导体衬底200内形成低掺杂源/漏区207和 袋状区208，形成如图8所示的结构。 本发明所述快速热退火的工艺为在氮气或氩气等惰性气体环境中，退火温度为 90(TC至107(TC，退火时间为5秒至60秒。通过快速热退火，在激活杂质和消除离子注入 产生缺陷的同时，可以利用瞬态增强扩散效应(TED)效应和自身热扩散，使结变更为缓变， 能达到降低漏端沟道表面电场、抑制热载流子注入(HCI)效应的目的。当然，在其他实施例 中，也可以采用其他的退火方式，应能达到类似的效果。
在上述形成半导体器件的实施例中，快速热退火步骤是在低掺杂离子注入和袋状
区离子注入步骤之后进行，但并不以此为限，在其他实施例中，快速热退火步骤也可以分二
次进行，即在低掺杂离子注入步骤之后进行第一次快速热退火步骤以及在袋状区离子注入
步骤之后进行第二次快速热退火步骤，在此不应过多限制本发明的保护范围。 值得注意的是，阻挡壁202a、202b与衬底覆层203表面的落差h的高度要大于低
掺杂源/漏区207的深度，这样就不会影响到低掺杂源/漏区207对热电子或热载流子注
入效应的抑制效果。 接着执行步骤S108，在栅氧化层204和栅极205的相对二侧形成隔离层209a、 209b，形成如图9所示的结构。隔离层209a、 209b可以是氧化硅、氮化硅、氮氧化硅中 一种 或者它们组合构成。作为本实施例的一个优化实施方式，所述隔离层209a、209b为氧化硅、 氮化硅共同组成，具体工艺为在半导体衬底200上以及偏移隔离层206a、206b上形成第一 氧化硅层、第一氮化硅层以及第二氧化硅层，然后采用蚀刻方法形成侧墙。
接着执行步骤S109，在半导体衬底内形成重掺杂源/漏区210，形成如图10所示 的结构。因形成重掺杂源/漏区的工艺已为本领域技术人员所熟知，在此不再赘述。
基于上述半导体工艺，形成本发明的半导体器件，如图IO所示，包括半导体衬底 200 ;位于半导体衬底200上的栅氧化层204和栅极205、以及位于栅氧化层204和栅极205 相对二侧的偏移隔离层206a、206b和隔离层209a、209b ;位于半导体衬底200内的低掺杂 源/漏区207、袋状区208和重掺杂源/漏区210 ;还包括位于半导体衬底200内的源/漏 区207之间的阻挡壁202a、202b，所述阻挡壁202a、202b与半导体衬底200表面之间具有落 差h。 本发明技术方案主要是在半导体衬底内的源/漏区之间形成有阻挡结构，在确保 半导体器件的电学性能不损耗的情形下，能有效阻隔源/漏区之间的相互渗透，避免源/漏 区之间发生穿通效应，提升半导体器件的电学性能。 另外，本发明技术方案中形成的阻挡结构，可有效减小短沟道效应中结电容和结
漏电，为因超浅结工艺中结电容的降低和工艺窗口的扩大提供了更大的工艺调节空间，使
得在半导体器件尺寸越来越小的情形下制作更浅的源/漏区结深成为可能。 虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术
人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应
当以权利要求所限定的范围为准。
权利要求
一种半导体器件的制作方法，其特征在于，包括提供半导体衬底；对所述半导体衬底进行蚀刻以形成阻挡区块；在所述阻挡区块的相对二侧形成阻挡壁；在半导体衬底上形成能覆盖阻挡区块和阻挡壁的衬底覆层，所述衬底覆层与半导体衬底结合为一体，所述阻挡壁与衬底覆层表面具有落差；在所述衬底覆层和半导体衬底上形成栅氧化层和栅极；在半导体衬底内进行低掺杂离子注入；快速热退火，在半导体衬底内形成低掺杂源/漏区；在栅氧化层和栅极的相对二侧形成隔离层；在半导体衬底内形成重掺杂源/漏区。
2. 根据权利要求1所述半导体器件的制作方法，其特征在于，在对所述半导体衬底进行蚀刻之前还包括在待形成阻挡区块的半导体衬底上形成掩膜层。
3. 根据权利要求1所述半导体器件的制作方法，其特征在于，在半导体衬底内进行低掺杂离子注入之前还包括在栅氧化层和栅极的相对二侧形成偏移隔离层，所述偏移隔离层在所述隔离层的内侧。
4. 根据权利要求1所述半导体器件的制作方法，其特征在于，所述阻挡壁为氧化硅、氮化硅、氮氧化硅中的一种或者它们的任一组合。
5. 根据权利要求4所述半导体器件的制作方法，其特征在于，所述阻挡壁的厚度为5歷__30歷。
6. 根据权利要求1所述半导体器件的制作方法，其特征在于，所述落差的高度要大于所述低掺杂源/漏区的深度。
7. 根据权利要求l所述半导体器件的制作方法，其特征在于，所述形成重掺杂源/漏区包括至少一道离子注入步骤。
8. 根据权利要求1所述半导体器件的制作方法，其特征在于，在半导体衬底内进行低掺杂离子注入之前或者之后还包括袋状区离子注入步骤，所述袋状区离子注入的离子与低掺杂离子注入的离子导电类型相反。
9. 根据权利要求1所述半导体器件的制作方法，其特征在于，所述快速热退火的温度范围为90(TC至107(TC，退火时间为5秒至60秒。
10. —种半导体器件，包括半导体衬底；位于半导体衬底上的栅氧化层和栅极、以及位于栅氧化层和栅极相对二侧的隔离层；位于半导体衬底内的低掺杂源/漏区和重掺杂源/漏区；其特征在于，还包括位于半导体衬底内的源/漏区之间的阻挡壁，所述阻挡壁与半导体衬底表面之间具有落差。
11. 根据权利要求io所述半导体器件，其特征在于，在所述栅氧化层和栅极的相对二侧还包括偏移隔离层，所述偏移隔离层在所述隔离层的内侧。
12. 根据权利要求10所述半导体器件，其特征在于，所述阻挡壁为氧化硅、氮化硅、氮氧化硅中的一种或者它们的任一组合。
13. 根据权利要求12所述半导体器件，其特征在于，所述阻挡壁的厚度为5nm—30nm。
14. 根据权利要求IO所述半导体器件，其特征在于，所述落差的高度要大于所述低掺杂源/漏区的深度。
15. 根据权利要求IO所述半导体器件，其特征在于，在半导体衬底内还包括袋状区，所述袋状区位于低掺杂源/漏区的外围。
全文摘要
一种半导体器件的制作方法及半导体器件，其中，所述制作方法包括提供半导体衬底；对半导体衬底进行蚀刻以形成阻挡区块；在阻挡区块二侧形成阻挡壁；在半导体衬底上形成衬底覆层，阻挡壁与衬底覆层表面具有落差；在衬底覆层和半导体衬底上形成栅氧化层和栅极；在半导体衬底内进行低掺杂离子注入；快速热退火，在半导体衬底内形成低掺杂源/漏区；在栅氧化层和栅极的相对二侧形成隔离层；在半导体衬底内形成重掺杂源/漏区。本发明技术方案主要是在半导体衬底内形成有阻挡壁，可有效阻隔源/漏区之间的相互渗透，显著改善半导体器件的短沟道效应，避免源/漏区之间发生穿通(punch-through)效应，提升半导体器件的电学性能。同时为因超浅结工艺中结电容的降低和工艺窗口的扩大提供了更大的工艺调节空间。
文档编号H01L21/336GK101740393SQ200810203539
公开日2010年6月16日 申请日期2008年11月27日 优先权日2008年11月27日
发明者赵猛 申请人:中芯国际集成电路制造(上海)有限公司