长时间退火的集成电路装置及其制造方法

专利名称：长时间退火的集成电路装置及其制造方法
技术领域：
本发明尤其涉及，包含根据晶粒结构制造并且是导电的多个导电结构的集 成电路装置。具体地影响由铜或铜合金制成的导电结构。
背景技术：
随着最小特征尺寸减小，在半导体技术中可以观察到热处理时间不断縮短 的趋势。热处理操作的总时间和单个热处理步骤的持续时间都縮短，这是因为 在小尺寸下，即使热处理操作时间短，材料缺陷的充分退火或者充分的晶粒形 成也己经发生。因此，使用热处理时间为几秒的RTP方法。由铜制成的互 常覆盖有阻挡材料，其有利地不与铜形成合金并构成用 于阻止铜原子外扩散入金属间电介质或衬底的扩散阻挡物。阻挡材料的导电性 比铜低。然而，衬料(lining)增加了导电结构抗电迁移的稳定性。可以将导电结构再分成M^各和互连。将通路安置在两个互连层之间的绝缘 层内并且用于不同层次互连间的垂直电流传输。具有通路的绝缘层又用于电容 性退耦不同层次的互连。发明内容本发明的目的是说明集成电路装置，其构造简单并易生产，并且其导电结 构尤其由于减小的电迁移趋势而具有高载流能力。而且，本发明说明了生产此 类电路装置的方法。本发明基于这样的洞识，与以前的热处理时间相比至少两或三f奮长的热处 理时间显著地增加了导电结构的载流能力。考虑到热处理时间更短的趋势，其 也用于具有作为小于100纳米或甚至小于50纳米的光刻结果的最小特征尺寸的电路装置。因此，在未来一代集成电路的情况中，根据本发明的热处理时间低 于目前惯例的热处理时间，但至少是未使用本发明所需的热处理时间的两或三倍。由于比较长的热处理时间，在生产期间，在未用额外的措施的情况下，电 路装置上的热负荷公认地增加。然而，也相当地增加载流能力，在最初载流能 力低的小特征尺寸情况下，其对电路装置的功能是很重要的。根据本发明的第一个方面，长时间热处理导致阻挡材料沿着晶界渗入导电 结构。这最初可能导致导电结构的电阻升高3%到6%。然而，令人惊讶地是， 如果热处理作用足够长的时间使得通路底部或通路顶部处的阻挡层溶解或大大 变薄，仍然可以增强载流能力。在此长时间热处理的情况中，导电阻挡材料部分地设置在该导电结构的晶界区域内，在导电结构内有至少5纳米或有至少10 纳米。在一个改进中，在侧壁上设置有厚度大于1纳米的阻挡层和在底部设置有 厚度小于1纳米的阻挡材料层或未设置有阻挡材料的通^各导电结构邻接互连， 该互皿离衬底并且其底部区域邻接厚度大于1纳米的阻挡材料层。尤其当使 用双镶嵌技术来生产互连和通路导电结构时，可以通过热处理，相对在互连底 部处的阻挡材料有选择地去除在通路底部处的阻挡材料。例如由这样的事实产生选择性在热处理期间，通路底部处阻挡材料沿晶界向上和向下扩散，并且如果适当的话，也会沿Cu/SiN界面横向扩散，而在互连底部，只能沿晶界向上扩散。在此方法中，该通路导电结构还包含阻挡材料，尤其在该通路导电结构内有至少5纳米或至少10纳米。阻挡材料位于通路导电结构内，特别是靠近互 连处。然而，如果在il^各的底部、在通路侧壁处、在远离衬底的互连的互连底部 处、和远离衬底的互连的侧面区域处沉积阻挡材料之后，导电材料或铜还没有 弓l入至i腿路和上部互连切口(cutout)中，那么Sil实施热处理也可以获得选择性。 在这种情况下，在热处理期间，由于材料扩散到下部互连中，通路底部处的阻 挡层变薄，而其余的阻挡材料没有邻接导电结构，因此不育自晶^f散或者， 如果合适的话，通过界面扩散转移走。在这种结构中，通路导电结构没有阻挡 材料，或ilS各导电结构除了在该ffll 各导电结构(550)内延伸小于5纳米的一个边 缘区或多个边缘区外没有阻挡材料。阻挡材料的很小的外扩散可以归因于短时间的热处理操作，其在去除通路底部处的阻挡材料的热处理之后执行。在另一个改进中，长时间的热处理导致在通路导电结构的顶部区域处阻挡材料的去除或变薄。在此也可应用用于去除阻挡材料的两种上i^择性的方法。当使用第一种方法时，互连包含尤其在互连内至少5纳米或至少10纳米的阻挡 材料。相比之下，在第二种方法的情况下，互连没有阻挡材料或除了在通路导电结构内延伸小于5纳米的一个边缘区域或多个边缘区域外没有阻挡材料。该改进用于或者根据单镶嵌方法或者根据所谓的减銜subtractive)方法制造 导电结构的情况中。如果不能再采用镶嵌方法，尤其在互连宽度大于30微斜口 /或互连厚度大于5微米的情况下，使用减法方法。高电流应用尤其需要宽的互 连。由于高电流密度，载流能力对于宽互连也是重要的。在-一个改进中，阻挡材料从导电结构的边缘沿着晶界连续地延伸直至但连 内。然而，在很长时间热处理的情况下，阻挡材料"撕掉(tearaway)"也是可 能的，使得在阻挡材料扩散进入晶界的位置和在制造后设置阻挡材料的位置之 间产生间隙。然而，在这种情况下，阻挡材料也沿着晶界，沿着大于5纳^ 大于10纳米的距离，连续地设置。在依照第一方面的根据本发明的电路装置的另一个改进中，存在以邻接导 电结构的方式设置的非晶导电阻挡材料层。这种非晶层是由于长时间热处理而 产生的。举例而言，如果热处理持续时间大于30力H中且温度高于42(TC，则由 体l^、立方阿尔銜a)钽在Cu/Ta界面处产生非晶钽的窄区。参照下面解释的本发 明的第二方面，非晶材料可用于阻挡材料沿着界面的向外扩散。这意味着在通 路底部或在通路顶部区域处阻挡材料被去除，并且阻挡材料aSM过界面扩散施 加到导电结构。在一个布置中，如果界面扩散比在导电结构的相邻晶粒之间的 晶界扩散进行得快，则所需要的总热处理持续时间由为了去除所确定的热处理 ^^卖时间来确定。可以独立于第一方面使用的本发明第二方面是基于下面的考虑，长时间热 处理导致阻挡材料沿着导电结构相对于不同材料(例如相对于电介质材料)的 界面扩散。利用界面扩散以自对准的方式用阻挡材料部分地或全部地覆盖导电 结构。在这种情况下，由于不能防止晶界扩散，所以互连的电阻也增加3%到 6%。然而，由于所有侧面上的覆盖物(sheathing)，所以载流能力显著提高，使得 电阻的少量增加仅不显著地削弱载流能力。例如在铜处的界面扩散之前存在的阻挡材料例如是用于防止铜向外扩散到 随后沉积的电介质中的电介质材料。代替氮化硅SiN，在其它的示范性实施例中，也4柳碳化硅SiC、氮化碳硅SiCN、或Blok材!4(低k阻挡材料)。两个方面结合在一个集成电路装置中，产生了一种导电结构，其具有特别 高的载流能力，其在所有侧面上由阻挡材料所包围，且在通路底部和通路顶部 区域处没有厚的阻挡材料层。用于界面扩散的材料尤其从例如在相对长时间的热处理过程中形成的非晶 材料或非晶区产生。依照本发明第二方面的电路装置因此包含是导电的且邻接 非晶阻挡材料层的导电结构。在一个布置中，由界面扩散产生的阻挡材料层薄 于1纳米，尤其是在横向尺寸大于10纳米的区域中。此外，对于由界面扩散产 生的阻挡材料层，它的成分(例如元素成分)是均匀的。在一个布置中，均匀 的阻挡层在一侧邻接互连且在另一侧邻接电介质，也就是说在互连的至少一侧 上，不使用包括具有不同的材料成分或具有不同的材料结构的多个导电层的双 层或多层。在一个改进中，电路装置另外包含设置在导电结构106和边界材料之间的 多晶导电阻挡材料层。非晶层设置在阻挡材料层和导电结构之间，且主要包括 也包含在多晶阻挡层中的导电材料、或多晶阻挡层所包括的导电材料。在依照第二方面的电路装置的一个改进中，在远离衬底的导电结构的顶部 区域设置阻挡材料层，其不在相对于导电结构位于侧部的电介质之上垂悬 (overhang)。当使用光刻方法将顶部区域上的阻挡层图案化时，在导电结构相互 远离的两个侧面区域会出现这种垂悬。然而，当使用光刻方法时，至少在一个 侧面区域出il所述垂悬。对比之下，当使用自对准方法时没有垂悬，也就是说， 尤，通过界面扩散进行自对准涂覆的情况下没有垂悬。在一个改进中，导电结构是除了相对于其它导电结构的边界外，完全由导 电阻挡材料所包围的互连。在互连的至少一个侧向区域设置层厚大于2纳 大于4纳米的阻挡层，并且在互连的至少一个侧向区域设置层厚小于1纳米的 阻挡层。更厚的阻挡层尤其包含非晶阻挡层，且用作在热处理期间由于界面扩 散而迁移的并且形成薄阻挡层的阻挡材料的来源。在下一个改进中，导电结构包含铜或至少具有90原子百分比的铜的铜合 金。备选地，导电结构包含金或至少具有90原子百分比大金的金合金。在另一个改进中，阻挡材料是钽、氮化钽、钛、氮化钛、钨、氮化钨或钛鸨。其它的 难熔金属^)t熔金属合金也是合适的。本发明另外涉及实施热处理一次或重复地实施热处理的方法。作为热处理 的结果，在通路导电结构和互^间的阻挡材料层被去除、穿孔或减薄至少50%或至少90%。这种方法用于制造依照第一方面的电路装置，因此i:^技术效果 也适用于该方法。在-一个改进中，通过沿着导电结构的晶界的扩散以及ilil沿着两种不同材 料之间的界面的界面扩散去除阻挡材料，阻挡材料的主要部分通过晶界扩散迁 移走，但是界面扩散具有辅助效应，尤其在待去除的阻挡材料层的边缘区域中。 在一个备选方案中，仅使用晶界扩散。在一个布置中，沉积待去除的阻挡材料，使其具有达2纳米的厚度，实施 热处理总共至少1.5个小时。如果待去除的阻挡材料具有2纳米到5纳米的厚度， 那么在另一个改进中，实施热处理总共至少3小时。在这种情况下，热处理期 间的温度等于43(TC。例如，在大于43(TC且小于50(TC的温度下，所制定的最 小热处理时间被縮短且可以通过经验确定。通ail照这些热处理参数确保了阻 挡材料的充分去除。热处理持续时间的上限由足够的阻挡材料已经被去除的时 刻来确定。仍然可维持的生产能力也决定温度和热处理持续时间。而且，导电 结构的侧壁上的阻挡材料层不应该过分大地减薄。例如在连续热处理操作中实 行热处理持续所述的时间，或者以更多次热处理操作实行该热处理，所述的时 间涉及所有热处理操作的总时间。通过示例的方式，在两个热处理操作之间沉 积层或将层图案化。作为热处理参数的可替换的量度，可指定在热处理期间待去除的阻挡材料 沿着晶界迁移至少5纳^至少10纳米，从而充分分布以增加载流能力。本发 明另夕卜涉及另一种方法，其中实施热处理一次或重复地实施热处理。在这种热 处理期间，第二阻挡材料沿着导电结构的界面通过界面扩散从原始阻挡材料迁 移，因此尤其产生了依照第二方面的电路装置。上述技术效应从而也适用于该 另--种方法。在一个改进中，原始阻挡层位于一导电结构的侧面区域上，一相对于通路导电结构的边界处，或一在发生界面扩散的导电结构区域的部分区域上，该部分区域中的原始阻 挡层的层厚为例如小于10纳^H艾甚至小于5纳米。非晶原始阻挡层特另隨合于成为沿着界面扩散的阻挡材料的来源。非晶原 始阻挡层在难以涂敷的导电结构的边缘和角落处尤其有用。非晶原始阻挡层例 如M31热处理形成。在一个改进中，在为了界面扩散的热处理之前，ilil在前的热处理，阻挡材料尤其沿着晶界从互连内部向互连的外部区域迁移。作为可替换的方式，通 过在前的热处理，阻挡材料从导电辅助区域迁移到在去除该辅助区后互连的外 部区域所处的互连的区域中。在这种情况下，在在前的热处理期间尤其也发生 晶界扩散。通过为了界面扩散的主要热处理，阻挡材料从邻接界面的晶界迁移 到该界面且通过界面扩散分布于该界面。作为用于描述主要热处理操作的量度，可指定在热处理期间阻挡材料通过界面扩散的迁移距离大于10纳 大于20纳米。在一个示范性实施例中，主 热处理紧跟着在前的热处理。在一个布置中，迁移距离至少等于设置在电路装 置中的互连的最小互连宽度的一半。在一个布置中，导电结构具有大于200纳米的宽度。总共在43CTC下实施 热处理超过4小时，或在43(TC下实施热处理ffii8小时。在另一个示范性实施 例中，导电结构具有100纳米到200纳米的宽度，在这种情况下，总共在430 。C下实施热处理皿2.5小时，或在43(TC下实施热处理超过4小时。在另外的 示范性实施例中，导电结构具有大于50纳米的宽度且实施热处理超过60射中 (43(TC)。在这种情况下，热处理期间的温度大于420。C且小于51(TC或大于430 。C且小于50(TC。 MJI照这些热处理参数，确保了在还没有被覆盖的互连区域 中阻挡材料的充分涂覆。热处理持续期间的上限是由互连宽度、或由互连宽度 和待涂敷的导电结构的区域上沉积物的宽度来确定的。例如在连续热处理操作 中，实施热处理持续所述的时间或实施多次热处理操作，所述时间涉及所有热 处理操作的总时间。ffi31示例的方式，在两个热处理操作之间沉积层或将层图 案化。对于界面扩散所覆盖的距离，根函数规定了与热处理时间关系。相反， 该关系为平方关系，参见说明书最后的公式。择的供给使得可以减小在电路装置的热敏感区上的热负荷，尽管热处理持续时间长并且热处理温度高。尤其是以这种方式保护半导体元件的扩散区或热敏感
"低k"电介质D


下面参考

本发明的示范性实施例，附图中图1示出了舰界面扩散凃覆互连的制造阶段，
图2示出了由阻挡材料的非共形沉积辅助界面扩散的方法的制造阶段，
图3示出了在有选择地涂覆之后，通过界面扩散涂覆还没有被涂覆的区域的方法的制造阶段，
图4示出了ilil在前的热处理，弓l入到互连内的阻挡材料从互连内迁移到互连的随后的外部区域的方法的制造阶段，
图5示出了ilil在前的热处理，阻挡材料从邻接互连的辅助区域迁移到互连的随后的外部区域的方法的制造阶段，
图6示出了中断CMP工艺，以在整个区域上沉积阻挡材料并ilil在前的热处理将其赶进晶界中的方法的制造阶段，
图7示出了其中通过光刻方法图案化阻挡材料层的方法的制造阶段，
图8 A和8B示出了ilil与镶嵌方法不同的方法制造的导电结构完全由阻挡材料所包围的方法的制造阶段，
图9示出了在通路底部处将阻挡材料移入到位于下面的互连中的方法的制造阶段，
图10示出了在通路底部处将阻挡材料移入到位于下面的互连中且移入到邻接的通路导电结构中的方法的制造阶段，禾口
图11示出在通路顶部区域去除阻挡材料的方法的制造阶段。
具体实施例方式
图1示出了舰界面扩散凃覆互连的制造阶段。集成电路装置100在硅衬底(未示出)中含有多个半导体元件，例如晶体管。位于绝缘层102中的是衬有导电阻挡层104的切口。阻挡层104例如是敏氮化钽双层，其中氮化钽位于绝缘层102处，或者是钽层处，尤其是具有10到50纳米的层厚的a钽层。在示范性实施例中，该切口例如具有600纳米的宽度。在涂敷阻挡层104之后将铜材
料引入至彻口中。随后借助于化学机械抛光方銜CMP)平坦化铜，在切口中已产生了互连106。在平坦化之后，在整个区域之上沉积电介质阻挡层108，例如具有30纳米到60纳米的层厚的氮化硅层。
在沉积电介质阻挡层108之后，在45(TC的温度下执行热处理方法2小时或更多小时，阻挡材料104从互连106的两个侧面区域、沿电介质阻挡层108和互连106之间的界面，通过界面扩散涂覆互连106的顶部区域，参见箭头110。同时发生不可避免的晶界扩散，参见箭头112。
在长时间热处理之后，阻挡材料在铜/氮化硅界面处积聚，例如在铜晶界处，不再有直接的铜/氮化硅界面，结果是，互连106上对于电迁移最弱的位置己经被消除了。结果是显著增加了互连106的载流能力，例如在0.6,宽的铜互连的情况下，载流能力增加为原来的8倍。由于在互连106顶部区域处的薄钽层，沿着铜和氮化硅之间的界面的铜扩散路径被阻塞。这导致互连106的使用寿命延长且载流能力提高。
长时间的热处理与铜沉积106之后的已知最初热处理至少在时间和/或^M方面不同，而且在工艺阶段方面也不相同，该最初热处理实现晶粒和微结构的退火。阻挡金属令人惊讶地沿着铜/SiN界面的扩散比沿着铜晶界的扩散快。这导致钽在临界界面处的相对快速均匀的分布和积聚。在这种情况下，Cu/SiN示例性地代表所有惯例的铜池介质界面，也就是说例如铜与SiC(碳化硅)、StCN(氮化硅碳)、BLOK(具剤氐介电常数k的阻挡物)之间的界面。在示范性实施例中，在界面处形成的钽层仅包含几个原子层，例如仅不到5个原子层或仅不到10个原子层。该长时间热处理另外在阻挡层104和互连106之间形成非晶钽层，从该非晶钽层中出现钽用于界面扩散。
这是一种简单的、成本有效的工艺，其自对准且不需要光刻或蚀刻步骤将阻挡材料带到所述的位置且以所述的方式起作用。为此所需的装置在每一个制造厂都可以获得或成本有效地制造。不需要复杂的光刻或蚀刻步骤和复杂的工艺控制。可以将该方法既应用于镶嵌又应用于RIE(反应离子蚀刻)互连中。在集成电路装置100的至少一个或所有金属层中应用该方法。也可以与其它热工艺相结合。
在参照附图1图示的示范性实施例的情况下，通过下面措施在从大约400"开始且小于50(TC的想不至啲低温下，实现了钽界面扩散—阻挡层104以氮化ffi/钽双层存在，
—TaNx组分为亚化学配比(substochiometnc)的，而X为小于1或小于0.75，
一阻挡层104的钽金属一部分以a钽存在，也就是说以体。、立方晶体结构
存在，
—舰PECVD(等离子体增强化学气相沉积)将电介质阻挡层108沉积为多
层，
一阻挡材料，即此处的钽，在热处理期间使用的温度范围内不与铜形成合金，且呈现出可忽略的在铜中的溶解度，
一在铜/钽界面处，也就是在互连106的侧壁和底部处，形成高度富钽的非晶区，在令人惊奇的轻微的热激活期间，钽从该区域向外扩散，
一在ilr活工艺结束时，相对缓慢地进行7賴卩，其中y賴卩速度小于20幵尔文/冊，和
_在铜/氮化硅边界层处积聚含非晶钽的薄层，且在几个原子层的厚度或在不到一个原子层时，其效果就开始了。
下面的实验结果对于依照图1的示范性实施例是适用的—在0.6mm宽的互连106的情形中，从在43(TC进行热处理时间10小时开始，就可观察到钽的界面扩散。这使得对于0.6,宽的互连106，没有另外的"辅助处理"，在45(TC下保存20个小时的热处理时间之后，使用寿命提高到至少10倍。辅助处理用于以加强的方式将阻挡材料带到打算发生界面扩散的界面区域处或内。在更窄的ftt (track)中，因为扩散长度与热处理时间的根成比例，所以需要更短的热处理时间。因lt浏于200纳米宽的轨迹，得到在45(TC下2.2小时的热处理时间，也就是说对于0.18拜技术，得到的扩散长度是100纳米；—钽扩散可通过SIMS(二次离子质谱)和TEM(邀寸电子显微衛证明；并且—钽扩散导致在0.6拜宽的互连中小于5%的阻抗增加，以及上述的显著更高的载流能力。
令人惊奇地，在阻挡材料108与铜106之间的界面处，即使是钽的比例小，例如少于界面的5%的钽比例就会带来电迁移强度的显著增加，尤其是如果界面处的铜晶界被钽所覆盖。在该示范性实施例的说明中，钽是所有如下金属阻挡材料的代表，这些金属阻挡材料在热处理期间使用的温度范围内不与铜形成合金且在铜中仅有非常低的溶解度。替代钽或氮化钽，也可以使用例如钨、氮化鸨、钛鸨、钛或氮化钛作为阻挡物。备选地，阻挡材料也可源于不导电的阻挡物或者是不导电的。然后相应的元素或相应的组分沿着界面扩散且在界面处产生均匀的分布。顺便提及，参照

的方法可在甚至已经通过单镶嵌方法
或iim镶嵌方法制造的金属化层中执行。而且，如果〗顿"减去(substoctive)"方法，也就是说例如ffl31 R正、剥离、图形电镀等制造的互连，也可应用所述
方法步骤。
激舌钽从阻挡物的扩散可在晶片加工期间的各种工艺阶段之后謝于，例如:
—在用氮化硅或某种其它电介质覆盖之后，但是尤其在电路装置的另外的金属化层的制造之前，
一在完成特定的金属化层之后，但是尤其在另外的金属化层的制造之前，—在制造多个金属化层之后，但是仍然在另外的金属化层的制造之前，一在制造电路装置的所有金属化层之后，但是尤其仍然在晶片的最后钝化
之前，或
—在晶片的最后钝化之后。
最后提到的工序具有的优势是无论如何要都要提供的最终热处理和该热处理步骤可以在单个方法中进行。如果合适，激活步骤也可与元件交货之前的
其它步骤结合，例如与所谓的老化(bum-in)步骤结合，在该老化步骤中在升高的、M下测试或稳定该电路装置。
针对界面扩散的晶片热$敫活这里存在下面的可能性，尤其是
—借助于热炉工艺在大于35(TC至550。C的温度下进行晶片或单个元件的热'm^舌，尤其进行不同的时间，
一如果必须使用较低的温度预算例如以保护晶体管、金属化元件或电介质免于退化，则也可以使用各种方法来有选择地加热互连或有选择地加热互连的
边缘区域，尤其
—通过优选在互连的谐振频率区域中的微波激发有选择地加热互连。谐振
频率是由长度决定的且在小于1000GHz的范围内。微波激发例如可以借助于行波管(磁控管)或空腔谐振器实现。
一金属结构的有选择的加热對以地可以通过，例如间接加热或舰将能量感应耦合到晶片中来实现。需要的频率在lOkHz至UlMHz范围内。由于互连的尺寸所以趋肤效应是可忽略的。在特殊的情况下，使用己经存在于晶片上的结构元件作为加热导线或作为线圈绕组。例如由在每一层次中总是需要的金属辅助位置构成，或由为此另外集成的元件构成。
一其它的选择性加热方法使用光学方法来馈入能量。例如ffiil、^r活区的空
间定界可实现该选择性，该空间界定例如如下进行利用激光器局部地加热互
连，或利用金属结构与电介质相比的j雌的光吸收和ttii的加热，这在RTP方
街快速热处理)中是公知的。
在下面的示范性实施例中，例如至少在一些金属化层中，除了宽度为最小特征尺寸的窄互连外，也有宽得多的互连，例如依据技术和设计规则具有达
25,的宽度。在宽互连中流过的电流或者具有与窄轨迹相比相对低的电流密
度，或者在高电流应用中，宽互连中的电流密度与窄互连中的电流密度相当。
如果使用所谓的"低k电介质"代替二氧化硅作为绝缘材料，它们对热非常敏感。在第一所述情况下，沿着铜/氮化硅界面的扩散路径很长且使界面饱和所需的钽的量相对很大。在第二种情况下，用于激活的热预算必须保持在容许的限度内。在这些种情况下，可以以辅助的方式采用另外的工艺，该另外的工艺将附加量的钽直接带到或者接近后来的铜/氮化硅界面。结果，尤其在这些特殊情况下，可以没有限制地确保所期望的更高的载流能力。下面参照图2到8B更加详细地说明辅助工艺。这里既给出预先假定长时间热施加的辅助工艺的说明，又给出没有这种激舌或具有短时间热激舌的辅助工艺的说明。
图2显示了fflii阻挡材料的非共形沉积辅助界面扩散的方法的制造阶段。
电路装置腦b除了半导術寸底(未示出)外还包含例如由二氧化硅制成的绝缘层102b。制造用于铜互连106b的切口，例如具有130纳米到500纳米的小宽度。为了使在互连106b的侦幢上的钽阻挡物或氮化钽阻挡物不会被后面的热处理期间发生的材料迁移过大的程度地"减薄"，界面扩散所需要的钽量已经在涂敷阻挡层104b期间通过目标额夕卜沉积(targeted extra deposition),例如fflil使用非共形PVD方銜物理气相沉积)预先沉积了。结果是，多数材料沉积在切口或沟槽的上部区域中，从而接近发生更快扩散的铜/氮化硅界面。ffiil适当选择等离子体电压和在PVD方法期间的气流，可进一步辅助该非共形沉积。MM另外4顿诸如下面参照图3到8B解释的"辅助"工艺，也可以避免在互连106b的侧壁处的阻挡材料的减薄或过高的"不兼容的"温度预算。在依照图2的方法中，非共形沉积是辅助工艺。图2中示出的制造阶段之后接着的是平坦化步骤，其中借助于化学机械抛光方法去除突出超过切口的铜和钽。随后沉积电介质阻挡层，例如氮化硅层。然后沉积例如用于下一个通路或金属化层的二氧化硅。随后执行带有界面扩散的长时间热处理。
如图3中所示，通过将用于互连的切口弓l入到绝缘层102c中来制造电路装置100c。在整个区域上沉积导电阻挡层104c，例如钽层。然后，沉积且平坦化铜，也去除用于互连106c的切口外部的钽。然后，在第一个方法的变形中，通过CVD工艺(化学气相沉积)，使用例如TaCls或Ta(OC2H5)s和含氢或其它的还原性气体来有选择地沉积钽。3!3iCVD方法例如在400'C下进行钽的选择性沉积。
就在CMP步骤和进行的清洁步骤之后，如果合适，金属铜表面极具活性且是用于钽的选择性沉积的适合的表面，因为该表面上的氢容易离解且钽的沉积可以在相对较低的温度下进行。
在第二个方的法变形中，在CMP方法之后，通过没有外部电流(extemaJ-current-free)的沉积从电解液有选择地沉积钽。如果合适，预先进行清洁步骤和预处理还有互连表面的适当的^i舌。
在这两个方法变形中，在有选择地沉积钽之后涂敷电介质阻挡层，例如氮化硅层。此后涂敷例如二氧化硅用于下一个绝缘层。在该时间点上或在之后的时间点进行弓l起界面扩散的长时间的热处理。
在示范性实施例中，有选择地沉积具有小于10纳米的层厚，或甚至具有小于5纳米的层厚的导电阻挡层。用这种有选择地沉积的薄层，不能确保互连106c的顶部区域被完全覆盖。尤其在缺陷处或在例如已经形成了氧化铜的污染的位置处，仍然有未被钽覆盖的区域。通过长时间热处理步骤实现了这些区域也被钽覆盖，并因此显著增加了互连106c的载流能力。
图4示出了另外的"辅助"工艺。在电路装置100d的制造期间，在绝缘层102d中制造用于互连106d的切口。在制造切口之后，在整个区域上沉积钽阻挡层104d。接着借助于电压源电解沉积铜。在切口完全被铜填充之前、之时或者紧随其后，沉积由导电阻挡材料制成的，例如由钽制成的辅助层200，例如具有30纳米到50纳米的厚度。在辅助层200的沉积之后，在切口中进一步沉积铜，以使铜位于辅助层200和切口的开口 204之间。随后进行CMP方法，以去除位于切口之外的铜和钽。CMP方法在到达切口的开口 204时就结束。然后，沉积 电介质层，尤其是阻挡层，例如氮化硅层，并进行带有界面扩散的长时间热处理步骤。在这种情况下，阻挡材料104d从互连106d的侧面区域沿着界面扩散 到氮化硅层/铜互连106d。而且，辅助层200的材料/A5连106d内沿着晶IM广 散到氮化磁铜界面，且通过界面扩散分布在该界面处。对于辅助层200的沉积，第一个方法变形利用从含铜化合物和钽化合物(尤 其是络合物)的两种组分电解槽，电解沉积富含钽的成分。通过改变电镀的电 压，可以变为辅助层200的沉积。在沉积足够厚的辅助层之后，电压再次切换 回来，使得再次主要沉积铜。例如借助于电解电流可以控制辅助层200的厚度。 M适当选择络合剂和pH值可以充分不同地并且在良好可控的范围内设置所 需的电解电压。在第二个方法变形中，使用分开的装置中的或多室装置的两个相邻的室中 的分开的电解槽用于铜的沉积和用于辅助层200的沉积。图5示出了 "辅助"工艺的制造阶段，其中为了电路装置100e的制造，在 绝缘层102e中制造用于互连106e的切口。在切口的制造之后，在齡区域上 沉积例如由钽制成的阻挡层104e。然后，借助于下述方法沉积铜，其中周期交 替地沉积铜然后纯电化学地或用机械辅助部分地去除铜。通过示例的方式， Nutool公司提供了名为"ECMD"的这种方法。这种方法的应用形成了平坦的 铜表面，在用于互连106e的切口的开口之上仅小的铜层厚度MCMP被去除。 ffiil示例的方式，用于互连106e的切口外部的铜的层厚在30纳米到60纳米的 范围内，参鄉巨离A1。在涂敷铜之后，例如通过溅射在整个区域上涂敷例如由 钽制成的薄阻挡层250。M31示例的方式，钽层250的厚度是30纳米到50纳米。随后进行驱入(dnve-in)步骤，其中钽层250的材料沿着晶粒边界恰好扩散 到沿着晶界的切口的开口的附近。如果合适，进行该驱入步骤直到被驱入的阻 挡材料位于用于互连106e的切口内大于10纳M大于20纳米。在先前的热处理步骤之后，执行CMP方法，其中去除切口外的铜和钽阻 挡物104e的材料。随后沉积电介质阻挡层，例如氮化硅层。在制造电路装置100e 的进一步的过程中，进行带有界面扩散的长时间主要热处理步骤，其中阻挡材 料252在互连106e内的晶界到铜/氮化硅界面处出现，且在界面处扩散。而且， 发生了来自于钽阻挡物104e的阻挡材料的界面扩散。图6示出了在制造包含绝缘层102f的电路装置lOOf期间，"辅助"工艺的另外的变形。借助于光亥l」方法在绝缘层102f中制造用于互连106f的切口。在该 切口中沉积阻挡层104f，例如钽层。然后，电解沉积铜，且借助于CMP方法平 坦化铜直到阻挡层104f。 CMP方法在到达阻挡层104f时就中断。到达阻挡层 104f例如fflii端点检测自动地检测且能以简单的方式确定。随后涂敷薄钽阻挡 层，例如具有小于20纳米或小于5纳米的层厚。用于涂敷阻挡层300的合适的 方法是CVD、 PVD、电解沉积或注入。在涂敷阻挡层300之后，进行在前的热处理，其中在阻挡层300处的材料 沿着晶界渗入到互连106f中，尤其渗入到距离用于互连106f的切口的开口大于 10纳米或大于20纳米的区域中。接着借助于CMP方法，将用于互连106f的切 口外部的阻挡层106f的材料去除。在CMP方法结束之后，沉积对应阻挡层108 的例如由氮化硅层制成的阻挡层。在该方法的进一步过程中，进行更长时间的 热处理，其中将阻挡层300的阻挡材料从晶界驱赶到铜/氮化硅界面并沿着所述 的界面扩散。另外，也发生了来自于阻挡层104f的阻挡材料的界面扩散。图7显示了一种在制造电路装置簡g期间涂敷由二氧化硅制成的绝缘层 102g的"辅助"工艺。在绝缘层102g中制造用于互连106g的切口。在切口的 制造之后，在整个区域上沉积导电阻挡层104g，例如具有10到30纳米层厚的 钽层。然后，沉积铜并将其平坦化，将用于互连106g的切口外部的铜和阻挡层 104g的材料去除。在平坦化之后，在整个区域上涂敷薄钽层350，例如具有小 于10纳^甚至小于5纳米的层厚。随后利用覆盖所用互连106g的抗t虫剂区 域352，借助于光刻方法图案化钽层350。在去除抗蚀剂之后，沉积电介质阻挡 层，例如氮化硅层。在沉积氮化硅层之后，在该方法的进一步过程中进行热处 理，通过该热处理，互连106g顶部区域的还没有被覆盖的区域由于界面扩散而 被阻挡材料覆盖。图8A和8B示出了在集成电路装置100h的制造中的制造阶段。在绝缘层 102h和^A其中的通路导电结构106h的制^后，在整个区域上沉积阻挡层 400，例如具有10纳米到50纳米层厚的钽层。在阻挡层400的沉积之后，在阻 挡层400上沉积铜制成的籽晶层。然后涂敷抗蚀剂层并对其图案化，产生抗蚀 剂区域404和405 ，在区域404和405之间设置用于互连406的切口 ，随后借助 于电化(gaJvanic)的方法，M有选择的(局勒沉积到开口中来制造该互连。在互连406的制造之后，去除抗蚀剂区域404和405。然后，如图8B所示，沉积薄 阻挡层450，其覆盖互连406的顶部区域和互连406的侧面区域。阻挡层450 例如包括钽，并且具有例如小于10纳 小于5纳米的层厚。例如M31CVD 方法、ililPVD方法或ail没有外部电流(extemal-current-free)的电化方法沉积 阻挡层450。在阻挡层450的沉积之后，沉积电介质阻挡层452，例如氮化硅层， 以在没有被阻挡层450覆盖的互连406的区域形成界面。在氮化硅层452的沉积之后，进行更长时间的热处理，以便于ilil钽的界 面扩散，也用钽覆盖来自互连406的顶部区域或在互连406的侧面区域处还没 有被钽覆盖的区域。然后借助于光刻方法或借助于各向异性蚀刻方法去除设置在绝缘层102h 上、且包括氮化硅层452、阻挡层450、籽晶层402和阻挡层400的叠层。这样 互连406仍旧被钽层包围。长时间热处理的结果是，在互连104h和互连406之 间的边界处阻挡层400也被减薄或被去除。在另外的示范性实施例中，借助于铜RIE(反应离Tt4亥'J)方法、借助于所谓 的剥离方法或借助于不同的"减法"方法制造互连406。在参照图1到8B解释的所有变形中，将额外的钽直接带到或者接近水平 或垂直的(图8B:i铜/电介质界面。通过随后的短时间激活，设置成接近于该界面 的材料可被驱赶到后来的氮化硅界面的铜层中。在其它的情况下，首先涂敷氮 化硅覆盖层，然后通过沿着铜/电介质界面的扩散分布阻挡金属。在i顿"辅助" 工艺的所有情况下，以"辅助"方式引入的材料也可不同于那些所使用的金属 扩散阻挡物104中的材料。如果适当选择"辅助"工艺步骤，那么在所需的位置，也就是就在铜/氮化 硅界面处，已经以均匀分布的方式存在另外涂敷的钽，且可以在例如430'C持续 30射巾的最终热处理步骤期间，进行另外所需的激活步骤。在特定的情况下， 作为长时间热步骤的结果，不需要另外的热处理时间。图9到11涉及这样的示范性实施例，其中主要是从通路导电结构的底部或 两个导电结构之间去除阻挡材料。可以与通过界面扩散涂敷钽的方法相结合， 并且下面多次提及。借助于参照图9到11说明的示范性实施例，非电抗性通路 电阻显著降低，并且该通路的载流能力增加。在所有三个示范性实施例中，首 先，进行导电扩散阻挡层的旨区域的沉积。为了去除在ffi^各/IW转变的区域微的热处理工艺，其中阻挡材料在铜中或沿着 例如铜/钽或铜/氮化硅界面扩散。在使用400到50(TC之间的热处理温度的示范性实施例中，遵照下面的条件—阻挡物包括氮化钽/钽的双层，—TaNx成分是亚化学配比的，即X〈或X0.75，一阻挡物的钽金属至少一部分以a钽存在，也就是以体心立方晶格存在，_在铜/钽界面处，也就是说在导电结构的侧壁和底部处形成高度富钽的非 晶区，在令人惊奇地轻微的热'#^舌期间，钽从该区中扩散，和一在此阻挡材料的选择没有限制。它可以，但不必在热处理期间的相关温 度范围内形成铜合金，或可以在铜中具有有限溶解度。因此，该方法不仅限于 钽阻挡物。图9和10的示范性实施例涉及双镶嵌结构。然而讨论的方法也可用于如图 11所示的单镶嵌结构的情况，用于ffi31减法方法(也就是说il31剥离方法、通 过图形电镀或通过铜RIE)制造互连的情况。可在各种工艺阶段中或之后进行 去除阻挡材料的热处理步骤，参见上述图1到8B解释的可能性。提供了以下优点—可靠、可再现和低风险的工序，通路阻抗减小并且电迁移纟艘增加， 一使用成本有效的热处理工艺，其一般可不需要资本支出或不需要高额的 资本支出来执行，一使用成本有效的批处理，和一作为长时间热处理的结果，在所有层和界面处出现其它的积极效应。 在^35(TC到55(TC的温度下进行持续不同时间长度的热激活，所述时间长 度实质上取决于阻挡层的厚度。用于有选择地加热金属结构的上述方法也在去 除阻挡材料的热处理方法中采用。图9示出了具有衬底501的电路装置500。在衬底501中制造集成半导体 元件之后，制造包含绝缘材料504 (例如二氧化硅)的绝缘层502。借助于双镶 嵌方法，在绝缘层502中制造由铜制成的互连506。随后沉积电介质阻挡层508， 例如具有50纳米层厚的氮化硅层。随后借助于双镶嵌方法，制造ffl^各层510和 互连层520。在通路层510的绝缘材料512中引入切口514。将用于互连560的切口 522引入到互连层520的绝缘材料516中。如果合适，在通路层510和互 连层520之间设置蚀刻停止层518，例如氮化^i层。图9示出了还没有用铜填充切口 514和522的制造阶段。然而，在齡区 域之上已经沉积了阻挡层530，例如具有20纳米层厚的钽层。在该工艺中，在 切口 514的底部处已经沉积了具有10纳米层厚的阻挡材料层。在阻挡层530的沉积之后，且在用铜填充切口514和522之前，进行长时 间的热处理步骤，其中在切口 514的底部处的阻挡材料沿着晶粒边界扩散到铜 互连506中。还发生了设置在切口 514底部处的阻挡材料沿着互连506和电介 质阻挡层508之间的界面的界面扩散。在该示范性实施例中，在加热炉中进行 热激活。因此在添加氮的氢气气氛中实施热处理。氢气部分具有还原效应且防 止互连506的暴露的铜的氧化。氮气部分用于使在热处理期间没有被去除的阻 挡层致密化。通过示例的方式，在热处理期间使用形成的气体混合物。快速进 行7賴卩，也就是说，7賴卩速率大于50开尔力併巾，以使位于互连506的铜晶界 中的钽"冻结"在那里。在切口 514的底部，钽阻挡物典型地小于15纳米。因 此，相对快速地实现了在切口 514的底部处的钽的分解。li/二氧化硅界面直到 60(TC都是稳定的。因此无论如何在,l/二氧化硅界面处都不会发生反应或扩散。 结果是没有阻挡物的通路/互连转变。而且，下面提供的另外的积极方面适用于图9的示范性实施例一在热处理气体中使用氮气导致在lS/二氧化硅界面处尤其在上部钽7二氧 化硅界面处钽阻挡物或氮化钽阻挡物的致密化。这在氮化硅的底切边缘处尤其 重要，氮化硅的底切边缘通常在通路中或在互连的底部处形成弱点。一可故意地以非共形的方式设置阻挡物沉积工艺，例如在通路底部故意地 用少量钽覆盖，结果是需要相对短的热处理时间，和一成本有效的批处理是可行的，其中同时热处理多个晶片，例如超过80 个晶片，使得即使用一小时或更长的热处理时间也可具有高产量。图10示出了类似于电路装置500配置的电路装置500b，因此同样的元件 用相同的附图标记表示，但是其后跟着小写字母b。然而，与电路装置500的制 造相比，在电路装置500b的制造期间，只有当己经沉积了用于通路导电结构 550b和用于互连560b的铜材料时，才进行更长时间的热处理操作来去除在切口 514b或通路导电结构550b底部处的阻挡材料530b。而且，在示范性实施例中，铜材料已经被平坦化，并且电介质层750 (例如氮化硅层)己经沉积。
在依照图10的示范性实施例中，在该长时间热处理期间，在通S各导电结构
550b和互连506b之间的阻挡材料沿着晶界既扩散到互连506b中又扩散到通路 导电结构550b中。再次另外发生沿着铜/氮化硅层508b之间的界面的界面扩散。
口J-选地以非共形的方式和比所需更厚的方式沉积阻挡层530b。从水平电介 质区域和通路底部处减薄阻挡物且同时在下通路侧壁处增厚阻挡物的部分再溅 射步骤同样是可选的。
在依照图10的示范性实施例中，产生下面的技术效果
一在热处理气体中使用氮气弓跑铜/氮化硅界面处的氮化硅盖层570的致密 化，从而稳定和改善了所述界面的质量，
一直到60(TC， ffl/二氧化硅界面都是稳定的，在这里无论如何都没有反应 或扩散发生，
—通过如上面参照图1到8B所说明的不同层次中的钽界面扩散，该工序 同时带来了铜/氮化硅界面的改善，
一特别地在所有互连层次的制造完成之后使用这种变形，且该变形仅进行 一次，和
—如果使用单镶嵌技术而不是双镶嵌技术进行金属化，则同样可以使用依 照该示范性实施例的方法。阻挡物在通^(n)/互连(n)或通^(n)/互连(n+l)转变处 特别快速地分解，因为在那里可沿多个方向发生晶界扩散。因itbtil单镶嵌技 术产生的两个界面被毁掉了 。这导致没有阻挡物的通路/路径转变。
图11示出了包含具有多个半导体元件的衬底601的电路装置600。电路装 置600另外包含由电介质材料604制造的绝缘层602，其中铜互连606布置于该 电介质材料604中。在通过单镶嵌方法或借助于双镶嵌方法制造铜互连606之 后，沉积电介质阻挡层608，例如氮化硅层。随后沉积用于ffi^各层610的绝缘材 料612。使用单镶嵌方法制造il^各导电结构650，该通路导电结构650在侧壁和 底部处邻接阻挡层630，该阻挡层630例如为在通路导电结构650的上部区域中 具有20纳米层厚的钽阻挡层。在CMP步骤之后，沉积电介质阻挡物670，例 如具有50纳米层厚的氮化硅层。接着沉积阻挡层680，例如具有20纳米层厚的 钽阻挡层。随后借助于"减法"方法，制造互连690，且在它的顶部区域和侧面 区域用氮化硅层700覆盖互连690。在氮化硅层700和互连690之间可选择地设置由钽制成的阻挡层，参见关于图8A和8B的说明。
在制造互连690之后，进行长时间的热处理步骤，其中在通路导电结构650 和互连606之间的阻挡材料630被去除。另外，在这个长时间的热处理步骤期 间，通S各导电结构650和互连690之间的阻挡层680的材料被去除。该阻挡层 的大部分分别沿着互连606、通路导电结构650和互连690的晶界扩散。但是， 尤其是待去除的阻挡材料的边缘区域，也通过沿着互连606的铜/氮化硅界面和 阻挡层680的阻挡层/氮化硅界面的界面扩散被输运。
依照图11的示范性实施例也产生与上面参照图9和10所说明的相同的优 点。在另外的示范性实施例中，由扩散控制的从敏铜接触区域去除阻挡材料， 与已经参考图1到8B进行了说明的铜/氮化硅界面的扩散控制的改善相结合。 结果是，可以用可维持的温度预算进行所需的热激活步骤，甚至用于敏感的 BEOL (后端(Back End of Line))工艺。
为了获得所述的积极效应，完全去除在通路底部处或通路顶部区域处的阻 挡材料不是绝对必要的。如果由此获得了部分的直接铜/铜接触，并且当电迁移 开始时，会出现很大程度上不受阻碍的铜材料流动，部分去除(例如局部分裂 (tear))已经足够。以最大可能的程度去除在通路底部或在通路顶部区域处的 阻挡物所需的热预算由这些位置处的阻挡物的层厚控制。在另外的示范性实施 例中，执行用再溅射步骤解释的方法的组合。然而，通路底部处的阻挡物不必 完全去除，而是仅仅M再溅射被减薄。这样阻挡层还可保留在其它的水平位 置处，例如在互连的底部。通过再溅射，在通路底部处被去除的材料沉积在通 路侧壁的下部区域中，因此那里的层厚增加。这防止了在通路侧壁的下部区域 中阻挡物被"溶解"且在此失去它所需的保护效应，或防止它由于过长时间的 再鹏寸步骤在其它水平位置(例如互连的底勒处被去除。
研究在45(TCJ转卖10小时的热处理之后Cu-MLM(多层金属化)的SEM显 微照片。如IM路底部的通路直径是500纳米，那么在这个热处理时间之后， 先前存在的阻挡层不再可辨别。
在这些示范性的实施例中，M长时间热处理，尤其对于阻挡材料的去除 和用阻挡材料涂敷，共同的是
一最初是晶体的原始阻挡层的初始非晶化，禾口是非常可靠的。
非晶区的厚度尤其是小于10纳米。而且，非晶区包括至少80原子百分比
的阻挡材料。非晶区例如设置在晶体阻挡物和晶体Cu导电结构之间。在另一个
示范性实施例中沉积非晶阻挡层。
在另一个示范性实施例中，不导电的，也就是说电介质阻挡物，例如丁3205、
A1203、 HfQ2或含硅的化合物也用于扩散的阻挡材料，尤其用于界面扩散的阻
挡材料。根据下式计算界面扩散操作所需的热处理时间
t(min)-l(min)2/D t(min^最小热处理时间，
I>Do*exp(Ea/kT); 1(誦)=1/2界面扩散的最小轨迹宽度，并且估算常数为 D=6*10 A -17*cmA2/s;对于界面扩散Ea=l .68eV。
也可以使用相同的公式计算去除阻挡材料的热处理时间，其中对于晶界扩 散Ea=l.82eV，且热处理时间也取决于邻接待去除的阻挡层的晶界的数目。
权利要求
1.一种集成电路装置，包括导电的导电结构，其特征在于在该导电结构处设置的非晶阻挡材料层。
2. 如权利要求l所述的电路装置，其特征在于在远离所述衬底的导电结构的顶部区域处，设置阻挡材料层，其没有在相 对于所述导电结构恰好位于侧面的电介质上悬垂；或所述电路装置包含以邻接所述非晶阻挡材料层的方式设置的多晶导电或者 微晶电绝缘阻挡材料层；或者所述非晶阻挡材料层具有均匀的材料组分，且以邻接电介质的方式设置在 该电介质与所述互)Et间。
3. 如权利要求1或2所述的电路装置，其特征在于 所述导电结构是互连；并且所述互连除了在外部晶界处相对于其它导电结构的边界以外，完全由导电 阻挡材料包围，没有阻挡材料的区域优选存在于除了相对于其它导电结构的边 界以外的所述互连的外部区域。
4. 如权利要求3所述的电路装置，其特征在于在互连的至少一个侧面区i或上设置具有大于2纳米层厚的阻挡层，且 在互连的至少一个顶部区域或底部区域上设置具有小于1纳米层厚的阻挡层。
5. 如权利要求4所述的电路装置，其特征在于在互连的至少一刊则面区域 上设置具有大于5纳米层厚的阻挡层。
6. 如前述权利要求l、 2或4所述的电路装置，其特征在于 该导电结构包括铜或具有至少90原子百分比的铜的铜合金，或者 该导电结构包括金或具有至少90原子百分比的金的金合金。
7. 如前述权利要求l、 2或4所述的电路装置，其特征在于所述阻挡材 料层是导电的，或者是电介质阻挡材料层；或者所述阻挡材料层包括或含有不与所述互连材料形成合金、或在所述互连材 料中不溶或仅微溶的材料。
8. 如如前述权利要求l、 2或4所述的电路装置，其特征在于所述阻挡材料层包含钽、氮化钽、钛、氮化钛、钨、氮化钨、钛钨、氧化钽、氧化铝或 氧化铪。
9. 一种制造集成电路装置的方法，其中实施热处理一次或反复实施热处理， 其特征在于第二阻挡材料通过沿导电结构的界面的界面扩散从原始阻挡材料 层迁移，其中原始阻挡材料层是非晶层。
10. 如权利要求9所述的方法，其特征在于第二阻挡材料从设置在导电 结构的侧面区域的、或设置在相对于通路导电结构的边界处的、或覆盖发生所 述界面扩散的所述导电结构区域的部分区域的原始阻挡层向外扩散。
11. 如权利要求9到10之一所述的方法，其特征在于 舰先前进行的热处理，原始阻挡材料从互连内迁移至U互连的夕卜部区域，或者ilil先前进行的热处理，原始阻挡材料从导电辅助区域迁移到在去除该辅助区域之后互连的外部区fe:^f在的互连的区域中。
12. 如权禾腰求9到10之一所述的方法，其特征在于在有界面扩散的热 处理期间，所述阻挡材料的迁移距离大于10纳米。
13. 如权禾腰求12所述的方法，其特征在于在有界面扩散的热处理期间， 所述阻挡材料的迁移距离大于20纳米。
14. 如权利要求9到10之一所述的方法，其特征在于对所述导电结构进行热处理，至少持续从下式获得的时间t=l2/D其中D=Do*exp(Ea/kT); 1=所述电路装置中最小轨迹宽度的一半； D=6*10A-17*cmA2/s;对于界面扩散Ea=1.68eV， 1(=玻耳兹曼常数，丁=温 度，在这种情况下热处理期间的温度t大于42(TC且小于510°C。
全文摘要
本发明涉及长时间退火的集成电路装置及其制造方法。本发明尤其涉及通过长时间退火可去除通路板或者通路盖层上的阻挡材料的方法。同时或作为替代，该长时间退火是一种使用阻挡材料(110)涂覆轨迹(106)的简单和直接的方法。
文档编号H01L21/768GK101626012SQ20091000788
公开日2010年1月13日 申请日期2005年4月22日 优先权日2004年4月30日
发明者H·科纳, M·霍默尔, O·奥贝尔, W·哈塞 申请人:英飞凌科技股份公司