专利名称：提升薄膜晶体管基板的画素缺陷侦测率的布局结构的制作方法
技术领域：
本发明一种提升薄膜晶体管基板的画素缺陷侦测率的布局结构，特别是关于一种
利用虚拟数据走线来定位短路缺陷的薄膜晶体管基板布局结构。背景技术：
在数组制程(Array process)结束后，搭配一数组制程检测(Array test)来检是薄膜晶体管是否符合需求。举例来说在Array test中，检测金属线(扫描线、数据线、共通电极走线)是否符合需求、晶体管是否符合需求等等。 当输入测试电压时，如数据线与扫描线出现短路时(source/gate line short, SGshort)，检测机的屏幕上会显示"十"字线，十字的交错点，即为短路(缺陷)所在，定位十分方便；如数据线与共通电极走线出现短路时(source/common line short, SC short)，检测机的屏幕上亦会上会显示"十"字线。但是，如扫描线与共通电极走线出现短路时(gate/commonline short，GC short)，检测机的屏幕上会显示"一"字线。目前的作法，是在那条"一"字在线出现最低电压的地方定位，以人眼开始寻找短路所在，耗费人力成本。现有技术对于GC short并未提出有效的解决方式。 为此，本发明提出一种提升薄膜晶体管基板的画素缺陷侦测率的布局结构，以解决上述缺陷。
发明内容
本发明的主要目的在提供一种提升薄膜晶体管基板的画素缺陷侦测率的布局结构，其能有效并快速的定位GC short的短路位置，有效解决现有技术中，必须以人眼寻找的困扰，能有效的节省人力成本。 本发明的另一目的在提供一种提升薄膜晶体管基板的画素缺陷侦测率的布局结构，其将虚拟数据走线设置于扫描线与共通电极走线之间，当有短路缺陷时，位于扫描线与共通电极走线之间时，将测试讯号(电压)输入，电压通过画素电极与虚拟数据走线连接，并与短路缺陷产生电容时，电容的位置为缺陷的位置。 本发明提供一种提升薄膜晶体管基板的画素缺陷侦测率的布局结构，其包括多列
第一数据线及多行第一扫描线，利用多列第一数据线及多行第一扫描线定义出多个画素
(pixel)，且于每一个画素中形成一个薄膜晶体管，其中薄膜晶体管的闸极与该第一扫描线
连接，薄膜晶体管的源极及汲极分别与该第一数据线及一画素电极连接。共通电极走线临
近第一扫描线和第一数据走线设置，且共通电极走线被画素电极部分覆盖；虚拟数据走线
位于该第一扫描线与该共通电极走线之间，且虚拟数据走线与该画素电极连接。 本发明的提升薄膜晶体管基板的画素缺陷侦测率的布局结构，其将虚拟数据走线
设置于扫描线与共通电极走线之间；当有短路缺陷时，位于扫描线与共通电极走线之间时，
将测试讯号(电压)输入，电压通过画素电极与虚拟数据走线连接，并与短路缺陷产生电容
时，电容的位置为缺陷的位置。能有效并快速的定位GC short的短路位置，有效解决现有
3技术中，必须以人眼寻找的困扰，能有效的节省人力成本。
下面结合附图和实施例对发明进一步说明 图1为本发明之一实施例的提升薄膜晶体管基板的画素缺陷侦测率的布局结构；
图2为本发明之一实施例的部分放大示意图； 图3为本发明之另一实施例的提升薄膜晶体管基板的画素缺陷侦测率的布局结构； 图4为本发明之另一实施例的部分放大示意图。
具体实施方式
为能详细说明本发明的提升薄膜晶体管基板的画素缺陷侦测率的布局结构，请参照图1及图2。图l为本发明的提升薄膜晶体管基板的画素缺陷侦测率的布局结构。本发明的薄膜晶体管基板的画素缺陷侦测率的布局结构包括多列第一数据线22及多行第一扫描线24。多列第一数据线22及多行第一扫描线24定义出多个画素(pixel)，且于每一个画素中形成一个薄膜晶体管26，以薄膜晶体管26作为开关组件，其中利用一第一金属层同时形成薄膜晶体管26的闸极28、第一扫描线22以及共通电极走线38 ;利用一第二金属层同时形成薄膜晶体管26的汲极32、源极30以及第一资料线22。薄膜晶体管26的汲极32与画素电极34连接。在闸极28与源极30及汲极32之间有一非晶硅层44作为通道。其中，在本实施例中，形成第一扫描线24、薄膜晶体管26的闸极28以及共通电极走线38的第一金属层系钕铝钼合金(Mo/Al/Nd)。 共通电极走线38，为临近第一资料线22和第一扫描线24设置，且共通电极走线38被画素电极34部分覆盖，共通电极走线38用来遮蔽于画素电极34周缘通过的光线。
在本实施例中，共通电极走线38系以"U"字型设置，如此设计的好处在于可以提高开口率。在本发明的其它实施例中，共通电极走线38亦可以"口"字型设置。此等共通电极走线38的形状变化，应为均等变化或修饰，理应属于于本发明的同一技术构思。
虚拟数据走线40位于第一扫描线24与共通电极走线38之间，且虚拟数据走线40与画素电极34连接。在本实施例中，在同一个pixel中，有两条虚拟数据走线40，且两条虚拟数据走线40均介于第一扫描线24与共通电极走线38之间。其中两条虚拟数据走线40的接触窗42数目并不相同，接触窗42的数目越多，虚拟数据走线40与画素电极34的电性连接强度就越高，本发明的虚拟数据走线40的接触窗42的数目并不限制，依照需求而有所不同。 继续说明图1中，虚拟资料走线40的设置，请一并参照图2，图2为图1的部分剖面图。于图2中，包括薄膜晶体管基板50，介电层52位于薄膜晶体管玻璃基板上，在本实施例中介电层52为由闸极绝缘层和保护层构成。接触窗42形成于介电层52上，画素电极34设置在介电层52之上，并通过该接触窗42与虚拟数据走线40相接触，以达成电性连接。画素电极34则位于介电层52上，需要测试时，可透过画素电极34、接触窗42与虚拟数据走线40连接。 请一并参照图3及图4，图3为当本发明的薄膜晶体管基板有缺陷时的示意图。图4为图3的部分剖面图。 如前所述，本发明的薄膜晶体管基板50利用多列第一数据线22及多行第一扫描线24。多列第一数据线22及多行第一扫描线24定义出多个画素(pixel)，且于每一个画素中形成一个薄膜晶体管26，以薄膜晶体管26作为开关组件，其中利用一第一金属层同时形成薄膜晶体管26的闸极28、第一扫描线22以及共通电极走线38 ;利用一第二金属层同时形成薄膜晶体管26的汲极32、源极30以及第一资料线22。薄膜晶体管26的汲极32与画素电极34连接。在闸极28与源极30及汲极32之间系有一非晶硅层44作为通道。其中，在本实施例中，形成第一扫描线24、薄膜晶体管26的闸极28以及共通电极走线38之第一金属层是钕铝钼合金(Mo/Al/Nd)。 共通电极走线38，临近第一资料线22和第一扫描线24设置，且共通电极走线38被画素电极34部分覆盖，共通电极走线38用来遮蔽于画素电极34周缘通过的光线。在本实施例中，共通电极走线38系以"U"字型设置，如此设计的好处在于可以提高开口率。在本发明的其它实施例中，共通电极走线38亦可以"口"字型设置。此等共通电极走线38的形状变化，应为均等变化或修饰，理应属于于本发明之同一技术构思。 虚拟数据走线40位于第一扫描线24与共通电极走线38之间，且虚拟数据走线40与画素电极34连接。在本实施例中，在同一个pixel中，有两条虚拟数据走线40，且两条虚拟数据走线40均介于第一扫描线24与共通电极走线38之间。其中两条虚拟数据走线40的接触窗42数目并不相同，接触窗42的数目越多，虚拟数据走线40与画素电极34的电性连接强度就越高，本发明的虚拟数据走线40的接触窗42的数目并不限制，依照需求而有所不同。 图4的部份局部放大的剖视图包括一介电层52，介电层52位于薄膜晶体管玻璃基板上，在本实施例中介电层52是由闸极绝缘层和保护层构成。介电层52包覆该虚拟数据走线40，一接触窗42形成于该介电层52上，画素电极34设置在所述的介电层52之上，并通过该接触窗42与所述的虚拟数据走线40相接触，以达成电性连接。画素电极34则位于介电层52上，需要测试时，可透过画素电极34、接触窗42与虚拟数据走线40连接。
请一并参照图4所示，当薄膜晶体管基板50中的介电层中52具有一缺陷46位于该第一扫描线24与共通电极走线38之间时，将一电压输入，电压通过该画素电极34与该虚拟数据走线40连接，并与缺陷46产生电容48时，电容48的位置为缺陷46的位置。通过上述方式，本发明的提升薄膜晶体管基板的画素缺陷侦测率的布局结构能有效并快速的定位GC short的短路位置，有效解决现有技术中，必须以人眼寻找的困扰，能有效的节省人
力成本。 以上所述者，仅为本发明一较佳实施例而已，并非用来限定本发明实施的范围，故凡依本发明申请专利范围所述的形状、构造、特征及精神所为的均等变化与修饰，均应包括于本发明的申请专利范围内。
权利要求
一种提升薄膜晶体管基板的画素缺陷侦测率的布局结构，包括一基板；多列第一扫描线，其设置于该基板上；多行第一资料线，其设置于该第一扫描在线且该等第一数据线及该等第一扫描线定义出多个画素(pixel)，且每一画素包括一开关组件和一画素电极；一共通电极走线，其邻近该第一扫描线和该第一资料线设置，且被所述的画素电极部分覆盖；以及一虚拟数据走线，位于该第一扫描线与该共通电极走线之间，且该虚拟数据走线与该画素电极连接。
2. 根据权利要求1所述的一种提升薄膜晶体管基板的画素缺陷侦测率的布局结构，其 特征在于该薄膜晶体管基板具有一缺陷位于该第一扫描线与该共通电极走线之间时，将 一电压输入，该电压通过该画素电极与该虚拟数据走线连接，并与该缺陷产生一电容时，该 电容的位置系为该缺陷的位置。
3. —种提升薄膜晶体管基板的画素缺陷侦测率的布局结构，包括 一介电层，位于一玻璃基板上一虚拟数据走线，位于该介电层中，该介电层包覆该虚拟数据走线，并暴露部分虚拟数 据走线形成一接触窗；以及一画素电极，位于该介电层上，并利用该接触窗与该虚拟数据走线连接。
4. 根据权利要求3所述的一种提升薄膜晶体管基板的画素缺陷侦测率的布局结构，其 特征在于利用多列第一数据线及多行第一扫描线，定义出多个画素(pixel)，且于每一个 画素中形成一个薄膜晶体管，其中系利用一第一金属层同时形成薄膜晶体管的闸极、第一 扫描线以及共通电极走线；利用一第二金属层同时形成薄膜晶体管的汲极、源极以及第一 资料线。薄膜晶体管的汲极与该画素电极连接，其中该共通电极走线系邻近第一扫描线和 第一数据走线设置，且该共通电极走线被该画素电极部分覆盖。
5. 根据权利要求4所述的一种提升薄膜晶体管基板的画素缺陷侦测率的布局结构，其 特征在于该薄膜晶体管基板具有一缺陷位于该第一扫描线与该共通电极走线之间时，将 一电压输入，该电压通过该画素电极与该虚拟数据走线连接，并与该缺陷产生一电容时，该 电容的位置系为该缺陷的位置。
6. 根据权利要求5所述的一种提升薄膜晶体管基板的画素缺陷侦测率的布局结构，其 特征在于该缺陷位于该介电层中。
7. 根据权利要求1所述的一种提升薄膜晶体管基板的画素缺陷侦测率的布局结构，其 特征在于该共通电极走线以"U"字型设置。
8. 根据权利要求1所述的一种提升薄膜晶体管基板的画素缺陷侦测率的布局结构，其 特征在于该共通电极走线以"口"字型设置。
全文摘要
本发明提供一种提升薄膜晶体管基板的画素缺陷侦测率的布局结构，其包括多列第一数据线及多行第一扫描线，利用多列第一数据线及多行第一扫描线定义出多个画素(pixel)，且于每一个画素中形成一个薄膜晶体管，其中利用一第一金属层同时形成薄膜晶体管的闸极、第一扫描线以及共通电极走线；利用一第二金属层同时形成薄膜晶体管的汲极、源极以及第一资料线。薄膜晶体管的汲极与一画素电极连接，其中共通电极走线为邻近第一扫描线和第一数据走线设置，且共通电极走线被画素电极部分覆盖；虚拟数据走线位于第一扫描线与共通电极走线之间，且虚拟数据走线与画素电极连接。能有效并快速的定位GC short的短路位置，有效解决现有技术中，必须以人眼寻找的困扰。
文档编号H01L23/528GK101710582SQ200910038398
公开日2010年5月19日 申请日期2009年4月3日 优先权日2009年4月3日
发明者余鸿志 申请人:深超光电(深圳)有限公司