专利名称：制造分离栅级存储器浮栅的方法
技术领域：
本发明涉及半导体集成电路制造技术领域，特别涉及一种制造分离栅级存储器浮 栅(Floating Gate, FG)的方法。
背景技术：
随着闪存(flash memory)的尺寸不断缩小，自对准工艺 (Self-aligned-Process, SAP)由于可以实现浮栅与浅沟槽隔离(Shallow Trench Isolation, STI)之间良好的自对准性能，因此被广泛应用于闪存的存储单元制造过程中。图1示出了现有技术的70纳米分离栅级(Split-Gate)存储器存的数据存储单元 (bit-cell)的制造过程中，晶片典型结构剖面的变化示意图。初始晶片为硅基底，其上表面 沉积厚度为110埃(A)的氧化硅薄膜，在氧化硅薄膜上再沉积一层氮化硅薄膜。通过STI 光刻(STI-ET)和氮化硅酸槽蚀刻(TO etch-back)过程在晶片上定义出图形，取晶片中具 有典型结构单元的片段剖面如图1中的IA所示。该剖面包括硅基底101、氧化硅薄膜102 和氮化硅薄膜103，硅基底101上具有光刻形成的沟槽结构。其中沟槽上口的宽度为700A， 氮化硅的宽度为800A。然后对晶片进行STI沉积(STI-DEP)处理，实际就是在所述沟槽中 沉积氧化硅，新沉积的氧化硅与原先的氧化硅薄膜102是相同的物质，因此不再区分，统一 称为填充氧化硅104。再经过STI平坦化(STI-CMP)过程处理后得到如IB所示剖面。接着 进行移除氮化硅的处理，得到如IC所示剖面。原先氮化硅所在的位置形成了空位。然后进 行re沉积过程，在所述空位处沉积多晶硅105，得到如ID所示剖面。最后再进行re平坦化 (FG-CMP)处理过程使多晶硅分离，得到最终薄层多晶硅re形成re 105。由于re所处位置 恰好为光刻后留下的氮化硅的位置，这就被称为自对准效应。由此表明re厚度的均一性紧 密取决于氮化硅厚度的均勻性。在70纳米分离栅级存储器的制造工艺中，为了保证最终的数据存储单元具有良 好的电性均一性，要求同一块晶片上所有re厚度几乎完全一致，也就是说re厚度的误差 必须控制在极小范围内，目前工艺所能达到的re厚度取值范围为300士 100A。现有技术中 虽然对数据存储单元制造过程的各个步骤采取了很多优化改进的措施，但仍然难以控制FG的厚度均一性。
发明内容
有鉴于此，本发明提出一种制造分离栅级存储器浮栅的方法，能够很好地控制浮 栅厚度，使其达到预设的取值范围。该方法包括如下步骤在单晶硅晶片表面沉积第一氧化硅薄膜；在所述第一氧化硅薄膜的上表面沉积氮化硅薄膜，所述氮化硅薄膜的厚度大于所 需浮栅的厚度；在所述氮化硅薄膜的上表面沉积第二氧化硅薄膜；对所述晶片依次进行浅沟槽隔离STI光刻、STI沉积、STI平坦化、移除氮化硅、浮栅多晶硅沉积和浮栅平坦化处理。所述在所述氮化硅薄膜的上表面沉积的第二氧化硅薄膜的厚度的取值范围为150埃至250埃。所述在所述第一氧化硅薄膜的上表面沉积的氮化硅薄膜的厚度的取值范围为 1000埃至1250埃。所述浮栅平坦化处理后得到的浮栅厚度的取值范围为300士60埃。从以上技术方案可以看出，在氮化硅薄膜上表面再沉积第二氧化硅薄膜，第二氧 化硅薄膜可以在STI光刻和氮化硅酸槽蚀刻(SIN pull-back)过程中起到阻止氮化硅在垂 直方向上的损失的作用，而STI光刻是导致氮化硅厚度均一性损失的最主要因素，第二氧 化硅薄膜的存在可以杜绝这种损失，使得STI光刻后氮化硅可以完美保持沉积时的厚度均 一性3 %，相比原有工艺 10 %，这样氮化硅厚度均一性得到良好控制，就可以使最终re厚 度处于理想的范围内。
图1为现有技术的70纳米-分离栅极存储器的数据存储单元的制造过程中晶片 典型结构剖面的变化示意图；图2为为本发明实施例的70纳米分离栅级存储器的制造工艺中，从STI光刻前到 STI平坦化之后的晶片典型结构剖面的变化示意图。
具体实施例方式发明人在对70纳米分离栅级存储器的制造工艺进行反复试验后发现，无论对该 流程中的STI光刻、STi-CMP、re-CMP进行怎样的工艺改进，都难以控制re的厚度。问题的 根源在于，如图1所示的IA到IB的STI光刻和氮化硅酸槽蚀刻中，不可避免地会造成氮化 硅103的损失，而STI光刻是导致氮化硅厚度均一性损失的最主要因素，这样氮化硅103的 厚度均一性也会相应损失，而最终浮栅re厚度不均勻，也导致存储器件性能不均一。发明 人通过多次试验，找到了一种有效减少氮化硅厚度均一性损失的解决方案，从而最终使re 厚度均一性达到预设的取值范围。为使本发明的目的、技术方案和优点更加清楚，下面结合附图对本发明作进一步 的详细阐述。图2所示为本发明实施例的70纳米分离栅级存储器的制造工艺中，从STI光刻前 到STI平坦化之后的晶片典型结构剖面的变化示意图。其中2A为STI光刻前的剖面，自下 而上包括硅基底201、第一氧化硅薄膜202，氮化硅薄膜203和第二氧化硅薄膜204。与现 有技术的晶片对比可知，本发明实施例在沉积了氮化硅薄膜之后，再次通过化学气相沉积 (CVD)的方式沉积了第二氧化硅薄膜。第一氧化硅薄膜的上表面沉积的氮化硅薄膜203的 厚度的取值范围为1000埃至1250埃。对晶片进行STI光刻之后，剖面从2A变为2B。剖面2B中，除了氮化硅的顶部还 有第二氧化硅薄膜204，其它均与图1中的剖面IA相同。对所述晶片依次进行浅沟槽隔离 STI光刻、氮化硅酸槽蚀刻、STI沉积、STI平坦化、移除氮化硅、浮栅多晶硅沉积和浮栅平 坦化处理。在STI光刻和氮化硅酸槽蚀刻过程中，第二氧化硅薄膜204作为缓冲层，可以有效阻止氮化硅203在垂直方向上的损失，也就是阻止了氮化硅203的厚度均一性损失， 这样相应位置浮栅re厚度的均一性得到良好的控制，就可以使最终re厚度均一性处于理 想的范围内。经实验证明，通过本发明方案可以将re厚度控制在300士60A，相比原有工艺 300+/-100A已是相当有效的改善。本发明方案-已成功运用于70纳米分离栅级存储器的 制造工艺对re厚度的控制需求，即使对更小尺寸器件的工艺制造-，本发明方案依然可以 适用。氧化硅薄膜203的厚度必须具有合理的取值，如果厚度过小，难 以保证对氮化硅 起到良好的保护作用；如果厚度过大，会对STI光刻形成的硅基底沟槽的外形或对STI沉积 过程带来影响。通过试验确定，氧化硅薄膜203厚度的较佳取值范围为150A至250A。以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精 神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
权利要求
一种制造分离栅级存储器浮栅的方法，其特征在于，包括如下步骤在单晶硅晶片表面沉积第一氧化硅薄膜；在所述第一氧化硅薄膜的上表面沉积氮化硅薄膜，所述氮化硅薄膜的厚度大于所需浮栅的厚度；在所述氮化硅薄膜的上表面沉积第二氧化硅薄膜；对所述晶片依次进行浅沟槽隔离STI光刻、STI沉积、STI平坦化、移除氮化硅、浮栅多晶硅沉积和浮栅平坦化处理。
2.根据权利要求1所述的方法，其特征在于，所述在所述氮化硅薄膜的上表面沉积的 第二氧化硅薄膜的厚度的取值范围为150埃至250埃。
3.根据权利要求1或2所述的方法，其特征在于，所述在所述第一氧化硅薄膜的上表面 沉积的氮化硅薄膜的厚度的取值范围为1000埃至1250埃。
4.根据权利要求1，2，3所述的方法，其特征在于，所述浮栅平坦化之后得到的浮栅厚 度的取值范围为300士60埃。
全文摘要
本发明公开了一种制造分离栅级存储器浮栅的方法，包括如下步骤在单晶硅晶片表面沉积第一氧化硅薄膜；在所述第一氧化硅薄膜的上表面沉积氮化硅薄膜，所述氮化硅薄膜的厚度大于所需浮栅的厚度；在所述氮化硅薄膜的上表面沉积第二氧化硅薄膜；对所述晶片依次进行浅沟槽隔离(STI)光刻、STI沉积、STI平坦化、移除氮化硅、浮栅多晶硅沉积和浮栅平坦化处理。本发明能够很好地控制浮栅厚度，使其达到预设的取值范围。
文档编号H01L29/423GK101819929SQ20091004677
公开日2010年9月1日 申请日期2009年2月27日 优先权日2009年2月27日
发明者何其旸, 周儒领, 洪中山, 王友臻, 詹奕鹏, 黄淇生 申请人:中芯国际集成电路制造(上海)有限公司