半导体器件的制作方法

专利名称：半导体器件的制作方法
技术领域：
本发明涉及一种半导体器件，特别是对于具有电容元件的半导体 器件有效的技术。
背景技术：
在半导体衬底上形成M I S F E T或电容等，通过在各元件间布 线连接而制造各种半导体器件。形成于半导体衬底上的电容有MO S 型电容元4牛、P I P ( Polysilicon Insulator Polysilicon )型电容元^f牛或 M I M ( Metal Insulator Metal)型电容元件等。
日本公开特许公报特开2005-197396号公报(专利文 献l )中，记载了通过梳状(comb-shaped)布线形成电容的技术。
日本公开特许公报特开2006-253498号公报(专利文 献2 )中记载了将与信号布线图案相邻配置的虚拟图案连接到电源或 接地等固定电位的技术。
日本公开特许公报特开2001-274255号公报(专利文 献3 )中记载了将虚拟布线的一部分连接到电源或接地的固定电位节 点的技术。
日本公开特许公报特开2007-81044号公报(专利文献 4)中记载了在与电容元件的电极为同一布线层中设置平面地包围电 容元件的屏蔽用的导电体技术。
《专利文献1》
日本公开特许公报特开2005-197396号公报 《专利文献2》
曰本公开特许公报特开2006-253498号公报《专利文献3》
日本公开特许公报特开2001-274255号^S^艮 《专利文献4》
日本公开特许公报特开2007-81044号公报

发明内容
本发明的发明者经过研究得出了以下的结果。
将用于连接元件的布线金属组合成各种形状就可得到MIM型 电容元件。由于该MI M型电容元件是将布线作为电极，并将层间绝 缘膜用作介电膜(电容绝缘膜)，所以可在多层布线的构造中形成水 平方向和垂直方向两个方向的电容，可实现电容元件的大容量化。另
外，随着近年来微细加工技术的发展，水平方向和垂直方向的布线间 距离都在缩短，可以得到更大容量的电容值。
为了提高CMP工序中的平坦性，在M I M型电容元件的下方最 好配置有源区域或栅电极的虚拟图案。如果在M I M型电容元件的下 方设置有有源区域的虚拟图案，就可防止在CMP工序中产生的小凹 坑(dishing)从而提高平坦性，所述C M P工序是将绝缘体埋入设置在 半导体村底上的沟槽以形成元件隔离区域。另外，如果在MIM型电 容元件的下方设置栅电极的虚拟图案，就可在C M P工序中防止产生 小凹坑从而提高平坦性，所述CM P工序是对为了覆盖栅电极和所述 虛拟图案而形成的层间绝缘膜的上表面进行平坦化的工序。
但是，在MI M型电容元件的下方设置有有源区域或栅电极的虚 拟图案时，由于该虛拟图案是独立的不与任何位置连接的图形(即所 谓的浮动图形(floating pattern))而导致电位不稳定，所以成了向MI M型电容元件输入噪音的噪声源，或者有可能造成MI M型电容元件 的电极用布线图案之间的寄生电容值变化从而导致使用了电容元件 的电路的电特性不稳定。这将致使半导体器件性能的下降。
另外，在MI M型电容元件的下方设置了有源区域或栅电极的虚 拟图案时，如果该虚拟图案与MIM型电容元件的电极用布线图案是上下对向设置时，两者将相互干扰而使寄生电容值增大，从而可能造 成使用了电容元件的电路的电特性下降。这将导致半导体器件性能的下降。
但是，如果因此而不在M I M型电容元件的下方设置有源区域或 栅电极的虛拟图案，将造成形成于半导体衬底上的各层的平坦性低下 而可能导致半导体生产性低下。
本发明的目的是提供一种可提高使用了电容元件的半导体器件 的性能的技术。
本发明的所述内容及所述内容以外的目的和新特征在本说明书 的描述及


中写明。
下面简要说明关于本专利申请书中所公开的发明中具有代表性 的实施方式的概要。
层金属图案间的电容的电容元件的下方，设置虚拟的栅极图案和虚拟 的有源区域图案，并将所述虚拟的栅极图案和虚拟的有源区域图案连 接到固定电位。
了同层金属图案间的电容的电容元件的下方，设置虚拟的栅极图案和 虛拟的有源区域图案，并使所述虚拟的栅极图案和虚拟的有源区域图 案不与构成电容元件的金属图案平面重合。

图1是本发明的实施方式之一的半导体器件主要部分的剖面图。 图2是本发明的实施方式之一的半导体器件主要部分的剖面图。 图3是本发明的实施方式之一的半导体器件主要部分的剖面图。 图4是本发明的实施方式之一的半导体器件主要部分的剖面图。 图5是本发明的实施方式之一的半导体器件主要部分的剖面图。 图6是本发明的实施方式之一的半导体器件主要部分的剖面图。 图7是本发明的实施方式之一的半导体器件主要部分的剖面图。
另夕卜,图8是本发明的实施方式之一的半导体器件主要部分的平面图。 图9是本发明的实施方式之一的半导体器件主要部分的平面图。 图10是本发明的实施方式之一的半导体器件主要部分的平面图。
图11是本发明的实施方式之一的半导体器件主要部分的平面图。
图12是本发明的实施方式之一的半导体器件主要部分的平面图。
图13是本发明的实施方式之一的半导体器件主要部分的平面图。
图14是本发明的实施方式之一的半导体器件主要部分的平面图。
图15是本发明的实施方式之一的半导体器件主要部分的平面图。
图16是本发明的实施方式之一的半导体器件主要部分的平面图。
图17是本发明的实施方式之一的半导体器件主要部分的平面图。
图18是本发明的实施方式之一的半导体器件主要部分的平面图。
图19是本发明的实施方式之一的半导体器件制造工序中主要 部分的剖面图。
图2 0是与图1 9相同的半导体器件制造工序中的主要部分的
剖面图。
图2 l是续图1 9的半导体器件制造工序中的主要部分的剖面图。
图2 2是与图2 1相同的半导体器件制造工序中的主要部分的
剖面图。
图2 3是续图2 1的半导体器件制造工序中的主要部分的剖面图。
图2 4是与图2 3相同的半导体器件制造工序中的主要部分的
剖面图。
图2 5是续图2 3的半导体器件制造工序中的主要部分的剖面图。
图2 6是与图2 5相同的半导体器件制造工序中的主要部分的
剖面图。
图2 7是续图2 5的半导体器件制造工序中的主要部分的剖面图。
图2 8是与图2 7相同的半导体器件制造工序中的主要部分的
剖面图。
图2 9是续图2 7的半导体器件制造工序中的主要部分的剖面图。
图3 0是与图2 9相同的半导体器件制造工序中的主要部分的
剖面图。
图3 1是本发明的其他实施方式的半导体器件主要部分的平面
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S° ; 曰 、、 -、、、'、" 口口- 、 乂 、"图。
符号说明
1 半导体衬底
2 元件隔离区域 2 a 沟槽
3 p型阱区域4 n型阱区域
5 n型阱区&戈
6 n型阱区域
7 栅极绝缘膜
7 a 绝缘膜
8 导体膜
8 a 栅电极
8 b 导体图案
9 p—型半导体区域 1 0 a ， 10b 侧墙 11ap +型半导体区域
1 1 b ， 1 1 c p型半导体区域
2 1 绝缘膜 2 2 才妻触孑L 2 3 插头
2 4,25 绝缘膜
2 6 插头
2 7,28 绝缘膜
2 9 插头
3 0,31 绝缘膜 3 2 插头
3 3,34 绝缘膜
3 5 插头
3 6 绝缘膜
M 1 ,M 2 ， M 3，M4 ，M 5布线
MC 1,MC 2 ,MC3 ，MC 4布线部
MD 1，MD 2 ，MD3 ，MD 4布线部
MG 1,MG 2 ,MG3 ，MG 4,MG 5
MG C连接部MP1, MP2， MP3, MP4 金属图案
具体实施例方式
下面简要说明关于本专利申请书中所公开的发明中根据具有代 表性的实施方式所得到的效果。
根据具有代表性的实施方式，可提高具有电容元件的半导体器件
的性能。
在以下的实施方式中，为了方便，在必要时将几个部分或将实施 方式分割来说明，除了需要特别说明的以外，这些都不是彼此独立且 无关系的，而是与其他一部分或者全部的变形例、详细内容及补充说 明等相互关联的。另外，在以下的实施方式中提及要素数等(包括个 数、数值、量、范围等)时，除了特别说明及原理上已经明确限定了 特定的数量等除外，所述的特定数并非指固定的数量，而是指大于等 于该特定数或小于等于该特定数。而且，在以下的实施方式中，除了 特别说明及原理上已经明确了是必要时除外，所述的构成要素(包括 要素步骤等)也并非是必须的要素。同样地，在以下的实施方式中提 及构成要素等的形状、位置关系等时，除了特别说明时及原理上已经 明确了并非如此时，实质上包括与所述形状等相近或者类似的。同理， 所述的数值及范围也同样包括与其相近的。
以下根据附图详细说明本发明的实施方式。为了说明实施方式的 所有图中，原则上是对具有同一功能的构件采用同一符号，省略掉重 复的说明。另外，在除了需要特别说明的以外，对具有同一或是同样
的部分原则上不进行重复说明。
另外，在实施方式所用的图中，为了使图面简单易懂，有时会省 略掉剖面图的剖面线或者给平面图加上剖面线。 (实施方式l )
以下将参照图面对本实施方式的半导体器件进行说明。本实施方 式的半导体器件为具有电容元件的半导体器件。
图1~图7为本实施方式中半导体器件主要部分的剖面图，图
128 ~图1 8为本实施方式中半导体器件主要部分的平面图。图1 ~图 6及图8 ~图1 8所示的是半导体器件的电容形成区域的平面图或 剖面图。图7所示的是半导体器件的MISFET形成区域的剖面 图。图1为对应图8及图9的A- A线的剖面图，图2为对应图8及 图9的B - B线的剖面图，图3为对应图8及图9的C - C线的剖面 图，图4为对应图8及图9的D-D线的剖面图，图5为对应图9的 E - E线的剖面图，图6为对应图9的F - F线的剖面图。但是，在 图1 ~图7的剖面图中，省略了绝缘膜3 6及布线M 5以上的层的构 造。另外，半导体器件中图7的M I S F E T形成区域配置在与图 8 ~图1 8的电容形成区域不同的平面区域上。
另外，图8 图1 3所示的是半导体器件的同一平面区域(在此 是电容形成区域)的不同的层，即，图8所示的是电容形成区域中的 p型半导体区域lib, lie及导体图案8 b的平面"^殳计(平面配 置)，图9所示的是作为第1层布线的布线M 1的电容形成区域中的 平面设计，图1 0所示的是作为第二层布线的布线M2的电容形成区 域中的平面设计。另外，图l 1所示的是作为第三层布线的布线M3 的电容形成区域中的平面设计，图l 2所示的是作为第四层布线的布 线M4的电容形成区域中的平面设计，图1 3所示的是作为第五层布 线的布线M5的电容形成区域中的平面设计。另外，图l 4对应电容 形成区域中p型半导体区域l 1 b ， 1 1 c和导体图案8 b中布线M l的平面设计重合的部分。此外，图l 4中，p型半导体区域l 1 c 位于屏蔽用的金属图案MG 1的下方。虽然图8 ~图1 4都是平面 图，但是为了使图面简单易懂，而对p型半导体区域l 1 b, 1 1 c、 导体图案8b及布线Ml， M2， M3, M4, M5加上了剖面线。
另外，图1 5所示的是电容形成区域中的p型半导体区域1 1 b, 1 1 c及导体图案8 b和插头2 3 a ， 2 3b的平面设计。图1 6所示的是电容形成区域中的布线M1 (即由布线M1形成的金属图 案MP 1 , MP 2及屏蔽用的金属图案MG 1 )和插头2 6的平面设 计。图l 7所示的是电容形成区域中的布线M2 , M4 (即由布线M2 ， M4形成的金属图案MP 3 , MP 4及屏蔽用的金属图案MG 2 , MG 4 )和插头2 9,3 5的平面设计。图1 8所示的是电容形成区 域中的布线M 3 ， M 5 (即由布线M 3 , M 5形成的金属图案M P 1 , MP 2及屏蔽用的金属图案MG 3 ， MG 5 )和插头3 2的平面设计。 另外，由于电容形成区域中的布线M2(即由布线M2形成的金属图 案M P3, MP4, MG2)和布线M 4 (即由布线M 4形成的金属 图案M P3， MP4, MG4)的平面i殳计相同、插头2 9和插头3 5的平面设计相同，所以在同一平面设计1 7中表示。同样的， 电容形成区域中的布线M 3 (即由布线M 3形成的金属图案MP 1 ， MP 2 , MG 3 )和布线M 5 (即由布线M 5形成的金属图案MP 1 , MP 2 , MG 5 )的平面设计相同，所以用同一平面设计1 8表 示。
本实施方式中的半导体器件是在M I S F E T形成区域形成M I S F E T (场效应晶体管)，M I S F E T形成区域是指在不同的区 域(平面区域)的电容形成区域中形成电容元件C 1 。本实施方式的 半导体器件的具体构成请参照图1 ~图1 8的说明。
如图1 ~图7所示，构成本实施方式中的半导体器件的半导体衬 底1由具有1 ~ 1 0 Q c m左右的电阻率的p型单晶硅等构成。形成 本实施方式中的半导体器件的半导体衬底1具有形成电容元件C1 的电容形成区域(第二区域)和形成M I S F E T (场效应晶体管) 的M I S F E T形成区域(第一区域)，其中，图1 ~图6所示的是 所述电容形成区域(第二区域)的剖面图，图7所示的是所述MIS F E T形成区域(第一区域)的剖面图。
如图1 ~图7所示，在半导体村底1的主面上形成元件隔离区域 (埋入了绝缘体的沟槽)2。元件隔离区域2为在形成于半导体衬底 l的沟槽(元件隔离槽、元件隔离用的沟槽、形成元件隔离区域用的 沟槽)内埋入绝缘体(如氧化硅)。也就是说，元件隔离区域2由形 成于半导体衬底l且被埋入了绝缘体(绝缘膜)的沟槽形成。元件隔 离区域2可通过S T I ( Shallow Trench Isolation:浅槽隔离)法形成。在半导体衬底1的主面上，通过元件隔离区域2规定有源区域
(被元件隔离区域2包围且没有形成元件隔离区域2的区域)。即在 M I S F E T形成区域中，在半导体衬底l上形成由元件隔离区域2 规定的有源区域l a，而在电容形成区域中，在半导体衬底l上形成 由元件隔离区域2失见定有源区域1 b ， 1 c 。有源区域l a ， lb,
1 c为半导体衬底1的衬底区域，对应半导体衬底1的主面中没有形 成元件隔离区域2的区域。
M I S F E T形成区域的有源区域1 a是为了形成M I S F E T的有源区域。另一方面，电容形成区域的有源区域l b， 1 c不是 为了形成半导体器件的有源区域，而是为了提高形成元件隔离区域2 时的半导体衬底1主面的平坦性(防止电容形成区域产生小凹坑 (dishing))而设置的，也可当作虚拟的有源区域(虚拟有源区域图案、 虛拟图案)。
在电容形成区域的半导体衬底1上形成p型阱区域(半导体区 域、第一半导体区域)3,并在M I S F ET形成区域的半导体衬底 1上形成n型阱区域(半导体区域)4。在p型阱区域3的下方形成 n型阱区域(半导体区域)5，在p型阱区域3侧面的周边形成n型 阱区域(半导体区域)6。因此，p型阱区域3为被逆导电型的n型 阱区域5， 6包围的状态，使p型阱区域3因此得以和其他区域电性 隔离。p型阱区域3和n型阱区域型5的接合面的深度(即p型阱区 域3的底面的深度)比元件隔离区域2的底部深，在电容形成区域中 的p型阱区域3为平面地包含有源区域1 b, 1 c,且延伸于元件隔 离区域2的下方。
如图7所示的MI S F E T形成区域中，在有源区域1 a的n型 阱区i成4上形成p沟道型的M I S F E T ( Metal Insulator Semiconductor Field Effect Transistor: M I S型场效应晶体管)Q p 。 M I S F E T形成区域的M I S F E T Q p具有形成于有源区域1 a的n型阱区域4表面的栅极绝缘膜7和形成于栅极绝缘膜7上的 栅电极8 a。即，栅电极8 a通过栅极绝缘膜7形成于由MI SFET形成区域的元件隔离区域2规定的有源区域la上。
栅电极8 a的侧壁上形成由氧化硅、氮化硅膜及其积层膜等的绝 缘体构成的侧墙(侧墙隔离层(sidewall spacer)、侧墙隔离层、侧壁绝
缘膜)1 0 a 。
在M I S F E T形成区域中的有源区域1 a的n型阱区域4内 形成M I S F E T Q p的源极/漏极用的半导体区域(p型杂质扩散 层)，该源极/漏极用的半导体区域具有LDD ( Lightly D叩ed Drain ) 构造，并由p —型半导体区域9和比p —型半导体区域9的杂质浓度高 的p +型半导体区域1 1 a形成。p —型半导体区域9形成于侧墙1 0 a下方的n型阱区域4， p+型半导体区域l 1 a形成于斥册电极8 a 及侧墙1 0 a外侧的n型阱区域4， p+型半导体区域l 1 a形成于 n型阱区域4 ,该n型阱区域4离开沟道区域^l相当于p _型半导体 区域9的量。
通过自对准硅化物工艺等可在栅电极8 a及p +型半导体区域1 1 a的表面(表层部分)分别形成金属硅化物层(如硅化钴(C o S 12)层)，但为了简化图面，图中省略掉了该金属硅化物层。通过该 金属硅化物层，可使p+型半导体区域l 1 a等的扩散电阻或接触电
阻实现低电阻化。
另一方面，如图1 ~图6所示，在电容形成区域中，有源区域1 b， 1c的p型阱区域3的表层部分形成p型半导体区域(P型杂质 扩散层、p +型半导体区域)lib, 1 1 c 。另外，在电容形成区 域中，导体图案8 b形成于元件隔离区域2上。在电容形成区域中， p型半导体区域llb， llc(有源区域lb, 1c)及导体图案 8 b具有如图8所示的图案。
p型半导体区域l 1 b,l 1 c可通过离子注入等方式导入比P 型阱区域3的杂质浓度高的p型的杂质(例如硼元素(B ))而形成。 例如，向p型阱区域3的表层部分，即有源区域lb， 1 c的p型阱 区域3导入p型的杂质(例如硼元素(B ))而形成。
在电容形成区域中的没有形成元件隔离区域2的区域，即，在以元件隔离区域2规定的有源区域1b， 1c分别形成p型半导体区域
1 1 b ， 1 1 c 。换言之，就是在图8所示的电容形成区域中，在形 成p型半导体区域lib, 1 1 c的区域(平面区域)以外的区域上 形成元件隔离区域2。因此，在图8所示的电容形成区域中，p型半 导体区域 1 1 b的图案(平面形状)与由元件隔离区域2规定的
(包围的)有源区域1 b的图案(平面形状)对应( 一致)，且p型 半导体区域l 1 c的图案(平面形状)与由元件隔离区域2规定的(包 围的)有源区域1 c的图案(平面形状)对应(一致)。
电容形成区域的导体图案8 b由已经图案化的导电体膜(导体 层)构成，为与MI S F E T形成区域的栅电极8 a为同层的导体图 案。因此，电容形成区域的导体图案8 b和MI SFET形成区域的 栅电极8 a由相同的材料(导电体材料)构成，并在同一工序中形成。 例如，栅电极8 a及导体图案8 b可通过在半导体衬底1的主面的全 面上形成由多晶硅膜(掺杂的多晶硅)等构成的导电体膜，并通过光 刻蚀法或干刻蚀法对该导电体膜进行描图形成。因此，在形成MI S F E T的栅电极8 a时一起(同时)形成电容形成区域的导体图案8 b ，虽然电容形成区域的导体图案8 b和M I S F E T的栅电极8 a 是由同层的导电体膜形成的，但是电容形成区域的导体图案8 b为不 具备MISFET的栅电极功能的导体图案，即虚拟的栅电极图案
(虛拟图案)。导体图案8 b是为了提高绝缘膜2 1的上表面进行平 坦化时的平坦性能而设置的(防止电容形成区域产生小凹坑)。
另外，与MI S F E T形成区域的栅电极8 a —样，电容形成区 域的导体图案8 b的侧壁上也形成和侧墙1 0 a相同的侧墙1 0 b 。 与M I S F E T形成区域的栅电极8 a及p +型半导体区域1 1 a — 样，也可通过自对准硅化物工艺等在电容形成区域的导体图案8 b及
p型半导体区域l1b, 11c的上部(表层部分)形成金属硅化物 层，但为了简化图面，图中省略了该金属硅化物层。另外，也可省略 掉导体图案8 b及p型半导体区域l 1 b， 1 1 c的上部的金属硅化 物层的形成过程。如图1 ~图7所示，在半导体衬底1上形成为了覆盖栅电极8 a 及导体图案8 b的绝缘膜(层间绝缘膜)21。绝缘膜2 1由氮化硅 膜(下层侧)和比氮化硅膜厚的氧化硅膜(上层侧)之间的层积膜、 或氧化硅膜的单体膜等形成。
在绝缘膜2 1成膜时，由于底面的不平(栅电极8 a及导体图案 8 b的不平，等等)将造成绝缘膜2 1的上表面形成凹凸的形状，但 是在绝缘膜2 1成膜后，利用C M P ( Chemical Mechanical Polishing: 化学机械抛光)法对绝缘膜2 1的上表面(表面)进行抛光等，就可 使绝缘膜2 1的上表面(表面)平坦化。因此，绝缘膜2 1以上的面 的构造(包括后述的布线M 1 ~ M 5的多层布线构造)将形成于绝缘 膜2 1的平坦的上表面(表面)之上。
在绝缘膜2 l上形成接触孔(开口部、孔、通孔)2 2，在接触 孔2 2内形成由以鴒(W)膜为主体的导电膜等构成的插头(导体部、 连接用导体部)2 3并被插头2 3插入。因此，插头2 3为插入形成 于绝缘膜2 l的开口部(在这里为接触孔2 2 )的导体部。
在M I S F E T形成区域中，接触孔2 2及插入接触孔2 2的插 头2 3形成于p +型半导体区域1 1 a的上部或栅电极8 a的上部 等。另一方面，电容形成区域中，接触孔2 2及插入接触孔2 2的插 头2 3形成于p型半导体区域1 1 c (有源区域1 c )的上部和导体 图案8 b的上部。
如图2 ~图4及图1 5所示，接触孔2 2中的接触孔2 2 a (第 一开口部)形成于电容形成区域中的p型半导体区域11c的上部，
并在其底部露出P型半导体区域11c (或者其上部的金属硅化物 层)。另外，接触孔2 2中的接触孔2 2 b (第二开口部)形成于导 体图案8 b的上部，并在其底部露出导体图案8 b (或者其上部的金 属硅化物层)。因此，插头2 3的插入接触孔2 2 a内的插头2 3 a (第一连接导体部)的底部与P型半导体区域l1c(或者其上部的 金属硅化物层)接触并电连接。另外，插头2 3的插入接触孔2 2 b 内的插头2 3 b (第二连接导体部)的底部与导体图案8 b (或者其上部的金属硅化物层)接触并电连接。
如图1 ~图7所示的，在绝缘膜2 1上形成包括布线M1 ~ M 5 的多个布线层，即形成多层布线构造。
即，在插头2 3所插入的绝缘膜2 l上，形成绝缘膜(层间绝缘 膜)2 4 ,所述绝缘膜2 4上形成布线沟槽及埋入该沟槽的布线M1 。 布线M l可利用镶嵌(Damascene)技术(在这里采用单镶嵌技术) 进行以铜为主要成分的铜布线。布线M1为第1层布线(布线层)。 在电容形成区域中，布线M1具有图9所示的图案。
绝缘膜(层间绝缘膜)2 5形成于埋入了布线M1的绝缘膜2 4 上。绝缘膜2 5上形成通孔(开口部、孔、通孔)，该通孔内形成插 头(导体部、连接用导体部)2 6并被插头2 6插入。插头2 6的底 面与布线M1接触并电连接，上面与后述的布线M 2接触并电连接， 且形成于电容形成区域中的图16所示的平面位置。
在插有插头2 6的绝缘膜2 5上形成绝缘膜(层间绝缘膜)27， 所述绝缘膜2 7上形成布线沟槽和埋入该布线沟槽的布线M 2 。布线 M 2为比布线M 1高一层的第二第2层布线(布线层)。在电容形成 区域中，布线M2具有图1 0所示的图案。布线M2可利用镶嵌技术 (在这里采用单镶嵌技术)进行以铜为主要成分的铜布线。也可利用 双镶嵌(Dual-Damascene)技术形成布线M 2 ，但必须是布线M 2与 插头2 6为一体形成。
与绝缘膜2 5 、通孔(形成于绝缘膜2 5的插头2 6用的通孔)、 插头2 6 、绝缘膜2 7及布线M 2 —样，绝缘膜2 8 、通孔(形成于 绝缘膜2 8的插头2 9用的通孔)、插头2 9 、绝缘膜3 0及布线M 3形成于埋有布线M 2的绝缘膜2 7上。插头2 9的底面与布线M 2 接触并电连接，上面与布线M3接触并电连接，且形成于电容形成区 域中的图17所示的平面位置。
而且，与绝缘膜2 5 、通孔(形成于绝缘膜2 5的插头2 6用的 通孔)、插头2 6、绝缘膜2 7及布线M2—样，绝缘膜3 1、通孔 (形成于绝缘膜3 1的插头3 2用的通孔)、插头3 2、绝缘膜3 3及布线M4形成于埋有布线M3的绝缘膜3 0上。与绝缘膜2 5、通 孔(形成于绝缘膜2 5上的插头2 6用的通孔)、插头2 6、绝缘膜
2 7及布线M 2 —样，绝缘膜3 4 、通孔(形成于绝缘膜3 4的插头
3 5用的通孔)、插头3 5、绝缘膜3 6及布线M 5形成于埋有布线 M4的绝缘膜3 3上。插头3 2的底面与布线M3接触并电连接，上 面与布线M4接触并电连接，且形成于电容形成区域中的图1 8所示 的平面位置。另外，插头3 5的底面与布线M4接触并电连接，上面 与布线M5接触并电连接，且形成于电容形成区域中的图1 7所示的 平面位置。
布线M 3为比布线M 2高一层的第3层布线(布线层)，布线M 4为比布线M 3高一层的第4层布线(布线层)，布线M 5为比布线 M4高一层的第5层布线(布线层)。在电容形成区域中，布线M3 、 布线M 4及布线M 5分别具有图11、图1 2及图1 3所示的图案。 布线M3， M4, M5可通过镶嵌技术(在这里采用单镶嵌技术)形 成并分别埋入形成于绝缘膜3 0, 3 3, 3 6的布线沟槽内。还可通 过双镶嵌技术来形成布线M3 ， M4, M5，但必须是布线M3与插 头2 9 —体、布线M 4与插头3 2 —体、布线M 5与插头3 5 —体形 成。布线M1 ~ M 5也可分开使用单镶嵌技术和双镶嵌技术来形成。 布线M1 ~M5是由以铜之类的金属(金属材料、具有金属导电性的 材料)为主要材料构成的。在本实施方式中，布线M1 M5最好还 是通过镶嵌法形成的埋入布线，但是在其他实施方式中，可将布线M
1 -M 5作为通过导体膜(金属膜)的图案化形成的布线(如铝布线)。
根据需要，还在埋有布线M 5的绝缘膜3 6之上形成上一层的绝 缘膜、布线层、焊接区及最上层的保护膜等，但是在此省略了相关图 示及说明。
下面将参照图面对本实施方式的半导体器件的制造工序进行说 明。图1 9 ~图3 0为本实施方式的半导体器件制造工序中的主要部 分的剖面图，其中，图19、图21、图23、图25、图2 7及图
2 9所示的是对应图1所述的区域，图20、图22、图24、图26 、图2 8及图3 O表示的是对应所述图7的区域。另外，图1 9和 图2 O对应同一制造工序、图2 l和图2 2对应同一制造工序、图2 3和图2 4对应同一制造工序、图2 5和图2 6对应同一制造工序、 图2 7和图2 8对应同一制造工序、图2 9和图3 0对应同一制造工序。
首先，如图1 9及图2 0所示，准备由具有如1 ~ 1 Q c m左 右电阻率的p型的单晶硅等构成的半导体衬底(半导体晶片)1。
接着是在半导体衬底1形成元件隔离区域2 。元件隔离区域2可 以按如下方式形成。首先，将半导体村底1进行热氧化并在其表面上 形成厚度为1 0 n m左右的氧化硅膜(无图示)后，再通过C V D法 等在其上层堆积厚度达l 0 0 nm左右的氮化硅膜(无图示)。接着 通过将在氮化硅膜上形成的光刻胶图形(无图示)作为蚀刻掩模依次 对所述氮化硅膜、所述氧化硅膜及半导体衬底1进行干蚀刻，在元件 隔离的预定形成区域的半导体衬底1上形成深3 0 0 nm左右的沟 槽(元件隔离槽)2 a。沟槽2 a为形成元件隔离区域2的沟槽。之 后，通过湿蚀刻除去所述氮化硅膜。按此法在半导体衬底1上形成沟 槽2 a后，并在包括沟槽2 a的内部(侧壁及底部)的半导体衬底1 的主面上形成厚度为1 0 nm左右的绝缘膜(由氧化硅膜或氮化硅膜 构成)后，通过C V D法等在半导体衬底1的主面上形成(堆积)埋入 沟槽2 a内的比所述l 0 nm左右的绝缘膜厚的绝缘膜。所述厚的绝 缘膜为通过HD P - C VD (High Density Plasma CVD:高密度等离 子体化学气相沉积)法成膜的氧化硅膜或O 3 - T E O S氧化膜等。
3 - T E〇S氧化膜是指以03 (臭氧)及TEOS (又称 "Tetmethoxysilane:正硅酸乙酯、Tetra Ethyl Ortho Silicate")为原料 气体(源气体)，通过热C VD法形成的氧化硅膜。形成(堆积)所 述厚的绝缘膜后，通过CMP法进行抛光除去沟槽2 a外部的绝缘 膜，通过在沟槽2 a内部残留下绝缘膜形成元件隔离区域2。之后， 通过对半导体衬底1进行的热处理可对埋入沟槽2 a的绝缘膜进行 烧固。
21按此方法形成了由埋有绝缘体(绝缘膜)的沟槽2 a (换言之就 是埋在沟槽2 a内的绝缘膜)构成的元件隔离区域2 。本实施方式中 的元件隔离区域2最好是不通过L 0 C O S ( Local Oxidization of Silicon)法，而是通过S T I ( Shallow Trench Isolation )法来形成。 即本实施方式的元件隔离区域2最好是形成于半导体衬底1的沟槽
2 a内埋有绝缘体(绝缘膜)的。通过形成元件隔离区域2在半导体 衬底1的主面形成由元件隔离区域2规定(包围)周边的有源区域1
a , 1 b ， 1 c 。其中，有源区域l a形成于M I S F E T形成区域， 有源区域l b, 1 c形成于电容形成区域。
接着，在半导体衬底1上形成p型阱区域3、 n型阱区域4、 n 型阱区域5及n型阱区域6 。 p型阱区域3可通过离子注入等方式向 半导体衬底1的一部分注入p型杂质(例如硼(B ))而形成，n型 阱区域4 、 n型阱区域5及n型阱区域6可通过离子注入等方式向半 导体衬底1的一部分注入n型杂质(例如磷(P )或砷(A s ))而 形成。在电容形成区域p型阱区域3以包括有源区域1 b， 1 c的方 式形成，在MI S F E T形成区域n型阱区域4以包括有源区域1 a 的方式形成。
之后，通过利用氢氟酸(H F )水溶液进行的湿蚀刻对半导体衬 底1的表面进行清洁化(洗净)后，在半导体衬底1的表面(即由元 件隔离区域2规定的有源区域的表面)上形成栅极绝缘膜用的绝缘膜 7 a。绝缘膜7 a (栅极绝缘膜7 )可由如弱氧化硅膜等构成，并可 通过如热氧化法等形成。此时，不仅是M I SFET形成区域的n型 阱4的表面、电容形成区域的p型阱区域3的表面也形成绝缘膜7 a， p型阱区域3的绝缘膜7 a可在后面的工序(如在导体膜8的图 案化工序中)除去。
其次，在半导体衬底1主面的整个面上形成栅电极形成用的导体 膜8 。导体膜8由多晶硅膜(掺杂的多晶硅膜)等构成。其次，通过 光刻蚀法及干刻蚀法对导体膜8进行图案化处理而形成栅电极8 a 及导体图案8 b。栅电极8 a及导体图案8 b都由已被图案化处理的导体膜8构成，栅电极8 a经由绝缘膜7 a形成于MI S F E T形成 区域的n型阱4上。导体图案8 b形成于电容形成区域的元件隔离区 域2上。栅电极8 a的下方残留的绝缘膜7 a成为栅极绝缘膜7。按 此方法，可得到图2 l及图2 2所述的构造。形成于电容形成区域的 导体图案8 b不具备MI S F E T的栅电极的功能，但因为与MI S F E T形成区域的栅电极8 a是在同一工序中形成的同层导体图案， 所以也可认为是虛拟的栅电极。
接着，如图2 3及图2 4所示，通过离子注入等方式注入硼(B ) 等的p型杂质而在n型阱4的栅电极8 a两侧的区域形成p —型半导 体区域9 。
接下来，在栅电极8 a的侧壁上形成侧墙1 0 a 。例如，侧墙1 0 a可通过在半导体衬底1上堆积氧化硅膜或氮化硅膜或所述氧化 珪膜或氮化珪膜的积层膜，并通过R I E (Reactive Ion Etching)法 等对所述氧化硅膜或氮化硅膜或所述氧化硅膜或氮化硅膜的积层膜 进行各向异性刻蚀而形成。在栅电极8 a的侧壁上形成侧墙l 0 a的
同时，在导体图案8 b的侧壁上也形成与侧墙l 0 a相同的侧墙l 0b 。
接下来，通过离子注入等方式注入硼(B )等p型杂质，可在n 型阱4的栅电极8 a及侧墙l 0 a的两侧形成p+型半导体区域1 1
a。 在进行形成p +型半导体区域1 1 a的离子注入时，在电容形成 区域的有源区域(由元件隔离区域2规定的有源区域)的表层部分也 被注入(离子注入)p型杂质，由此可在电容形成区域形成p型半导 体区域l 1 b， 1 1 c。如上所述，因为可以减少工序数，所以最好 在M I S F E T形成区域形成p +型半导体区域1 1 a的相同工序 中，同时在电容形成区域形成p型半导体区域lib, 1 1 c 。但是， 可以在不同的工序(另一离子注入工序)形成M I S F E T形成区域 的p+型半导体区域l 1 a和电容形成区域的p型半导体区域1 1
b, 1 1 c。在进行离子注入后，也可进行为激活所注入杂质的活性 化的退火处理(热处理)。其次，也可使栅电极8 a、 p+型半导体区域l 1 a的表面露出， 例如堆积像钴(Co)膜之类的金属膜并通过热处理分别在栅电极8
a及p+型半导体区域l1a的表面形成金属硅化物层(无图示)后， 再除去未反应的金属膜。在MI S F E T形成区域形成金属硅化物层 时，同时在电容形成区域的导体图案8 b及p型半导体区域l 1 b,
11c的上部形成金属硅化物层。
必须在M I S F E T形成区域的栅电极8 a或p +型半导体区域
1 1 a上形成金属硅化物层而无需在电容形成区域的导体图案8 b 及p型半导体区域l 1 b, 1 1 c上形成金属硅化物层时，例如，只 需在露出MISFE T形成区域且在半导体衬底1上形成覆盖电容 形成区域之类的绝缘膜(如氧化硅膜)图案后，只需形成金属硅化物 层形成用的金属膜即可。所述绝缘膜图案具有硅化抑制膜的功能。之 后，如果在进行热处理后除去金属膜，就会在MI S FET形成区域 的栅电极8 a或p+型半导体区域l 1 a上形成金属硅化物层，但是 也可以使电容形成区域的导体图案8 b及p型半导体区域l 1 b， 1
1c上不形成金属硅化物层。
其次，如图2 5及图2 6所示，通过C V D法等在半导体村底1 上形成覆盖的栅电极8 a及导体图案8 b的绝缘膜(层间绝缘膜)2
1。绝缘膜2 1由氧化硅膜的单体膜、或氮化硅膜与氮化硅膜上的氧 化硅膜之间的积层膜等构成。在绝缘膜2 l的成膜阶段，由于底面不 平(栅电极8 a及导体图案8 b的凹凸不平等)而造成绝缘膜2 1的 上表面形成凹凸的形状。但是在绝缘膜2 l成膜后，利用CMP法对 绝缘膜2 1的上表面(表面)进行抛光等，就可使绝缘膜2 1的上表 面平坦化。因此，在M I SFET形成区域、电容形成区域及其他区 域中，绝缘膜21的上表面的高度都大致一样。
接着，将利用了光刻蚀法在绝缘膜2 l上形成的光刻胶图形(无
图示)作为蚀刻掩模对绝缘膜2 1进行干蚀刻，并在绝缘膜2 1上形 成接触孔2 2 。此时，事先通过氮化硅膜(下层侧)和比所述氮化硅 膜厚的氧化硅膜(上层侧)的积层膜构成绝缘膜2 1 ，在将下层侧的氮化硅膜作为蚀刻阻止(etching stopper)对氧化硅膜进行干蚀刻并在 氧化硅膜形成接触孔2 2后，将接触孔2 2底部的氮化硅膜进行干蚀 刻并在绝缘膜2 l打开接触孔2 2,就可抑制过蚀刻(Overrun Etching)。
接下来，在接触孔2 2内形成插头2 3。此时，例如通过賊射法 等对包括接触孔2 2内部的绝缘膜2 1上形成导电阻障膜(conductive barrier film)后，再通过C V D法等在导电阻障膜形成由鴒(W)膜等 构成的主导体以填埋接触孔2 2 ,并通过CMP法或蚀刻法等除去绝 缘膜2 1上的不需要的主导体膜及导电阻障膜。由此可形成插头2 3, 该插头2 3由残留并埋在接触孔2 2内的主导体膜及导电阻障膜构 成。
接下来，如图2 7及图2 8所示，在埋有插头2 3的绝缘膜2 1 上形成绝缘膜2 4。其次，利用光刻蚀法将形成于绝缘膜2 4上的光 刻胶图形(无图示)作为蚀刻掩模并对绝缘膜2 4进行干蚀刻而在绝 缘膜2 4形成布线沟槽(开口部)。
其次，在形成于绝缘膜2 4的布线沟槽内形成布线M1 。此时， 例如，在包括布线沟槽的内部(底部及侧壁上)的绝缘膜2 4上形成 导电性阻挡膜(例如氮化钛膜)后，通过CVD法或溅射法等在导电 性阻挡膜上形成铜种晶层(seed layer)，还通过电镀法等在种晶层上形 成铜镀膜，且使该铜镀膜埋入布线沟槽内。接着，通过CMP法除去 布线沟槽以外区域的铜镀膜、种晶层及导电性阻挡膜等，通过在布线 沟槽内残留铜镀膜、种晶层及导电性阻挡膜，形成以铜为主导电材料 的布线M 1 。
接下来，如图2 9及图3 0所示，在埋入了布线M1的绝缘膜2 4上形成绝缘膜(层间绝缘膜)2 5并利用光刻蚀法及干蚀刻法在绝 缘膜2 5形成通孔，并在该通孔内形成插头2 6。插头2 6可以与在 布线沟槽内埋入布线M1几乎相同的方式形成。
接下来，在埋有插头2 6的绝缘膜2 5上形成绝缘膜(层间绝缘 月莫)2 7 ,利用光刻蚀法及干蚀刻法在绝缘膜2 7形成布线沟槽,并在形成于绝缘膜2 7的布线沟槽内形成布线M2。布线M2可以与布线 M1几乎相同的方式形成。
接着，与绝缘膜2 5 、通孔(插头2 6用的通孔)、插头2 6 、 绝缘膜2 7、布线沟槽(布线M2用的布线沟槽)及布线M2的形成 方式一样，形成绝缘膜2 8、通孔(插头2 9用的通孔)、插头2 9、 绝缘膜3 0 、布线沟槽(布线M 3用的布线沟槽)及布线M 3 。同样 地，还形成了绝缘膜3 1 、通孔(插头3 2用的通孔)、插头3 2 、 绝缘膜3 3、布线沟槽(布线M4用的布线沟槽)及布线M4 ，以及 形成了绝缘膜3 4 、通孔(插头3 5用的通孔)、插头3 5 、绝缘膜 3 6 、布线沟槽(布线M 5用的布线沟槽)及布线M 5 。
以上，只对于利用单镶嵌技术形成布线M2 M5进行了说明， 实际上也可以用双镶嵌技术形成布线M2 ~M5。但必须是布线与插 头一体形成。
根据需要，还在埋有布线M 5的绝缘膜3 6之上形成上一层绝缘 膜、布线层、焊接区及最上层的保护膜等，但是在此省略了该图示及说明。
以下对半导体器件的构造，特别是对电容形成区域的构造进行更 i羊细的i兌明。
如图9 ~图1 3所述，电容形成区域中的布线M1 、布线M 3和 布线M 5的平面设计(平面图案形状)相同，且电容形成区域中的布 线M2和布线4的平面设计(平面图案形状)也相同。即在电容形成 区域中，两种类型的设计图的布线(布线M1 , M3， M5和布线M 2 , M 4 )交互重合而形成第1层布线~第5层布线。但是，布线M 1为屏蔽用的金属图案MG 1具有为了与导体图案8 b连接的连接 部MGC，这方面与布线M3， M5的平面i殳计不同。
如图9 、图1 1及图1 3 (平面图)所示，布线M1 ， M 3 ， M 5在电容形成区域中具有沿X方向延伸的多个布线部(电极部、导 体部)MD1， MD2、沿Y方向延伸并连4矣布线部MD 1端部的布 线部(连接部、导体部)MC 1 、以及沿Y方向延伸并连接布线部MD 2端部的布线部(连接部、导体部)MC 2。沿Y方向延伸的布线 部MC 1和布线部MC 2之间，沿X方向延伸的布线部MD l和布线 部MD 2沿Y方向以一定的间隔(最好是等间隔)交互排列。另外， X方向和Y方向是相互交叉的方向，最好是直角正交方向。另外，X 方向及Y方向为与半导体衬底1的主面平行的方向，与绝缘膜2 l的 上表面也平行。另外，布线部MD 1 ， MD 2的布线宽度(Y方向的 宽度或尺寸)最好相同。
各布线部MD 1—端的端部侧(图9 、图1 1及图1 3中为左侧 端部)与布线部M C 1连接，且另一端部侧(图9 、图1 1及图1 3 中为右侧端部)与布线部MC 2相离。各布线部MD 2—端的端部侧 (图9 、图1 1及图1 3中为左侧端部)与布线部MC 1相离，且另 一端部侧(图9 、图1 1及图1 3中为右侧端部)与布线部MC 2连 接。
因此，各布线M 1 , M 3 , M 5中，多个布线部MD 1和连4妾该 多个布线部的布线部MC 1—体形成为梳状的金属图案(导体图案、 布线图案、金属图案)MP 1 ，而且多个布线部MD 2和连接该多个 布线部的布线部MC 2—体形成为梳状的金属图案(导体图案、布线 图案、金属图案)MP 2 。而且各布线M 1 , M 3 , M 5中，由布线 部MD 1 ， MC 1构成的金属图案MP 1 (第一金属图案)和由布线 部MD2， MC 2构成的金属图案MP 2 (第二金属他案)之间经由 绝缘膜(布线M1时对应绝缘膜2 4 、布线M 3时对应绝缘膜3 0 、 布线M 5时对应绝缘膜3 6 )沿平面方向(与半导体衬底1的主面平
行的方向)对向排列。
另外，在电容形成区域中的布线M1 、布线M3和布线M5的平 面设计除了具有后述的布线M 1的屏蔽用金属图案MG 1与为了与 导体图案8 b连接的连接部MGC以外，其他内容几乎相同。因此， 布线M1和布线M 3和布线M 5的布线部MD 1布线对、布线M1和 布线M 3和布线M 5的布线部MD 2布线对、布线M1和布线M 3和 布线M 5的布线部M C 1布线对、以及布线M 1和布线M 3和布线M5的布线部MC 2布线对被分别配置于平面重合(最好为相同的重合 位置)的位置(最好是同一平面尺寸)。即由布线M1构成的金属图 案MP1和由布线M3构成的金属图案MP1和由布线M5构成的 金属图案MP l虽然形成于不同的层，但是被配置于平面重合(最好 为相同的重合位置)的位置(最好是同一平面尺寸及平面形状)。另 外，由布线M1构成的金属图案MP 2和由布线M 3构成的金属图案 MP 2和由布线M5构成的金属图案MP 2虽然形成于不同的层，但> 是被配置于平面重合(最好为相同的重合位置)的位置(最好是同一 平面尺寸及平面形状)。而且，这里所谓的"平面重合"是指从垂直 于半导体衬底1的主面的方向看半导体村底1的主面时为重合的形式。
如图1 0及图1 2所示，布线M 2 , M 4在电容形成区域中具有 沿X方向延伸的多个布线部(电极部、导体部)MD3， MD4、沿 Y方向延伸并连4妻布线部MD 4的端部的布线部(连4姿部、导体部) MC 3 、以及沿Y方向延伸并连接布线部MD 3的端部的布线部(连 接部、导体部)MC 4。在沿Y方向延伸的布线部MC 3和布线部M C 4之间，沿X方向延伸的布线部MD 3和布线部MD 4沿Y方向以 一定的间隔(最好是等间隔)交互排列。布线部MD 3 , MD 4的布 线宽度最好相同。另外，布线部MD 1 ~ MD 4的布线宽度(Y方向 的宽度或尺寸)最好相同。由此，可以有效地提高电容元件C 1的容 量值。
各布线部MD 3—端的端部侧(图1 0及图1 2中为左侧端部) 与布线部MC 3相离，且另一端部侧(图1 0及图1 2中为右侧端部) 与布线部MC 4连接。各布线部MD 4—端的端部侧(图1 0及图1 2中为左侧端部)与布线部MC 3连接，且另一端部侧(图1 0及图 1 2中为右侧端部)与布线部MC 4相离。
因此，各布线M2， M4中，多个布线部MD 3和连4妄该多个布 线部的布线部MC 4—体形成为梳状的金属图案(导体图案、布线图 案、金属图案)MP4，而且，多个布线部MD 4和连接该多个布线部的布线部MC 3—体形成梳状的金属图案(导体图案、布线图案、 金属图案)MP 3 。并且，各布线M2 , M4中，由布线部MD 3 ， MC 4构成的金属图案MP 4 (第五金属图案)、由布线部MD4， MC 3构成的金属图案MP 3 (第四金属图案)之间经由绝缘膜(布 线M 2时为绝缘膜2 7 、布线M 4时为绝缘膜3 3 )沿平面方向(与 半导体衬底1的主面平行的方向)对向排列。
另外，因为电容形成区域中的布线M 2和布线M 4的平面设计几 乎相同，所以，布线M2和布线M4的布线部MD 3布线对、布线M 2和布线M 4的布线部MD 4布线对、布线M 2和布线M 4的布线部 MC 3布线对、以及布线M 2和布线M 4的布线部MC 4布线对纟皮分 别配置于平面重合(最好为相同的重合位置)的位置(最好是同一平 面尺寸)。即由布线M 2构成的金属图案M P 3和由布线M4构成的 金属图案MP 3虽然形成于不同的层，但是被配置于平面重合(最好 为相同的重合位置)的位置(最好是同一平面尺寸及平面形状)。另 外，由布线M2构成的金属图案MP 4和由布线M4构成的金属图案 MP 4虽然形成于不同的层，但是被配置于平面重合(最好为相同的 重合位置)的位置(最好是同一平面尺寸及平面形状)。
接下来，布线M 2 , M 4的金属图案M P 4的布线部MD 3和布 线M 1 ， M 3 ， M 5的金属图案M P 1的布线部MD 1形成于平面重 合(最好为相同的重合位置)的位置(最好是同一平面尺寸)，且布线 M 2 , M 4的金属图案M P 3的布线部MD 4和布线M1 ， M 3 , M 5的金属图案M P 2的布线部MD 2形成于平面重合(最好为相同的 重合位置)的位置(最好是同一平面尺寸)。另外，布线M2， M4 的金属图案MP 3的布线部MC 3和布线M1 , M 3 ， M 5的金属图 案MP1的布线部MC1形成于平面重合(最好为相同的重合位置) 的位置(最好是同一平面尺寸)，且布线M2 ， M4的金属图案MP 4 的布线部MC 4和布线M 1 , M 3 ， M 5的金属图案MP 2的布线部 MC 2形成于平面重合(最好为相同的重合位置)的位置(最好是同 一平面尺寸及平面形状)。^f旦是，布线M 1 ， M 3 ， M 5的布线部MD 1与布线部MC 1连 接且不与布线部MC 2连接，与此相反，纟皮配置于与布线部MD l平 面上相同(重合)位置的布线M 2 , M 4的布线部MD 3连接到布线 部M C 4而不连接到与布线部M C 1在同一平面位置的布线部M C
3 。另外，布线M1 , M 3 , M 5的布线部MD 2与布线部MC 2连 接且不与布线部MC l连接，与此相反，被配置于与布线部MD 2平 面上相同(重合)位置的布线M2， M4的布线部MD 4连接到布线 部M C 3而不连4妄到与布线部M C 2在同一平面位置的布线部M C4 。
如图6及图1 6 ~图1 8所示的，在布线M1 ~ M 5的布线部M C 1 , MC 3的重合位置上配置有插头26, 29， 32， 35(以 及为了插入插头2 6， 2 9, 3 2， 35的通孔)，布线M 1 ~ M 5 的布线部MC 1 ， MC 3布线部对经由这些插头进行电连接。即，布 线M 1的布线部MC 1和布线M 2的布线部MC 3经由两者间的插 头2 6进4亍电连接，布线M 2的布线部MC 3和布线M 3的布线部M C l经由两者间的插头2 9进行电连接。接着，布线M3的布线部M C 1和布线M 4的布线部MC 3经由两者间的插头3 2进行电连接， 布线M 4的布线部MC 3和布线M 5的布线部MC 1经由两者间的 插头3 5进行电连接。
另外，如图5及图1 6 ~图1 8所述，布线M 1 ~ M 5的布线部 MC 2 , MC 4的重合位置上，配置有插头2 6， 29, 32, 35 (以及为了插入插头2 6, 2 9， 3 2, 3 5的通孔)，布线M1 M5的布线部MC2， MC 4布线部经由这些插头进行电连接。即， 布线M 1的布线部M C 2和布线M 2的布线部M C 4经由两者间的 插头2 6进^"电连^^妄，布线M 2的布线部M C 4和布线M 3的布线部 MC2经由两者间的插头2 9进行电连接。并且，布线M3的布线部 MC 2和布线M4的布线部MC 4经由两者间的插头3 2进行电连 接，布线M 4的布线部MC 4和布线M 5的布线部MC 2经由两者间 的插头3 5进行电连接。因此，由布线M1的布线部MD 1 , MC1构成的金属图案MP
1、由布线M2的布线部MD 4 , MC 3构成的金属图案MP 3 、由布线M 3的布线部MD 1 , M C 1构成的金属图案M P 1 、由布线M
4的布线部MD 4 , MC 3构成的金属图案MP 3和由布线M 5的布线部MD 1 , MC 1构成的金属图案MP l进行电连接，并成为电容元件C 1的第一电极(一端的电极)。另外，由布线M1的布线部MD2， MC 2构成的金属图案MP 2 、由布线M2的布线部MD 3 ,MC 4构成的金属图案MP 4 、由布线M 3的布线部MD 2 ， MC 2构成的金属图案M P 2 、由布线M 4的布线部MD 3 ， MC 4构成的金属图案MP 4 、由布线M 5的布线部MD 2 ， MC 2构成的金属图案MP 2进行电连接，并成为电容元件C 1的第二电极(另一端的电极)。并且，所述第一电极和所述第二电极之间的绝缘膜成为电容元件C 1的电容绝缘膜(介电膜)。通过这些布线M 1 ~M 5的金属图案M P 1 ~ M P 4 (所述第一电极及所述第二电极)和金属图案M P
1 ~ M P 4间的绝缘膜形成M I M ( Metal Insulator Metal)型电容元件(即电容元件C 1 ),在本实施方式及以下的实施方式中将这些M
I M型电容元件称为电容元件C 1 。但是，由于布线M1 ~ M 5的金属图案MP 1 -MP 4及这些金属图案间的绝缘膜的全体形成了电容元件C 1 ,所以在图中省略掉了 C 1的符号。因此，各布线M1 ~M 5的金属图案MP 1或金属图案MP 3分别形成电容元件C 1的第一电极的至少一部分，各布线M1 ~ M 5的金属图案MP 2或金属图案M P 4分别形成电容元件C 1的第二电极的至少一部分。
电容元件C 1的总电容是以下的第1 ~第1 3电容的总和。即，布线M1的金属图案MP 1和金属图案MP 2之间形成的第1电容。布线M 2的金属图案MP 3和金属图案MP 4之间形成的第2电容。布线M 3的金属图案M P 1和金属图案M P 2之间形成的第3电容。布线M4的金属图案MP 3和金属图案MP 4之间形成的第4电容。布线M 5的金属图案M P 1和金属图案M P 2之间形成的第5电容。布线M 1的金属图案M P 1和布线M 2的金属图案M P 4之间形成的第6电容。布线M1的金属图案M P 2和布线M 2的金属图案M P3之间形成的第7电容。布线M 2的金属图案M P 3和布线M 3的金属图案M P 2之间形成的第8电容。布线M 2的金属图案M P 4和布线M 3的金属图案MP 1之间形成的第9电容。布线M 3的金属图案M P 1和布线M 4的金属图案M P 4之间形成的第1 0电容。布线M3的金属图案M P 2和布线M 4的金属图案M P 3之间形成的第11电容。布线M 4的金属图案M P 3和布线M 5的金属图案M P 2之间形成的第1 2容量。布线M 4的金属图案M P 4和布线M 5的金属图案MP 1之间形成的第1 3容量。由于电容元件C 1的总电容是通过将上述第1 ~第1 3电容相加而得，所以可实现电容元件C 1的大电容化。
构成电容元件C 1的总电容的上述第1 ~第1 3电容中，第1 ~第5电容为同层金属图案之间(在这里是金属图案MP 1 , MP 2之间及金属图案MP3， MP4之间)的电容。因此，也可认为电容元件C 1是利用了同层金属图案之间(在这里是金属图案MP 1 ， MP2之间及金属图案MP3， MP 4之间)电容的电容元件。另外，还可把电容元件C1看作利用了布线图案(在这里是M1 M5的金属图案MP 1 ~MP 4 )边缘电容容量的电容元件。
如上所述，电容元件C 1是利用了形成于同层的金属图案MP 1(第l金属图案)和金属图案MP 2 (第2金属图案)之间电容的电容元件，同时也是利用了形成于同层的金属图案MP 3 (第l金属图案)和金属图案MP4 (第2金属图案)之间的电容的电容元件。关于图案形状，如上所述，金属图案MP1 (第l金属图案)具有梳状图案形状，该梳状图案形状为沿X方向(第1方向)延伸的多个布线部MD 1 (第一导体部)与沿与X方向交叉的Y方向(第2方向)延伸的布线部MC1 (第一连接部)连接而成。另外，金属图案MP2(第2金属图案)具有梳状图案形状，该梳状图案形状为沿X方向(第1方向)延伸且分别被配置于多个布线部MD1(第一导体部)之间的多个布线部MD 2 (第二导体部)与沿Y方向(第2方向)延伸的布线部MC 2 (第二连接部)连接而成。金属图案MP 3 (第4金属图案)具有梳状图案形状，该梳状图案形状为沿X方向(第l方向)延伸的多个布线部MD 4 (第三导体部)与沿Y方向(第2方向)延伸的布线部MC3 (第三连接部)连接而成。金属图案MP4 (第5金属图案)具有梳状图案形状，该梳状图案形状为沿X方向(第l方向)延伸且分别被配置于多个布线部MD 4 (第3导体部)之间的多个布线部MD 3 (第4导体部)与沿Y方向(第2方向)延伸的布线部MC 4 (第4连接部)连接而成。通过将金属图案MP 1 ~MP 4设置为梳状，可有效提高电容元件C l的单位面积(平面大小)的电容值。另外，各布线M 1 ~ M 5的金属图案M P 1 ~ M P 4的布线部MD 1 ~ MD 4的布线宽度(Y方向的宽度)最好与各布线M1 ~ M5的最小布线宽度相同，因为因此可有效提高电容元件C l的单位面积(平面大小)的电容值。
本实施方式的半导体器件的电容形成区域中，布线M1 ~ M 5除了形成电容元件C 1的金属图案MP 1 ， MP 2或金属图案MP 3 ，MP 4之外，还分别具有设置于金属图案MP 1 ， MP 2或金属图案MP 3 ， MP 4外围且连接到固定电位的屏蔽用的金属图案(导体图案、布线图案、金属图案)MG 1 ~ MG 5 。
即如图9所示，在电容形成区域中，在由布线M1构成的金属图案MP 1 ， MP 2的外围，设置由布线M1构成的屏蔽用的金属图案MG1 (第3金属图案)，最好是平面地包围金属图案MP 1 ， MP2;如图10所示，在电容形成区域中，在由布线M2构成的金属图案MP 3 ， MP 4的外围设置由布线M2构成的屏蔽用的金属图案MG 2 (第6金属图案)，最好是平面地包围金属图案MP 3 , MP 4;如图1 l所示，在电容形成区域中，在由布线M3构成的金属图案MP 1 , M P 2的外围设置由布线M 3构成的屏蔽用的金属图案MG3 ,最好是平面地包围金属图案MP 1 , MP 2 ;如图1 2所示，在电容形成区域中，在由布线M4构成的金属图案MP 3 ， MP 4的外围设置由布线M4构成的屏蔽用的金属图案MG 4 ,最好是平面地包围金属图案MP 3 , MP 4 ;如图1 3所示，在电容形成区域中，在由布线M 5构成的金属图案MP 1 , MP 2的外围设置由布线M 5构成的屏蔽用的金属图案MG 5 ，最好是平面地包围金属图案MP 1 ,MP 2;由布线M 1构成的金属图案MP 1，MP2,MG1为同层，由布线M2构成的金属图案MP 3 , MP 4 ， MG 2为同层，由布线M 3构成的金属图案M P1,MP2,MG3为同层，由布线M 4构成的金属图案MP 3， MP4， MG4为同层，由布线M 5构成的金属图案MP1， MP2， MG5为同层。
金属图案MGl, MG2, MG3， MG4, MG5金属图案对被配置于平面重合(最好为相同的重合位置)的位置，并通过插头26， 2 9， 3 2, 3 5互相进行电连接。另外，除了具有金属图案MG 1与导体图案8 b连接用的连接部MG C以外，金属图案MG 1 ，MG2, MG3， MG4, MG 5最好还具有同一平面大小及同一平面形状。
例如，各金属图案MG 1 ~ MG 5可有具有矩形的外周及内周的环状的平面形状，从平面上看，各金属图案MG1 MG5的矩形的环状中，可配置由各布线M1 ~ M 5构成的金属图案M P 1 , M P 2或金属图案MP 3 , MP 4 。因此，通过屏蔽用的金属图案MG 1 ~MG 5可有效地屏蔽电容元件C 1 ,该电容元件C 1将由布线M1 ~M5构成的金属图案MP 1 , MP 2， MP 3， MP4作为电极。
金属图案MG 1 ~MG 5连接到固定电位。连接金属图案MG1 MG 5的固定电位最好是接地电位或GND电位，^旦也可作为电源电位。因此，屏蔽用的金属图案MG 1 ~ MG 5中至少有一个必须经由布线M 1 ~ M 5中的一个或者经由比布线M 5更高一层的布线连接到固定电位(最好是接地电位或GND电位)。如上所述，由于金属图案MG1~MG5经由插头26， 2 9, 3 2, 3 5相互进行电连接，所以金属图案MG1 ~MG 5都为连接到固定电位的状态。金属图案MG 1 ~MG 5是为了屏蔽电容元件C 1的金属图案。通过设置金属图案MG 1 ~ MG 5 ,可对电容元件C 1进行电磁屏蔽，该电容元件C 1将由布线M1 ~ M 5构成的金属图案M P 1 , M P 2 ,MP 3 ， MP 4作为电极。由此，可防止噪声进入电容元件C 1 ，还可防止电容元件C l成为噪声源。可从而提高利用了电容元件C l的
电路特性。
另外，本实施方式的半导体装置是在电容元件C l下方的半导体衬底1的电容形成区域形成导体图案8 b 。并且，如图3 、图4及图1 5所述，导体图案8 b (第l导体图案)经由插入形成于绝缘膜21 (第1绝缘膜)的接触孔2 2 b (第二开口部)内的插头2 3 b (第2连接导体部)与由布线M 1构成的金属图案MG 1 (第3金属图案)进行电连接。如上所述，由于金属图案MG 1 MG5连接到固定电位，所以与布线M 1的金属图案MG 1电连接的电容形成区域的导体图案8 b也与固定电位连接。
另外，在电容形成区域中，配置有多个导体图案8b,各导体图案8 b与金属图案M P1，MP2,MP3,MP4的布线部MD 1 ,MD2, MD3, MD4—样，沿X方向延伸。其次，在电容形成区域中，沿X方向延伸的多个导体图案8 b以Y方向按一定的间隔(最
好是等间隔)排列。
导体图案8 b最好是配置在由布线M1构成的相互邻接的布线部MD 1 (金属图案MP 1的布线部MD 1 )和布线部MD 2 (金属图案MP2的布线部MD2 )之间的平面位置。这样的配置是为了防止布线M1的金属图案MP 1 ， MP 2的布线部MD 1 , MD 2和导体图案8 b为平面重合。因此，最好的方式是将导体图案8 b配置于布线M 1的金属图案M P 1的布线部MD 1和布线M 1的金属图案MP 2的布线部MD 2之间的平面位置，且布线M 1的金属图案MP1， MP2的布线部MD1， MD2不与导体图案8b平面重合。
但是，导体图案8 b与布线M1的布线部MC 1 , MC 2平面交叉且延伸到金属图案MG 1的连接部MGC的下方，由此，可使导体图案8 b经由插头2 3 b与布线M1的金属图案MG 1的连接部MGC连接。因此，从平面上看，导体图案8 b不与金属图案MP 1 ，MP 2的布线部MD 1 , MD 2 (及金属图案MP 2 ， MP 4的布线部MD 3 ， MD 4 )平面重合，但是与金属图案MP 1 ， MP 2的布线部MCl, MC2 (及金属图案MP3， MP4的布线部MC3，MC 4 )为在交叉区域重合，从导体图案8 b的整体平面大小来看，重合区域的面积非常小。因此，可以抑制导体图案8 b和电容元件C1的电极之间的寄生电容值。
另外，本实施方式的半导体装置是在电容元件C 1下方的半导体衬底1的电容形成区域形成由元件隔离区域2规定的有源区域1 b ,
1 c ( p型半导体区域lib, 1 1 c )。并且，如图2及图1 5所示，有源区域l c (p型半导体区域l 1 c)是被配置于金属图案MG 1的下方，并经由插入形成于绝缘膜2 1 (第1绝缘膜)的接触孔
2 2 a (第1开口部)内的插头2 3a (第1连接导体部)与由布线M1构成的金属图案MG1(第3金属图案)电连接。如上所述，由于金属图案MG 1 ~MG 5与固定电位连接，所以电容形成区域的有源区域1 c ( p型半导体区域11c)也与固定电位连接，该电容形成区域与布线M1的金属图案MG1电连接。
另外，在电容形成区域的半导体衬底l形成p型阱区域3(第l半导体区域)，以使有源区域1 b ( p型半导体区域lib)和有源区域l c ( p型半导体区域l 1 c )电连接。在这里，通过形成平面地包括有源区域1 b ， 1 c ( p型半导体区域lib, 1 1 c )的p型阱区域3，使p型P并区域3的深度比元件隔离区域2的底部更深，并经由到不仅延伸到有源区域1 b, 1 c、也延伸到元件隔离区域2下方的p型阱区域3 ,使有源区域l b的p型半导体区域l 1 b和有源区域1 c的p型半导体区域1 1 c电连接。因此，有源区域1 b ( p型半导体区域llb)经由p型阱区域3与有源区域lc(p型半导体区域l 1 c )电连接。因此，经由插头2 3 a将有源区域l c ( p型半导体区域l 1 c )与金属图案MG 1电连接，那么，不仅是有源区域1 c ( p型半导体区域1 1 c )、有源区域1 b ( p型半导体区域1 1 b )也将与金属图案MG 1电连接，由此而与固定电位电连接。另外，在电容形成区域中，配置有多个有源区域l b ( P型半导
体区域l 1 b ),各p型半导体区域l 1 b与导体图案8 b—样，沿X方向延伸。并且，电容形成区域中，沿X方向延伸的多个p型半导体区域l1b以Y方向按一定的间隔(最好是等间隔)排列。
有源区域1 b ( p型半导体区域lib)最好是配置在由布线M1构成的相互邻接的布线部MD1(金属图案MP1的布线部MD1 )和布线部MD 2 (金属图案MP 2的布线部MD 2 )之间的平面位置。这样的配置是为了防止布线M1的金属图案MP 1 ， MP 2的布线部MD 1 , MD 2和有源区域1 b ( p型半导体区域1 1 b )平面重合。因此，最好的方式是将有源区域l b ( p型半导体区域l 1b )配置于布线M 1的金属图案M P 1的布线部MD 1和布线M 1的金属图案MP 2的布线部MD 2之间的平面位置，且布线M1的金属图案MP 1 ， MP 2的布线部MD 1 ， MD 2不与有源区域1 b ( p型半导体区域l1b)平面重合。
另外，有源区域1 c ( p型半导体区域1 1 c )被设置为平面地包围设置在电容形成区域的多个有源区域1b(p型半导体区域l1b )。由此，可减低有源区域l c ( p型半导体区域l 1 c )和有源区域lb (p型半导体区域l1b)之间的电阻。
p型半导体区域1 1 c被配置于与布线M 1的金属图案MG 1平面重合(最好为相同的重合位置)的位置，并经由插头2 3 a使p型半导体区域11c(有源区域1c)与布线M1的金属图案MG1电连接。例如，p型半导体区域l 1 c (有源区域l c )可有具有矩形的外周及内周的环状的平面形状，从平面上看，p型半导体区域l1 c (有源区域l c )的矩形的环状中，可配置沿X方向延伸并以一定的间隔排列于Y方向的多个p型半导体区域11b (有源区域lb )。
另夕卜，也可以不形成p型半导体区域1 1 b, 1 1 c，而将电容形成区域的有源区域lb, 1 c保持为p型阱区域3 (即将形成p型半导体区域l 1 b， 1 1 c的区域也作为p型阱区域3 )，但是，如本实施方式所述，最好是在电容形成区域的有源区域1 b， 1 C形成p型半导体区域lib,1 1 C 。通过设置p型半导体区域1 1 b ，
lie,可以减低插头2 3 a和半导体衬底区域(在这里是指p型半导体区域llc)之间的电阻。另外，通过设置p型半导体区域1 1
b , 11c,可提高与固定电位连接的p型半导体区域lib, 11
c的电位的稳定性，而且还可有效防止布线M1的金属图案MP 1 ，MP 2和半导体衬底区域(在这里是指p型半导体区域1 1 b )之间寄生电容值的变动。
形成电容元件C 1的金属图案M P 1 ~ M P 4和屏蔽用的金属图案MG 1 ~ MG 5是由形成于半导体衬底1上的布线层(在这里是指布线M 1 ~M5 )或布线层的图案形成。布线层(在这里是指M 1 ~M5 )主要由铜或者铝之类的金属(金属材料、具有金属导电性的材料)形成的。因此，金属图案M PI, MP2， MP3， MP4和屏蔽用的金属图案MGl, MG2， MG3， MG4 ， MG5为具有金属导电性的导体图案。
另外，在本实施方式中的半导体村底1上形成多个布线层，并对在其中的布线M 1 ~ M 5形成电容元件C 1的金属图案M P 1 ~ M
P 4及形成屏蔽用的金属图案MG 1 ~ MG 5时进行了说明。但是，形成构成电容元件C 1的金属图案(对应金属图案MP 1 ~MP 4的金属图案)及包围该金属图案外围的屏蔽用的金属图案(对应金属图案MG 1 ~ MG 5的金属图案)的布线的层数并不仅限于这些，可在多个布线层的至少1层形成构成电容元件C1的金属图案及包围该金属图案外围的屏蔽用的金属图案。如果仅在一层布线层(如布线M
1 )上形成构成电容元件C 1的金属图案及屏蔽用的金属图案时，在该布线层形成金属图案MP 1 ,MP 2 ，并形成屏蔽用的金属图案(如金属图案MG 1 )以包围该金属图案MP 1 , MP 2外围即可。此时，电容元件C 1为仅利用同层的金属图案MP 1 , MP 2之间的容量而形成的电容元件。在至少2层的布线层形成构成电容元件C 1的金属图案及屏蔽用的金属图案时，只需将金属图案MPl, MP2和金属图案M P 3 , M P 4交互堆积于所述至少2层的布线层并设置包围其 外围的屏蔽用的金属图案。
但是，在形成于半导体衬底1上的多个布线层中，只需在不少于 2层的布线层形成构成电容元件C 1的金属图案MP 1 ~MP 4以 及包围其外围的屏蔽用的金属图案，即可有效地进行电容元件C l的 大容量化。此时，电容元件C 1的总电容为同层的金属图案之间(同 层的金属图案MP 1 ， MP 2之间及同层的金属图案MP 3 , MP 4 之间)的电容(本实施方式中为对应所述第1 ~第5电容)加上不同 层的金属图案间(一层之差的金属图案MP 1 , MP 4之间、及l层 之差的金属图案MP 2 , MP 3之间)的容量(本实施方式中为对应 所述第6-第l 3电容)。因此，如本实施方式所述，在半导体衬底 1上形成的金属图案MP 1 ~MP 4及包围其外围的屏蔽用的金属 图案时，电容元件C 1就是利用了同层金属图案间的电容和不同层的 金属图案间的电容而形成的电容元件。所述金属图案MP 1 ~MP 4 是在形成于半导体衬底l上的多个布线层中至少2层上形成电容元件 C 1 。
下面对本实施方式的效果进行更详细的说明。
用于以模拟电路为主的半导体集成电路的电容元件，最好是电压 系数和温度系数小、对寄生电容比小等精度高且绝对和相对偏差小。 另夕卜，还有抑制形成电容元件的相关制造工序从而降低半导体器件的 生产成本等方面的要求。由于利用了布线的各线之间及各层间电容的 电容元件可以抑制为了形成电容元件而增加的制造工序，所以可以降 低半导体器件的生产成本。但是，因为还需要考虑到生产性(CMP 平坦化技术)，为了得到寄生电容比小且稳定的电特性，必须对有源 区域和栅电极的虚拟设计图案进行精心设计。
因为在绝缘膜2 l成膜时，由于底面的不平(如栅电极8 a底面 不平)将造成绝缘膜2 1的上表面形成凹凸的形状，但是在绝缘膜2 1成膜后，利用CMP法对绝缘膜2 1的上表面(表面)进行抛光等， 就可使绝缘膜2 1的上表面(表面)平坦化。由此在其上表面(表面)可得平坦的层间绝缘膜(在这里为绝缘膜2 1 )。如果在绝缘膜2 1 的上表面还是凹凸形状时在其上形成多层布线构造时，多层布线构造 将受到凹凸形状的影响而无法很好地形成布线层，但是如果在绝缘膜
2 1的平坦的上表面形成多层布线构造，就可精确地形成布线层。
另外，在本实施方式中，虽然构成M I S F E T的斥册电才及8 a形 成于M I S F E T形成区域，j旦是由于在电容形成区域中并不形成M
I S F E T ,所以也不形成栅电极8 a 。与本实施方式不同，在电容 形成区域中，以由布线M1 ~ M 5构成的金属图案M P 1 ~ M P 4作 为电极的电容元件C 1的下方如果形成M I S F E T等半导体器件， 将与电容元件C1和MI SFET之间产生干扰，而有可能造成利用 了电容元件C1或MI S F ET的电路的特性降低。所以，本实施方 式的电容形成区域中，因为在将由布线M1 M5构成的金属图案M P 1 MP 4作为电极的电容元件C 1的下方并不形成MISFE T等半导体器件，由此可防止电容元件C 1和M I SFET等之间产 生干扰，从而提高利用了电容元件C 1或MI SFET的电路特性。 但是，如果不在电容形成区域中形成构成M I S F E T的栅电极
8 a时，就与本实施方式不同，如果电容形成区域中没设置有导体图 案8 b,就在绝缘膜2 1的成膜过程中，M I S F E T形成区域中的 绝缘膜2 l的上表面存在与栅电极8 a对应的凸部，而在电容形成区 域中不产生这样的凸部。此时，在绝缘膜2 l的成膜后为了将绝缘膜
21进行平坦化的CMP工序中，可能使电容形成区域产生小凹坑等 而致使绝缘膜2 l的平坦性下降，从而造成形成于电容形成区域的绝 缘膜2 1上的电容元件C 1 (将由布线M1 ~ M 5构成的金属图案M
P 1 MP 4作为电极的电容元件C 1 )的精度下降。
针对这种情况，在本实施方式的电容形成区域中，不形成构成M
I S F E T的栅电极8 a ，而是形成与栅电极8 a同层的导体图案8
b。因此，在绝缘膜2 l的成膜过程中，在M I SFET形成区域的 绝缘膜2 l的上表面存在与栅电极8 a的不平对应的凸部，而在电容 形成区域的绝缘膜2 1的上表面存在与导体图案8 b的不平对应的凸部。MI S F E T形成区域的栅电极8 a与电容形成区域的导体图 案8 b是在同一工序中形成的同层的图案，所以在绝缘膜2 l的成膜 过程中，在绝缘膜21的上表面形成的凸部与在MISFET形成区 域和电容形成区域中所形成的凸部几乎为同一高度。因此，在绝缘膜 2 l成膜后为了将绝缘膜2 1进行平坦化的CMP工序中，可防止在 电容形成区域产生小凹坑等，从而可提高绝缘膜2 1的平坦性。由此， 可提高绝缘膜2l及形成于比绝缘膜2l更上一层的各层的平坦性 从而提高半导体器件的生产性。另夕卜，还可以提高电容形成区域的绝 缘膜2 1上形成的电容元件C 1 (将由布线M 1 ~ M 5构成的金属图 案MP 1 ~MP 4作为电极的电容元件C 1 )的精度。因此，可提高 半导体器件的性能。
但是，与本实施方式不同，如果设置于电容形成区域的导体图案 8 b是什么也不连接的孤立的图案(即所谓的浮动图形)且为浮动 (floating)电位时，导体图案8 b的电位将容易变得不稳定。从而将 导致电容形成区域的导体图案8 b成为电容元件C l的噪声源，或者 使构成电容元件C 1的布线M1的金属图案MP 1 , MP 2和导体图 案8 b之间的寄生电容量的值发生变动，导致使用了电容元件C l的 电路的电特性的稳定性下降而造成难于进行半导体器件的设计(电路 设计)。
针对以上问题，本实施方式的电容形成区域中，在将由布线M 1 ~ M 5构成的金属图案M P 1 ~ M P 4作为电极的电容元件C 1 的下方配置有导体图案8 b,该导体图案8 b经由插头2 3 b与屏蔽 用的金属图案MG 1电连接，由此与固定电位连接。通过将电容形成 区域的导体图案8 b与固定电位连接，可使导体图案8 b的电位稳 定，还可以防止导体图案8 b的电位出现变动。由此，可防止电容形 成区域的导体图案8 b成为电容元件C l的噪声源，还可防止构成电 容元件C 1的布线M1的金属图案M P 1 ， M P 2和导体图案8 b之 间的寄生电容值出现变动。因此，可提高具有电容元件C l的半导体 器件的性能。另外，还可提高使用了电容元件C l的电路的电特性的稳定性而使半导体器件的设计(电路设计)更加容易进行。
另外，与本实施方式不同，在导体图案8 b和布线Ml的金属图 案M P 1 , M P 2的布线部MD 1 ， MD 2平面重合且上下对向设置 时，两者将相互干扰而使寄生电容值增大，从而可能造成使用了电容 元件C1的电路的电特性下降。
对此，本实施方式的导体图案8 b配置于电容元件C l的下方， 但是不与布线M1的金属图案M P 1 , M P 2 (特别是布线部MD 1 ， MD2)平面重合。即从平面上看，在电容形成区域中，导体图案8 b配置于金属图案M P 1的布线部MD 1和金属图案M P 2的布线 部MD2之间，并与布线部MD 1 , MD2的延伸方向相同，沿X方 向延伸，且不与导体图案8 b和布线M1的金属图案MP 1 ， MP 2 的布线部MD 1 ， MD 2平面重合。因此，导体图案8 b的上表面与 布线M1的金属图案M P 1 ， M P 2的布线部MD 1 ， MD 2的上表 面不为上下(对应与半导体衬底1的主面垂直的方向)对向的状态， 可抑制和防止两者间的干扰及两者间的寄生电容。因此，更能提高使 用了电容元件C l的电路的电特性，从而更能提高具有电容元件C 1 的半导体器件的性能。
另外，元件隔离区域2是由埋入了绝缘体的沟槽2 a构成的。在 半导体衬底1上形成沟槽2 a后，在半导体衬底1的主面上形成埋入 沟槽2 a内的绝缘膜，并用CMP法除去沟槽2 a外部的绝缘膜，通 过在沟槽2 a内残留绝缘膜可形成元件隔离区域2 a。
与本实施方式不同，如果在整个电容形成区域形成元件隔离区域 2时，沟槽2 a也将形成于整个电容形成区域，从而造成电容形成区 域的沟槽2 a面积过大，在为了在沟槽2 a内埋入绝缘膜的CMP工 序中，可能在电容形成区域产生小凹坑等。这将造成包括元件隔离区 域2的上表面的半导体衬底1的主面平坦性下降，从而影响半导体村 底l的上层的构造，可能造成将由布线M1 M5构成的金属图案M P 1 MP 4作为电极的电容元件C 1的精度下降。
对此，在本实施方式中，不是在整个电容形成区域形成元件隔离区域2而是在电容形成区域也设置由元件隔离区域2规定的有源区
域(即不形成元件隔离区域2的区域)lb, lc。在所述有源区域 1 b ， 1 c形成p型半导体区域lib, 1 1 c 。通过在电容形成区 域也设置由元件隔离区域2规定的有源区域1 b, 1 c,可抑制和防 止电容形成区域的沟槽2 a成为大面积图案，因此，在为了将绝缘膜 埋入沟槽2 a内的CMP工序中，可防止在电容形成区域产生小凹坑 等。由此，可提高包括元件隔离区域2上表面的半导体衬底1的主面 的平坦性及提高半导体衬底1上形成的各层的平坦性，从而提高半导 体器件的生产性。另外，由于可确实形成半导体衬底1的上层的构造， 所以可提高将由布线M 1 ~ M 5构成的金属图案M P 1 ~ M P 4作 为电极的电容元件C 1的精度。因此，可提高半导体器件的性能。
但是，与本实施方式不同，电容形成区域的有源区域l b, 1 c 为浮动(floating)电位时，该有源区域的电位将容易变得不稳定。从 而将导致电容形成区域的有源区域成为电容元件C l的噪声源，或者 使构成电容元件C 1的布线M1的金属图案MP 1 ， MP 2和电容形
成区域的有源区域之间的寄生电容量的值发生变动，导致使用了电容 元件C1的电路的电特性的稳定性下降而难于进行半导体器件的设 计(电路设计)。
对此，在本实施方式的电容形成区域中，在将由布线M1 ~M5 构成的金属图案MP 1 ~ MP 4作为电极的电容元件C 1的下方配 置有有源区域l b ( p型半导体区域l 1 b )，但是该有源区域l b (p型半导体区域lib)经由p型阱区域3 、有源区域1 c ( p型 半导体区域1 1 c )及插头2 3 a与屏蔽用的金属图案MG 1电连 接。因此，由于配置于电容元件C 1下方的有源区域1 b (p型半导 体区域lib)与固定电位连接，所以有源区域1 b ( p型半导体区 域l 1 b )的电位变得稳定，且可防止有源区域l b ( p型半导体区 域l lb )电位的变动。由此，可防止电容形成区域的有源区域1 b, 1c(特别是有源区域lb即p型半导体区域l1b)成为电容元件 C 1的噪声源，还可防止构成电容元件C 1的布线M1的金属图案MPl, MP 2和电容形成区域的有源区域1 b , lc (特别是有源区 域l b即p型半导体区域l 1 b )之间的寄生电容值出现变动。因此， 可提高具有电容元件C l的半导体器件的性能。另外还可提高使用了 电容元件C1的电路的电特性的稳定性而使半导体器件的设计(电路 设计)更加容易进行。
另外，与本实施方式不同，如果电容形成区域的有源区域(p型 半导体区域lib)和布线M1的金属图案M Pl, M P 2的布线部 MD 1 , MD 2为平面重合且上下对向设置时，两者将相互干扰而使 寄生电容值增大，从而可能造成使用了电容元件C l的电路的电特性 下降。
对此，本实施方式的有源区域l b ( p型半导体区域l 1 b )酉己 置于电容元件C 1的下方，但是不与布线M 1的金属图案MP 1 , M P 2 (特别是布线部MD 1 , MD 2 )平面重合。即从平面上来看， 在电容形成区域中，有源区域1 b ( p型半导体区域lib)配置于 金属图案M P 1的布线部MD 1和金属图案M P 2的布线部MD 2 之间，并与布线部MDl, MD2的延伸方向相同，沿X方向延伸， 且不与有源区域1 b ( p型半导体区域lib)和布线M 1的金属图 案M PI, M P 2的布线部MD 1 ， MD 2平面重合。而且，最好是 不与有源区域1 b ( p型半导体区域lib)和布线M1的金属图案 MP 1 , MP 2的布线部MC 1 , MC 2平面重合。因此，电容形成 区域的有源区域1 b ( p型半导体区域lib)的上表面和布线M1 的金属图案MP 1 ， MP 2 (特别是布线部MD 1 , MD 2 )的上表 面不为上下(对应与半导体衬底1的主面垂直的方向)对向的状态， 从而可以抑制和防止两者间的干护G及两者间的寄生电容。因此，更能 提高使用了电容元件C l的电路的电特性，从而更能提高具有电容元 件C1的半导体器件的性能。
另外，本实施方式的电容形成区域中，导体图案8 b不配置于有 源区域上，而是配置于元件隔离区域2上，且不与p型半导体区域l lb, 11c及导体图案8 b平面重合。通过将导体图案8 b配置于元件隔离区域2上，可防止导体图案8 b形成不需要的元件(寄生元件)。
另外，在电容形成区域中，如图1 5所示的有源区域1 b ( p型 半导体区域lib)的X方向的长度(尺寸)L 1最好小于等于图1 6所示的由布线M 1构成的金属图案M P 1的布线部M C 1和由布 线M1构成的金属图案M P 2的布线部M C 2之间的距离(间隔)L 2 ( L 1《L 2 )。由此，就可使布线M 1的金属图案M P 1 ， M P 2的布线部MC 1 , MC 2不与有源区域1 b ( p型半导体区域1 1 b )平面重合，并可减小布线M1的金属图案MP 1 , MP 2和有源 区域1 b ( p型半导体区域lib)之间的寄生电容，从而提高使用 了电容元件Cl的电路的电特性。
另外，在电容形成区域中，有源区域l b (p型半导体区域l 1 b )的X方向的长度(尺寸)L 1最好是大于等于图1 6所示的由布 线M 1构成的金属图案M P 1的布线部MD 1和由布线M 1构成的 金属图案MP 2的布线部MD 2沿X方向重复的长度(尺寸)L 3 ( L 1 > L 3 )。如果有源区域1 b ( p型半导体区域lib)的X方向 的长度(尺寸)L l过短，就有可能造成设置在电容形成区域的由元 件隔离区域2规定的有源区域1b(p型半导体区域l1b)而形成 的电容形成区域中的小凹坑(用于形成元件隔离区域2的C M P工序 中的小凹坑)的防止效果降低。通过使有源区域l b ( p型半导体区 域l 1 b )的X方向的长度L 1设为大于等于上述长度L 3 ( L 1 > L 3 ),就可确实提高电容形成区域中的小凹坑(用于形成元件隔离 区域2的CMP工序中的小凹坑)的防止效果。 另外，电容形成区域中，图1 5所示的有源区域1 b ( p型半导 体区域lib)的Y方向的宽度(尺寸)W1最好是图1 6所示的由 布线M 1构成且相互邻^妄的布线部MD 1和布线部MD 2之间的尺 寸(间隔)为小于等于W2 (Wl《W2 )。由此，如果将有源区域 1 b ( p型半导体区域lib)配置于由布线M1构成的相互邻接的 布线部MD 1 (金属图案MP 1的布线部MD 1 )和布线部MD 2 (金属图案MP 2的布线部MD 2 )之间，布线M 1的金属图案MP 1 ， M P 2的布线部MD 1 , MD 2就不会与有源区域1 b ( p型半导体 区域lib)平面重合。因此，可更进一步降低布线M 1的金属图案 MP 1 , MP 2和有源区域1 b ( p型半导体区域l 1 b )之间的寄 生电容，从而提高使用了电容元件C 1的电路的电特性。
另外，本实施方式中，导体图案8 b及有源区域l b ( p型半导 体区域lib)不与布线M1 ~ M 5的金属图案M P 1 ~ M P 4的布 线部MD 1 MD4平面重合，由此可降低电容元件C l的电才及和导 体图案8 b及有源区域1 b ( p型半导体区域lib)之间的寄生电 容。但是，在构成电容元件C 1的电极的布线M1 ~ M 5的金属图案 M P 1 ~ M P 4中，与导体图案8 b及有源区域1 b之间的距离最短 且寄生电容最容易增大的，是布线M1的金属图案MP 1 ， MP 2。 因此，通过使构成电容元件C 1的电极的布线M1 ~ M 5的金属图案 MP 1 ~ M P 4中至少不与布线M1的金属图案M P 1 , M P 2的布 线部MD 1 ， MD 2和导体图案8 b及有源区域1 b ( p型半导体区 域l 1 b )平面重合，就可有效降低寄生电容。因此，本实施方式中， 导体图案8 b及有源区域l b ( p型半导体区域l 1 b )最好不与布 线M 1的金属图案M P 1 ， M P 2 (特别是布线部MD 1 , MD 2 ) 平面重合，更好的是导体图案8 b及有源区域l b ( p型半导体区域
lib)不与布线M1 ~ M 5的金属图案M P 1 ~ M P 4 (特别是布 线部MD 1 MD 4 )平面重合。由此，可降^氐附加到电容元件C 1 的电极的寄生电容，从而提高半导体器件的性能。
另外，在绝缘膜2 l上形成多个布线层(多层布线构造)，在本 实施方式中，在多个布线层中的布线M1 ~M 5形成成为电容元件C
1的电极的金属图案MP 1 -MP 4。但是，并不仅限于此，还可以 在绝缘膜2l上的多个布线层(多层布线构造)中的任意的布线层上 形成成为电容元件C1的电极的金属图案(相当于金属图案MP1~ MP 4 )及将之包围的屏蔽用的金属图案(相当于金属图案MG 1 ~ MG 5 )。但是，导体图案8 b及有源区域1 b ( p型半导体区域11 b )和电容元件C 1的电极用的金属图案之间距离越短，两者间的 寄生电容的影响越大。因此，在绝缘膜2 l上形成多个布线层(即多 层布线构造)，在包括所述多个布线层中的最下层布线层(在这里为 布线M 1 )的至少一层布线层形成构成电容元件C l的电极的金属图 案(相当于金属图案MP 1 ~MP 4 )及屏蔽用的金属图案(相当于 金属图案MG 1 ~ MG 5 )时，上述寄生电容的影响最大。本实施方 式中，可以防止上述寄生电容的影响。因此，在绝缘膜2 l上形成多 个布线层(即多层布线构造)，并在包括所述多个布线层中最下层的 布线层(在这里为布线M1)的至少一层布线层上形成构成电容元件 C 1的电极的金属图案(相当于金属图案MP 1 ~MP 4 )及屏蔽用 的金属图案(相当于金属图案MG 1 ~ MG 5 )时，遵照本实施方式 实行，效果更好。
另外，在本实施方式的半导体器件中，也可将各半导体区域的导 电型进行逆设置。例如，在电容形成区域中，可将p型阱区域3、 n 型阱区域5及n型阱区域6分别设为逆导电型的n型阱区域、p型阱 区域及p型阱区域，并可分别将p型半导体区域l 1 b， 1 1 c设为 逆导电型的n型半导体区域。另外，还可将形成于MI SFET形成 区域的M I S F E T作为n沟道型的MI S F E T ，将在MI S F E T形成区域形成p沟道型M I S F E T和n沟道型M I S F E T两 者(即形成CMISFET( Complementary Metal Insulator Semiconductor Field Effect Transistor))。
(实施方式2)
图3 1及图3 2所示的是本实施方式的半导体器件主要部分的 平面图，分别对应上述实施方式1的图1 5及图1 4的内容。另外， 图3 2为平面图，也与上述实施方式1的图1 4 一样，为了更容易看 懂图面内容，而对导体图案8 b 、 p型半导体区域1 1 b, 1 1 c (有 源区域1 b , 1 c )及布线M 1加上了剖面线。
配置于电容元件C 1下方的各导体图案8 b必须与金属图案M G 1电连接。因此，电容形成区域中的各导体图案8 b至少与金属图案M P 1的布线部M C 1或者金属图案M P 2的布线部M C 2的一 个平面交叉且沿X方向延伸，并必须经由埋入形成于绝缘膜2 1的接 触孔2 2b的插头2 3 b与金属图案MG 1电连接。
上述实施方式1的电容形成区域中的各导体图案8 b沿X方向 延伸并与金属图案MP1的布线部MC1平面交叉且与金属图案M P 2的布线部MC 2平面交叉。这是为了将各导体图案8 b的两端的 端部经由插头2 3 b与布线M 1的金属图案MG 1的连接部MG C 连接，而使各导体图案8 b穿过金属图案M P 1的布线部MC 1及金 属图案MP 2的布线部MC 2 ,并延伸到金属图案MG 1的连接部M G C的下方。
对此，本实施方式中的电容形成区域的各导体图案8 b沿X方向 延伸并与金属图案M P 1的布线部M C 1和金属图案M P 2的布线 部MC 2中的一个(图3 1 、图3 2时为布线部MC 2 )平面交叉， 但不与另一个(图3 1 、图3 2时为布线部M C 1 )平面交叉。并且， 在本实施方式中的各导体图案8 b使穿过布线部MC 1或布线部M C 2并延伸到金属图案MG 1的连接部MG C下方的一个布线部的 端部(图3 1 、图3 2时为图的右侧端部)经由插头2 3 b与布线M 1的金属图案MG 1的连接部MG C连接，且另一端的端部(图3 1 、 图3 2时为图的左侧的端部)不经由插头与金属图案MG 1连接。此
的构成几乎相同，所以在此省略掉说明。
在本实施方式中，电容形成区域的各导体图案8 b沿X方向延伸 并与金属图案M P 1的布线部M C 1和金属图案M P 2的布线部M C 2中的一个(图3 1 、图3 2时为布线部MC 2 )平面交叉，但是， 不能与另一个(图3 1 、图3 2时为布线部MC 1 )平面交叉。由此， 与各导体图案8 b跟金属图案MP 1的布线部MC 1和金属图案M P 2的布线部MC 2的两个都交叉时相比，可减低导体图案8 b与金 属图案MP1， M P 2的交叉面积(重合区域的面积)，还可减^f氐电 容形成区域的导体图案8 b和由布线M1构成的金属图案MP 1 , MP 2之间的寄生电容。由此，可减低构成电容元件C 1的布线M1的 金属图案MP 1 , MP 2和导体图案8 b之间的寄生电容，从而提高 利用了电容元件Cl的电路的电特性。
另外，如图3 l及图3 2所示，如果电容形成区域的所有导体图 案8 b与金属图案MP 2的布线部MC 2平面交叉，但不与金属图案 M P 1的布线部MC 1平面交叉时，金属图案M P 2 , M P 4就与导 体图案8 b部分重合，但是金属图案MP 1 , MP 3与导体图案8 b 完全不重合。电容元件C 1的第1电极(其中一个电极)由布线M 1 ~ M 5的金属图案M P 1 , M P 3构成，电容元件C 1的第2电极(另 一个电极)由布线M1 ~ M 5的金属图案M P 2 ， M P 4构成。如图 3 1及图3 2所示，如果金属图案MP 1 ， MP 3与导体图案8 b完 全不重合，就可防止导体图案8 b和电容元件C 1的第1电极之间产 生寄生电容。因此，本实施方式中，对电容元件C 1的第2电极附加 寄生成分(寄生电容)虽不会产生什么问题，但如果使用于要尽量减 少向电容元件C1的第1电极附加的寄生成分(寄生电容)的电路中 时，效果非常明显。
另外，将图3 l及图3 2的导体图案8 b 、接触孔2 2 b及插头 2 3 b的平面设计进行左右反转，就可使电容形成区域的所有导体图 案8 b与金属图案MP 1的布线部MC 1平面交叉，而不与金属图案 M P 2的布线部M C 2平面交叉。此时，金属图案M P 1 , M P 3与 导体图案8 b部分重合，但是金属图案MP 2 , MP 4与导体图案8 b完全不重合。由此，可防止由布线M1 ~M5的金属图案MP 2 , MP 4构成的电容元件C 1的第2电极和导体图案8 b之间产生寄 生电容。这对附加于电容元件C 1的第1电极的寄生成分(寄生电容) 虽不会产生什么问题，但如果使用于要尽量减少向电容元件C 1的第 2电极附加的寄生成分(寄生电容)的电路中时，效果非常明显。 (实施方式3 )
图3 3及图3 4所示的是本实施方式中半导体器件的主要部分 的平面图，分别对应上述的实施方式2的图3 l及图3 2 。另外，虽然图3 4为平面图，但由于与上述实施方式1的图1 4和上述实施方 式2的图3 2—样，为了更容易看懂图面内容，对导体图案8 b 、 p 型半导体区域1 1 b ， 1 1 c (有源区域1 b ， 1 c )及布线M 1加
上了剖面线。
本实施方式也与上述实施方式2—样，电容形成区域的各导体图 案8 b沿X方向延伸并与且金属图案M P 1的布线部M C 1和金属 图案MP 2的布线部MC 2中的一个平面交叉，但不与另一个平面交 叉。并且，本实施方式中，与上述实施方式2—样，各导体图案8 b 使穿过布线部MC 1或布线部MC 2并延伸到金属图案MG 1的连 接部MG C下方的一个端部经由插头2 3 b与布线M 1的金属图案 MG 1的连接部MG C连接，且另一个端部不经由插头与金属图案M G 1连接。
但是，上述实施方式2中，电容形成区域的所有导体图案8 b虽
与金属图案MP 2的布线部MC 2平面交叉，但是不与金属图案MP 1的布线部MC 1平面交叉。对此，本实施方式中，与金属图案MP 2的布线部M C 2平面交叉的导体图案8 b和与金属图案M P 1的
布线部MC l平面交叉的导体图案8 b沿Y方向交互排列。此外，由
于本实施方式中的半导体器件与上述实施方式2的半导体器件的构
成几乎完全相同，所以在此不做重复说明。
本实施方式中如图3 3及图3 4所示，与金属图案MP 2的布线
部M C 2平面交叉的导体图案8 b和与金属图案M P 1的布线部M C 1平面交叉的导体图案8 b沿Y方向交互排列。并且，与金属图案
MP 2的布线部MC 2平面交叉的导体图案8 tH吏穿过布线部MC 2并延伸到金属图案MG 1的连接部MG C下方的端部(图3 3 、图 3 4时为图右的端部)经由插头2 3 b与布线M1的金属图案MG 1的连接部MGC连接。另外，与金属图案MP 1的布线部MC 1平
面交叉的导体图案8 b使穿过布线部MC 1并延伸到金属图案MG 1的连接部MGC下方的端部(图33、图3 4时为图左的端部)
经由插头2 3 b与布线M1的金属图案MG 1的连接部MG C连接。由此，与各导体图案8 b和金属图案M P 1的布线部MC 1及金 属图案MP 2的布线部MC 2两个都交叉时相比，可减小导体图案8 b和金属图案MPl， M P 2的交叉面积(重合区域的面积)，还可 降低电容形成区域的导体图案8 b和由布线M 1构成的金属图案M P 1 , MP 2之间的寄生电容。由此，可降低构成电容元件C l的布 线M 1的金属图案MP 1 ， MP 2和导体图案8 b之间的寄生电容， 从而提高利用了电容元件Cl的电路的电特性。
另外，如图3 3及图3 4所示，与金属图案MP 2的布线部MC 2平面交叉的导体图案8 b和与金属图案M P 1的布线部M C 1平 面交叉的导体图案8 b沿Y方向交互排列时，金属图案MP 1和导体 图案8 b交叉的区域面积(重合区域的面积)、金属图案MP 2与导 体图案8 b交叉的区域面积(重合部分的面积)大致均等(相同)。 由此，可使附加于电容元件C 1的第1电极(由布线M 1 ~ M 5的金 属图案MP 1 ， MP 3构成的电容元件C 1的电极)的寄生成分(寄 生电容)和附加于电容元件C 1的第2电极(由布线M1 ~ M 5的金 属图案MP 2 , MP 4构成的电容元件C 1的电极)的寄生成分(寄 生电容)设为大致相同。因此，本实施方式对用于将附加于电容元件 C 1的第1电极的寄生成分(寄生电容)和附加于第2电极的寄生成 分(寄生电容)之间的差尽量调为最小的电路时，非常有效。
以上基于实施方式对本案发明人所做的发明进行了具体说明，但 是本发明不仅限于所述的实施方式，在不超过主要框架的范围内可进 行各种变更。
本发明特别适用于具有电容元件的半导体器件。
权利要求
1.一种半导体器件，具有半导体衬底，具有形成第一MISFET的第一区域和形成第一电容元件的第二区域；沟槽，形成于所述半导体衬底并埋入了绝缘体；第一有源区域，形成于所述半导体衬底的所述第一区域，且由上述沟槽规定；第一栅电极，形成于所述第一有源区域上；第一绝缘膜，形成于上述半导体衬底上以覆盖所述第一栅电极，且上表面已被平坦化；以及由所述第一绝缘膜的上层的第一布线层形成于所述第二区域的第一金属图案、第二金属图案、和设置于所述第一金属图案和第二金属图案外围且与固定电位连接的第三金属图案；所述半导体器件的特征在于，所述第一金属图案形成所述第一电容元件的一个电极，所述第二金属图案形成所述第一电容元件的另一个电极；在所述第一电容元件下方的所述半导体衬底的所述第二区域上形成有由所述沟槽规定的第二有源区域，在所述第一电容元件下方的所述半导体衬底的所述第二区域上，形成有与所述第一栅电极同层的第一导体图案；所述第一导体图案和所述第二有源区域与所述第三金属图案电连接。
2. 根据权利要求l所记载的半导体器件，其特征在于， 所述第一导体图案是与所述第一栅电极同层的导体图案，不具备栅电极的功能。
3. 根据权利要求2所记载的半导体器件，其特征在于， 所述第一导体图案形成于埋入了所述绝缘体的所述沟槽上。
4. 根据权利要求3所记载的半导体器件，其特征在于， 所述第二有源区域配置于所述第一电容元件的下方，不与所述第一金属图案和所述第二金属图案平面重合。
5. 根据权利要求4所记载的半导体器件，其特征在于， 所述第一导体图案配置于所述第一电容元件的下方，不与所述第一金属图案和所述第二金属图案平面重合。
6. 根据权利要求5所记载的半导体器件，其特征在于， 所述第三金属图案是用于屏蔽所述第一电容元件的金属图案。
7. 根据权利要求l所记载的半导体器件，其特征在于， 所述第一金属图案具有沿第一方向延伸的多个第一导体部在与所述第 一方向交叉的第二方向上延伸的第 一连接部被连接的图案形 状；所述第二金属图案具有沿所述第一方向延伸且分别配置于所述多 个第一导体部之间的多个第二导体部在沿所述第二方向延伸的第二 连接部被连接的图案形状。
8. 根据权利要求7所记载的半导体器件，其特征在于，多个所述第二有源区域被配置于所述第二区域，且分别在所述第 一方向上延伸。
9. 根据权利要求8所记载的半导体器件，其特征在于，所述第二有源区域被配置于所述第 一 金属图案的所述第 一 半导 体部和所述第二金属图案的所述第二导体部之间的平面位置上。
10. 根据权利要求9所记载的半导体器件，其特征在于， 所述第二有源区域不与所述第 一金属图案的所述第 一导体部和所述第二金属图案的所述第二导体部平面重合。
11. 根据权利要求9所记载的半导体器件，其特征在于， 还具有配置于所述第二区域的所述第三金属图案之下并由所述沟槽规定的第三有源区域，该第三有源区域经由第 一连接导体部与所 述第三金属图案电连接，该第 一连接导体部被埋入形成于所述第 一绝 缘膜的第一开口部。
12. 根据权利要求ll所记载的半导体器件，其特征在于， 所述第三有源区域平面包围所配置的多个所述第二有源区域而形成。
13. 根据权利要求ll所记载的半导体器件，其特征在于，还具有第一半导体区域，该第一半导体区域形成于所述半导体衬 底的所述第二区域，并将所述第二有源区域和第三有源区域电连接。
14. 根据权利要求7所记载的半导体器件，其特征在于， 多个所述第一导体图案被配置于所述第二区域，且分别在所述第一方向上延伸。
15. 根据权利要求14所记栽的半导体器件，其特征在于， 所述第一导体图案被配置于所述第一金属图案的所述第一导体部和所述第二金属图案的所述第二导体部之间的平面位置上。
16. 根据权利要求15所记载的半导体器件，其特征在于， 所述第一导体图案不与所述第一金属图案的所述第一导体部和所述第二金属图案的所述第二导体部平面重合。
17. 根据权利要求15所记载的半导体器件，其特征在于， 所述第一导体图案至少与所述第一金属图案的所述第一连接部或所述第二金属图案的所述第二连接部平面交叉且沿所述第一方向 延伸，并经由第二连接导体部与所述第三金属图案电连接，该第二连 接导体部被埋入形成于所述第一绝缘膜的第二开口部。
18. 根据权利要求7所记载的半导体器件，其特征在于， 在所述第一绝缘膜的上层形成有多个布线层，该多个布线层包括 所述第一布线层；由所述多个布线层中比所述第一布线层上一层的布 线层即第二布线层在所述第二区域形成有第四金属图案、第五金属图 案和设置在所述第四金属图案和第五金属图案周围的第六金属图案， 所述第一金属图案和所述第四金属图案彼此电连接并形成所述第一 电容元件的所述一个电极，所述第二金属图案和所述第五金属图案彼 此电连接并形成所述第一电容元件的所述另一个电极；所述第三金属 图案和所述第六金属图案彼此电连接。
19. 根据权利要求18所记载的半导体器件，其特征在于， 所述第四金属图案具有沿所述第一方向延伸的多个第三导体部在沿所述第二方向延伸的第三连接部被连接的图案形状；所述第五金 属图案具有沿所述第一方向延伸且分别配置于所述多个第三导体部之间的多个第四导体部在沿所述第二方向延伸的第四连接部被连接的图案形状；所述第四金属图案的所述第三导体部配置在与所述第二 金属图案的所述第二导体部平面重合的位置上；所述第五金属图案的 所述第四导体部配置在与所述第一金属图案的所述第一导体部平面 重合的位置上。
20.根据权利要求l所记载的半导体器件，其特征在于， 在所述第一绝缘膜的上层形成有包括所述第一布线层的多个布 线层，且所述第一布线层是所述多个布线层中最下层的布线层。
全文摘要
本发明提供一种半导体器件，在半导体衬底(1)上形成MIM型电容元件，该MIM型电容元件在布线(M1～M5)的梳状金属图案形成电极。电容元件的下方配置有为了防止CMP工序中的小凹坑的虚拟栅极图案的导体图案(8b)和作为虚拟有源区域的有源区域(1b)，所述导体图案(8b)和有源区域(1b)通过与由布线(M1～M5)构成的屏蔽用的金属图案的连接来连接到固定电位。并且，导体图案(8b)及有源区域(1b)不与布线(M1～M5)的梳状金属图案平面重合。由此能提高具有电容元件的半导体器件的性能。
文档编号H01L27/105GK101540324SQ20091012855
公开日2009年9月23日 申请日期2009年3月18日 优先权日2008年3月18日
发明者关根康, 前田敏, 渡边哲也 申请人:株式会社瑞萨科技