半导体装置的制作方法

专利名称：半导体装置的制作方法
技术领域：
本发明涉及一种相对于静电放电等不预料的高电压的施加具有防止电路破坏的单元的半导体装置。
背景技术：
作为集成电路的不良的4艮大原因之一，有静电放电(ElectroStatic Discharge,以下称为"ESD")所引起的半导体元件、电极等的损坏。于是，作为ESD所引起的集成电路的损坏防止对策，在端子和集成电路之间插入保护电路。保护电路是用来防止由于ESD等而施加到端子的过剩电压被供应到集成电路的电路。作为用于保护电路的典型元件，有电阻元件、二极管、电容元件。
例如，在专利文件l和2中记载有如下事实利用形成在绝缘膜上的半导体层形成二极管，并且将该二极管用作保护电路的元件。在专利文件1中，在高频输出输入信号线和外部供应电源VDD之间插入有多晶硅横方向二极管，该多晶硅横方向二极管通过在多晶硅膜中
在横方向上形成PN结来得到。在专利文件2中，将由半导体层构成的PIN 二极管用作保护元件。通过以相对于该PIN 二极管的I层的方式设置浮动电极，当过大电流流过于保护电路元件而栅极绝缘膜损坏，因此发生电贯穿时，PIN二极管的P层(或N层)和浮动电极短路。日本专利申请7〉开2002-100761号^^才艮[专利文件2日本专利申请公开2006-60191号7>报然而，在专利文件1中，对应用横方向二极管的保护电路有限制。此外，专利文件2的技术是用来使电路在PIN二极管损坏后也正常工作的技术，而不是用来提高电路本身的ESD耐受性的技术。就是说，专利文件1和2示出应用由半导体膜构成的二极管的保护电路的性能 不足够。

发明内容
于是，本发明的一种方式的目的之一在于提供用来提高应用由半 导体膜构成的二极管的保护电路的性能的技术。
根据本发明的一种方式的半导体装置包括第一端子、第二端子、 电连接到笫一端子及第二端子的功能电路、为了保护功能电路受到过 电压而插入在第一端子及第二端子之间的保护电路。在本方式中，一 个保护电路包括形成在绝缘表面上并具有形成有N型杂质区及P型 杂质区的半导体膜的二极管；形成在半导体膜上的第一绝缘膜；形成 在第一绝缘膜上并在形成在第一绝缘膜中的多个笫一开口中电连接 到N型杂质区的第一导电膜；形成在第一绝缘膜上并在形成在第一绝 缘膜中的多个第二开口中电连接到P型杂质区的第二导电膜；形成在 第一导电膜及第二导电膜上的第二绝缘膜；形成在第二绝缘膜上并在 形成在第二绝缘膜中的多个第三开口中电连接到第一导电膜的第三 导电膜；形成在第二绝缘膜上并在形成在第二绝缘膜中的多个第四开 口中电连接到第二导电膜的第四导电膜。此外，在本方式中，保护电 路的第三导电膜电连接到笫一端子，并且其第四导电膜电连接到第二 端子。此外，以在N型杂质区的整体分布N型杂质区和第一导电膜 的多个电连接部的方式形成多个第一开口，并且以在P型杂质区的整 体分布P型杂质区和第二导电膜的多个电连接部的方式形成多个第二 开口，并且以在半导体膜上存在第一导电膜和第三导电膜的多个电连 接部且相对于第一导电膜部分地存在它们的方式形成多个第三开口， 并且以在半导体膜上存在第二导电膜和第四导电膜的多个电连接部
且相对于第二导电膜部分地存在它们的方式形成多个第四开口。
此外，在上述方式中，第一导电膜及第二导电膜分别可以包括构 成功能电路的布线或电极的部分。此外，在上述方式中，可以在二极 管的半导体膜中以相邻于N型杂质区及P型杂质区的方式设置高电阻区。由此，可以将二极管成为所谓的PIN型二极管。此外，在上述方 式中，半导体膜可以由非单晶半导体膜形成。
根据本发明的一种方式，可以降低二极管和端子之间的布线电 阻，并且当发生ESD时可以将二极管的半导体膜整体有效地用作整 流元件。可以在构成二极管的半导体膜中有效地形成放电路径。从而， 根据本发明的一种方式，可以提高包括应用半导体膜的二极管的保护 电路的性能。


图l是说明半导体装置的结构例子的框图(实施方式l);
图2A是说明图1的半导体装置的保护电路的结构例子的平面 图，并且图2B是沿着图2A的截断线Al-A2而截断的图2A的截面图 (实施方式1);
图3A是说明图2A的保护电路的二极管的结构例子的平面图， 并且图3B是说明图2A的保护电路的半导体膜及第一层导电膜的结构 例子的平面配置图(实施方式l);
图4A至4C是说明半导体装置的结构例子的框图(实施方式1);
图5A是说明保护电路的结构例子的平面图，并且图5B是说明 所述保护电路的半导体膜及第一层导电膜的结构例子的平面配置图 (实施方式2);
图6A是说明保护电路的结构例子的平面图，图6B是说明图6A 的保护电路的二极管的结构例子的平面图，并且图6C是说明所述保 护电路的半导体膜及第一层导电膜的结构例子的平面配置图(实施方 式3 );
图7A是说明保护电路的结构例子的平面图，图7B是说明图7A 的保护电路的二极管的结构例子的平面图，并且图7C是说明所述保 护电路的半导体膜及第一层导电膜的结构例子的平面配置图(实施方 式3);
图8A是说明保护电路的结构例子的平面图，图8B是说明图8A的保护电路的二极管的结构例子的平面图，并且图8C是说明所述保 护电路的半导体膜及第一层导电膜的结构例子的平面配置图(实施方 式3);
图9A是说明保护电路的结构例子的平面图，图9B是说明图9A 的保护电路的二极管的结构例子的平面图，并且图9C是说明所述保 护电路的半导体膜及第一层导电膜的结构例子的平面配置图(实施方 式4);
图IO是说明光检测装置的结构例子的电路图(实施方式5); 图ll是说明图10的光检测装置的结构例子的平面配置图(实施 方式5);
图12是说明图IO的光检测装置的叠层结构的一例的截面图(实 施方式5);
图13A至13E是说明图11及图12的光检测装置的制造方法的 一例的截面图(实施方式5);
图14A至14D是说明图13E后的工序的一例的截面图(实施方 式5);
图15A至15C是说明光检测装置的制造方法的一例的截面图(实 施方式5 );
图16A和16B是说明图15C后的工序的一例的截面图(实施方 式5);
图17A和17B是说明图16B后的工序的一例的截面图(实施方 式5 );
图18是说明图17B后的工序的一例的截面图(实施方式5);
图19是说明图11及图12的光检测装置的放大电路及保护电路 的半导体膜的结构例子的平面配置图(实施方式5);
图20A是说明所述光检测装置的第一层导电膜的结构例子的平 面配置图，并且图20B是所述光检测装置的二极管的平面图(实施方 式5);
图21是说明所述光检测装置的第二层导电膜的结构例子的平面配置图(实施方式5);
图22是说明所述光检测装置的电源端子的结构例子的平面配置 图(实施方式5);
图23是说明图10的光检测装置的结构例子的平面配置图(实施 方式6);
图24A是说明图23的光检测装置的放大电路的半导体膜的结构 例子的平面图，图24B是说明所述放大电路的半导体膜和第一层导电 膜的结构例子的平面配置图，并且图24C是图23的光检测装置的二 极管的平面图(实施方式6);
图25是说明所述光检测装置的第二层导电膜的结构例子的平面 配置图(实施方式6);
图26是说明所述光检测装置的电源端子的结构例子的平面配置 图(实施方式6);
图27A至图27G是说明SOI衬底的制造方法的一例的截面图(实 施方式7 );
图28A和28B是说明包括光检测装置的便携式电话机的结构例 子的外观图，图28C是说明包括光检测装置的计算机的结构例子的外 观图，图28D是说明包括光检测装置的显示装置的结构例子的外观 图，图28E和28F是包括光检测装置的数码相机的外观图(实施方式
8);
图29是说明进行过电压施加试验的比较例的光检测装置的结构 的平面图(实施例1);
图30是示出实施例及比较例的光检测装置的过电压施加试验结 果的图表(实施例1)。
本发明的选择图是图2A和2B。
具体实施例方式
参照附图而说明本发明。但是，所属技术领域的普通技术人员容 易理解如下事实，即本发明可以以多种不同方式实施，而其形式及详细内容可以在不脱离本发明的宗旨及其范围的情况下被变换为各种 各样。从而，本发明不解释为仅局限于实施方式及实施例所记载的内 容中。此外，在不同的附图中附上相同的参照符号的要素表示相同的 要素。因此，在下面的说明中，省略对于这种要素的重复说明。 实施方式1
首先，参照图1而说明根据本实施方式的半导体装置。图l是说 明本实施方式的半导体装置的结构例子的框图。
如图l所示，本实施方式的半导体装置l包括具有多个半导体元
件的电路IO、第一端子ll、第二端子12、以及保护电路20。电路IO 电连接到第一端子11及第二端子12。第一端子11及第二端子12是 半导体装置1的输出端子及/或输入端子，并且其是与其他半导体装置 的连接部。例如，第一端子ll、第二端子12用作电源端子、信号输 出端子、信号输入端子。
保护电路20是用来防止对电路10施加过电压的电路，并且其是 用来防止由于过电压而电路10损坏的电路。在此，在第一端子ll和 第二端子12之间插入有保护电路20。当半导体装置1进行通常工作 时，电流几乎不流过在保护电路20中，但是当对第一端子11及/或第 二端子12施加不预料的过电压(或者过电流流入)时，保护电路20 使第一端子11和第二端子12导通(短路)。由此，回避对电路10 施加过电压(或者过电流流入)，以可以防止电路10损坏。本实施 方式的保护电路20至少具有一个二极管21。该二极管21电连接到第 一端子11和第二端子12。本发明的一种方式的目的之一在于改善应 用于保护电路20的二极管21与第一端子ll及第二端子12的电连接 结构，并且通过具有这种保护电路20，提高电路10的对于ESD的耐 受性。
下面，参照图2A至图3B而说明保护电路20的具体结构。图 2A是保护电路20的平面图，并且图2B是该保护电路20的截面图， 沿着图2A的截断线Al-A2而截断的图2A的截面图是图2B。图3A 是二极管21的平面图。图3B是保护电路20的半导体膜和第一层导电膜的平面配置图。应用于本实施方式的保护电路20的二极管21由 绝缘表面上的半导体膜构成。在此，将PIN型二极管应用于二极管 21。
首先，参照图2B而说明保护电路20的叠层结构。本实施方式 的半导体装置1具有衬底50。在衬底50上形成有电路10及保护电路 20。作为衬底50，可以使用半导体衬底、玻璃衬底、石英衬底、蓝宝 石衬底、陶瓷村底、不锈钢衬底、金属衬底、树脂村底、树脂薄膜、 在碳纤维或玻璃纤维的织物中浸渗有树脂的薄片(所谓的预浸料坯 (prepreg))等衬底。作为玻璃衬底，优选使用无碱玻璃衬底。作为 无碱玻璃衬底，例如有铝硅酸盐玻璃衬底、铝硼硅酸盐玻璃村底、钡 硼硅酸盐玻璃衬底等。
衬底50的上表面由绝缘膜51覆盖。在绝缘膜51上形成有构成 二极管21的半导体膜100。虽然图2B未图示，但是构成电路10的 半导体元件的半导体膜也形成在绝缘膜51上。也可以在衬底50和绝 缘膜51之间存在半导体膜、导电膜等其他膜。作为半导体膜IOO，可 以使用以与构成该半导体元件的半导体膜相同的工序形成的半导体 膜。
半导体膜100也可以为单层结构或叠层结构。作为半导体膜100， 可以应用硅膜、锗膜、硅锗膜、碳化硅膜等由第14族元素构成的半 导体膜；GaAs膜、InP膜、GaN膜等化合物半导体膜；氧化锌、氧 化锡等氧化物半导体膜等。半导体膜100的结晶性可以为单晶或非单 晶(多晶、微晶、非晶等)，但是优选采用多晶或单晶等结晶半导体 膜而不采用非晶半导体膜，以便实现P型杂质区102及N型杂质区 101的低电阻化。
覆盖半导体膜100的上方地形成有绝缘膜52。在绝缘膜52上形 成有导电膜111及导电膜112。导电膜111及导电膜112构成保护电 路20的第一层电极(或布线)。导电膜111及导电膜112分别通过 形成在绝缘膜52中的多个开口电连接到半导体膜100。
覆盖导电膜111和112的上方地形成有绝缘膜53。在绝缘膜53上形成有导电膜121及导电膜122。导电膜121及导电膜122构成保 护电路20的第二层电极(或布线)。导电膜121及导电膜122通过 形成在绝缘膜53中的多个开口分别电连接到导电膜111及导电膜 112。
覆盖导电膜121和122的上方地形成有绝缘膜54。导电膜121 及导电膜122通过形成在绝缘膜54中的一个或多个开口 (未图示) 分别电连接到第一端子11及第二端子12。通过采用这种结构，可以 在保护电路20中设置插入在第一端子11和第二端子12之间的二极 管21。
绝缘膜51至54也可以为单层膜或叠层膜。作为构成绝缘膜51 至54的膜，可以使用在其组成中包含硅及/或锗的绝缘膜如氧化硅膜、 氮化硅膜、氧氮化硅膜、氮氧化硅膜、氧化锗膜、氮化锗膜、氧氮化 锗膜、氮氧化锗膜等。此外，还可以使用由氧化铝、氧化钽、氧化铪等 金属氧化物构成的绝缘膜、由氮化铝等金属氮化物构成的绝缘膜、由 氧氮化铝等金属氧氮化物构成的绝缘膜、由氮氧化铝等金属氮氧化物 构成的绝缘膜。此外，还可以使用由有机化合物构成的绝缘膜。作为 这种有机化合物，有丙烯、聚酰亚胺、聚酰胺、聚酰亚胺酰胺、苯并 环丁烯等。
作为这些绝缘膜的形成方法的典型例子，有如下方法PECVD (等离子体激发CVD)法.热CVD法等CVD法(化学气相成长法)、 溅射法.蒸镀法等PVD法(物理气相成长法)、ALD法(原子层沉积 法)、旋涂法.液滴喷射法.浸渍涂布法等利用液体状态或骨剂状态的 材料来形成膜的方法、以及利用等离子体或热等的固相氧化处理及固 相氮化处理等。
注意，在本说明书中，氧氮化物是指氧的含量多于氮的含量的物 质，并且氮氧化物是指氮的含量多于氧的含量的物质。
导电膜lll、 112、 121及122可以分别为单层结构或叠层结构。 作为构成这些导电膜111、 112、 121及122的膜，例如有以选自钽、 鴒、钛、钼、铝、铬、铌、金、银、铜及铂等中的单体金属为主要成分的金属膜、合金膜以及金属化合物膜等。例如，作为金属膜，有铜
膜、添加有Si等的铝膜。作为合金膜，有铝-铜合金膜、铝-钕合金膜。 作为金属化合物膜，有氮化钛膜、氮化鴒膜等金属氮化物膜；镍硅化 物膜、钴硅化物膜等硅化物膜。这些导电膜可以通过溅射法.蒸镀法等 PVD法、印刷法.液滴喷射法.浸渍涂布法等利用液体状态或骨剂状态 的材料来形成膜的方法、焊接(soldering)法、镀敷法等来形成。
接着，参照图2A、图3A及图3B而说明构成保护电路20的半 导体膜100、导电膜lll、 112、 121及122的平面配置。此外，在本 实施方式中，将PIN型二极管应用于二极管21。因此，为了在半导 体膜100中形成所谓的PIN结，在与绝缘膜51的上表面平行的方向 上相邻地形成N型半导体区和P型半导体区，而不在绝缘表面上层叠 形成N型半导体区和P型半导体区。
如图3A所示，半导体膜100的平面形状是长方形。在半导体膜 100中，在相对于绝缘膜51的表面(绝缘表面)的横方向上彼此相邻 地形成有N型杂质区101、 P型杂质区102。再者，在半导体膜100 中，在N型杂质区101和P型杂质区102之间形成有高电阻区103。
N型杂质区101通过对半导体膜100添加磷、砷等成为供体的杂 质元素来形成，并且P型杂质区102通过对半导体膜100添加硼等成 为受体的杂质元素来形成。N型杂质区101以具有间隔Wl的方式与 P型杂质区102相邻地形成。
高电阻区103是其电阻高于P型杂质区102及N型杂质区101 的区域。通过形成高电阻区103，可以抑制二极管21的漏电流。高电 阻区103例如可以由本征半导体(I型半导体)构成。理想的是，本 征半导体是指费密能级位于禁止带中的大致中间的半导体，但是，在 此，还是指通过对本征半导体意图性地添加成为供体或受体的杂质而 使费密能级位于禁止带中的中间的半导体。此外，高电阻区103也可 以由N型或P型半导体构成，例如也可以由添加有成为供体或受体的 杂质元素的半导体、或者意图性地不添加这些杂质元素的无掺杂半导 体构成。高电阻区103的薄层电阻优选为100kQ/口以上，并且P型杂质区102及N型杂质区101的薄层电阻优选为几kil/口以下。
在半导体膜100为非单晶半导体膜(典型为多晶硅膜)的情况下， 高电阻区103的宽度Wl优选为2fim至10nm左右，以便当进行通常 工作时其抑制漏电流，并且当发生ESD时其成为电流流过的路径。 例如，在优先二极管21的作为保护电路的功能的情况下，高电阻区 103的宽度Wl优选为2fim至4|im。此外，在优先抑制来自二极管 21的漏电流的情况下，高电阻区103的宽度W1优选为8jim至10jim。 此外，在半导体膜100为非单晶半导体膜(典型为多晶硅膜)的情况 下，在平面配置下高电阻区103和N型杂质区IOI(或P型杂质区102) 接合的长度L1优选为lOOOjim以上。例如，可以将Lli殳定为2000nm 以上且4000jim以下。
注意，在下面的^L明中，为方〗更起见，将高电阻区103的宽度(N 型杂质区IOI和P型杂质区102之间的距离)称为"I层宽度"，并且， 为方便起见，将在平面配置下高电阻区103和N型杂质区101 (或P 型杂质区102)接合的长度称为"接合长度"。
图3A图示成为N型杂质区lOl和导电膜lll的电连接部的形成 在绝缘膜52中的多个开口 131。在本实施方式中，以使N型杂质区 101和导电膜lll的接触电阻尽可能小的方式，如图3A所示，以在N 型杂质区101 (形成导电膜111的区域)的整体分布的方式形成多个 开口 131。同样地，以使P型杂质区102和导电膜112的接触电阻小， 并且在P型杂质区102 (形成导电膜112的区域)的整体分布的方式 在绝缘膜52中设置有多个开口 132。
如图3B所示，与N型杂质区lOl重叠地形成导电膜lll。通过 采用这种结构，导电膜lll通过多个开口 131与N型杂质区101密接。 同样地，与P型杂质区102重叠地形成有导电膜112，所以导电膜112 通过多个开口 132与P型杂质区102密接。就是说，第一层导电膜111 和112分别用作用来将N型杂质区IOI和P型杂质区102电连接到第 一端子11和第二端子12的电极。
如此，在由薄膜状非单晶半导体形成二极管21的情况下在绝缘膜52中形成多个开口 131和132是非常有用的。当设想N型杂质区 101及P型杂质区102的薄层电阻较高的情况时，可以理解其理由。 在这种情况下，有如下担忧即使由于ESD等而对第一端子11或第 二端子12施加不预料的过电压，N型杂质区101及P型杂质区102 不与导电膜111和112贴紧的部分也不能实质上用作二极管。在这种 状态下，二极管21不用作整流元件而仅仅成为电阻元件。就是说， 当发生ESD时，二极管21不十分用作放电路径，所以沖击电流(surge current)流过于电路10，因此电路10损坏。
从而，如图3A所示，在半导体膜100为像多晶半导体膜(典型 为多晶硅膜)那样的非单晶膜的情况下在绝缘膜52中形成多个开口 131和132并且使N型杂质区101和导电膜111的接触电阻、以及P 型杂质区102和导电膜112的接触电阻小是非常有用的。
再者，在本发明中，形成保护电路20的第一层导电膜111和112、 第二层导电膜121和122的连接部，以将半导体膜100的整体有效地 用作整流元件。图2A示出第二层导电膜121和122的平面配置。如 图2A所示，导电膜121具有重叠于N型杂质区lOl及导电膜lll的 部分，以在N型杂质区101的上方存在多个与导电膜111的连接部 141A。导电膜121的不重叠于半导体膜100的部分121a成为与第一 端子11的电连接部。此外，导电膜122与导电膜121同样地在不重 叠于半导体膜100的部分122a具有与第二端子12的电连接部，并且 具有重叠于P型杂质区102及导电膜112的部分，以在P型杂质区 102的上方存在多个与导电膜112的连接部142A。
连接部141A由形成在绝缘膜53中的一个或多个开口 141构成。 此外，连接部142A也与连接部141A同样地由形成在绝缘膜53中的 一个或多个开口 142构成。在此，在连接部141A和连接部142A中 分别存在四个开口 141及开口 142。注意，设想在一个连接部141A 中存在多个开口 141的情况是指相邻的两个开口 141的间隔为该开口 141的尺寸(开口 141的外接圆的直径)的三倍以下的情况。当两个 开口 141的间隔大于开口 141的尺寸的三倍时，认为它们构成不同连接部141A。这是在连接部142A的情况下也同样。
如图2A所示，通过在半导体膜100上与第一层导电膜111和112 重叠地形成第二层导电膜121和122并且在半导体膜100上分散设置 多个连接部141A和142A，可以在发生ESD时将半导体膜100的整 体有效地用作整流元件。为了回避对电路10施加由于ESD而发生的 过电压，对N型杂质区101的整体及P型杂质区102的整体分散施加 是非常重要的。因此，当发生ESD时，首先对上层的导电膜121和 122施加过电压，所以为了将该过电压分散施加到下层的导电膜111 和112,如上所述，在重叠于半导体膜100的区域中设置有多个第二 层导电膜121、 122和笫一层导电膜111、 112的连接部。
此外，分散设置这些多个连接部也是有用的。当设想像形成在绝 缘膜52中的开口 131和132那样地在绝缘膜53的重叠于第一层导电 膜的部分的整体中形成开口 141和142的情况时，可以理解上述理由。 在此情况下，二极管21的接合长度短于设计上的接合长度L1。结果， 不能流过大量的电荷，并且二极管21本身也容易由ESD损坏。
就是说，在本实施方式的保护电路20中，以在N型杂质区或P 型杂质区的整体分布的方式形成第一层导电膜和二极管的连接部，并 且，以在第一层导电膜(N型杂质区、P型杂质区)中分散的方式形 成第二层导电膜和第一层导电膜的连接部，以使二极管(半导体膜) 电连接到第一端子11和第二端子12。通过采用这种结构，可以将半 导体膜100的整体有效地用作整流元件。此外，可以提高二极管21 的对于ESD的耐受性。从而，当发生ESD时，可以将二极管21有效 地用作流过过剩电荷的电流路径，因此通过应用保护电路20，可以提 高半导体装置1的ESD耐受性。
如上所述，根据本实施方式可以将由非单晶半导体膜构成的二极 管应用于保护电路的整流元件，以制造高性能的保护电路。此外，根 据本实施方式，可以将其高电阻区和N型杂质区(或P型杂质区)的 接合部的长度长即lOOOjim以上的二极管应用于保护电路的整流元 件，以制造高性能的保护电路。由此，通过应用本实施方式的保护电路，可以提供应用TFT的具有高ESD耐受性的半导体装置。当然， 本实施方式的保护电路对连接的端子的用途没有特别的限制。
注意，本实施方式的保护电路是至少具有一个二极管的电路，但 是既可以包括两个以上的二极管，又可以包括其他元件。图4A至图 4C示出具有保护电路且其结构与图1不同的半导体装置2至4的框 图。例如，如图4A的半导体装置2，也可以在第一端子11和第二端 子12之间并联插入两个二极管21。此外，如图4B的半导体装置3， 也可以在第一端子ll和第二端子12之间插入多个串联连接的二极管 21。此外，半导体装置也可以包括三个以上的端子。例如，如图4C 所示，可以在半导体装置4中设置电连接到电路IO的第三端子13。 优选在半导体装置4中，在各端子(11至13)之间插入具有二极管 21的保护电路20。
本实施方式可以与其他实施方式适当地组合。
实施方式2
在本实施方式中，将说明保护电路20的第一层导电膜111和112 (参照图2A)的其他结构例子。可以利用与构成电路10的内部布线 (或内部电极)的导电膜相同的导电膜形成这些第一层导电膜111和 112。图5A示出具有这种第一层导电膜的保护电路的平面图。在此， 为了与图2A的保护电路20区别，对该保护电路附上参照符号25。 当然，可以将该保护电路25应用于图l及图4A至4C的保护电路20。 此外，保护电路25的叠层结构与保护电路20同样(参照图1)。
图5B是保护电路25的半导体膜和第一层导电膜的平面配置图。 如图5B所示，保护电路25的第一层导电膜113具有成为二极管21 的电极的电极部113a、与第二层导电膜121的连接部113b、以及构 成电路10的内部布线的布线部113c。就是说，通过利用导电膜113， 形成连接到保护电路25的半导体膜100的电极、电路10的内部布线。 此外，第一层导电膜114也与导电膜113同样地构成连接到半导体膜 100的电极、电路10的内部布线，并且包括电极部114a、连接部114b、 布线部114c。此外，如图5A所示，导电膜113的连接部113b通过形成在绝 缘膜53中的多个开口 143电连接到第二层导电膜121。根据这种结构， 二极管21及电路10电连接到第一端子11。另一个导电膜114的连接 部114b通过形成在绝缘膜53中的多个开口 144电连接到第二层导电 膜122。根据这种结构，二极管21及电路10电连接到第二端子12。 从而，保护电路25可以使二极管21的电极部(113a、 114a)和第一 端子ll、第二端子12之间的电阻低于保护电路20。
本实施方式可以与其他实施方式适当地组合。
实施方式3
在本实施方式中，将说明不增大构成二极管的半导体膜而增加二 极管的接合长度的技术。在本实施方式中，参照图6A至图8C而说
明保护电路的三个结构例子。于是，为了与保护电路20 (图2A和图 2B)及保护电路25 (图5A)区别，对本实施方式所说明的三个结构 例子的保护电路附上参照符号31至33，并且对应用于各保护电路31 至33的二极管附上参照符号41至43。
此外，在本实施方式中，示出如下例子与图5A的保护电路25 同样，将包括成为电路10的内部布线的部分的导电膜应用于保护电 路31至33的第一层导电膜。当然，像图2A的保护电路20那样，也 可以利用与构成电路10的内部布线的导电膜不同的膜作为保护电路 31至34的第一层导电膜。此外，各保护电路31至33的叠层结构与 保护电路20相同(参照图2B)。注意，对用来说明保护电路31至 33的附图(图6A至图8C)使用与保护电路20和25相同的参照符 号，并且对于附上相同的参照符号的要素的说明援用实施方式1和2。\20及]\113用作源 气体来形成厚度为50nm的氮氧化硅膜。接着，如图27D所示，通过绝缘膜802,对单晶半导体衬底801 照射包括由电场加速的离子的离子束805，以在离单晶半导体衬底801 的表面有预定深度的区域中形成脆弱层803。该离子照射工序是通过 对单晶半导体衬底801照射由所加速的离子种构成的离子束805,对 单晶半导体衬底801添加构成离子种的元素的工序。当对单晶半导体 衬底801照射离子束805时，由于所加速的离子种的冲击，而在单晶 半导体衬底801的预定深度的区域中形成结晶结构脆弱了的层。该层 是脆弱层803。根据离子束805的加速能量和离子束805的侵入角度， 可以调节形成脆弱层803的区域的深度。根据加速电压、剂量等，可以调节加速能量。.在与离子平均侵入深度大致相同的深度的区域中形成脆弱层803。就是说，根据离子侵入的深度，决定从单晶半导体衬 底801分离的单晶半导体膜的厚度。将形成脆弱层803的深度设定为 50nm以上且500nm以下、优选为50nm以上且200nm以下。作为对单晶半导体衬底801照射离子束805的方法，除了可以举 出进行质量分离的离子注入法，还可以举出不进行质量分离的离子掺 杂法。在使用氢(H2)作为源气体的情况下，可以激发氢气体以产生H + 、 H2+、 H3 + 。通过调节等离子体的激发方法、产生等离子体的气氛 的压力、源气体的供应量等，可以改变从源气体产生的离子种及其比 例。在利用离子掺杂法来形成脆弱层803的情况下，优选使离子束805 包含相对于H+、 H2+、 H/的总量的70%以上的H3+,并且H3+的比 例更优选为80%以上。这是因为如下缘故当想要将脆弱层803形成 在浅区域时，需要降低离子的加速电压，但是通过提高使氢气体激发 而产生的等离子体中的H/离子的比例，可以有效地对单晶半导体衬 底801添加原子状氢。在使用氢气体并利用离子掺杂法进行离子照射的情况下，可以将 加速电压设定为10kV以上且200kV以下，并且将剂量设定为 lxl016ions/cm2以上且6xl016ions/cm2以下。通过在该条件下照射氢离 子，虽然根据离子束805所包含的离子种及其比例，但是可以在单晶 半导体衬底801的深度为50nm以上且500nm以下的区域中形成脆弱 层803。例如，在单晶半导体衬底801为单晶硅衬底，且绝缘膜802a为 厚度为50nm的氧氮化硅膜，并且绝缘膜802b为厚度为50nm的氮氧 化硅膜的情况下，在源气体为氢，且加速电压为40kV,并且剂量为 2xl016ions/cm2的条件下，可以从单晶半导体衬底801分离厚度为 120nm左右的单晶硅膜。此外，通过将绝缘膜802a设定为厚度为 100nm的氧氮化硅膜，并且关于其他部分利用相同条件而照射氢离 子，可以从单晶半导体衬底801分离厚度为70nm左右的单晶硅膜。作为离子照射工序的源气体，除了可以使用氩以外，还可以使用氦(He)、氯气体(Cl2气体)以及氟气体(F2气体)等卣素气体。在形成脆弱层803之后，如图27E所示，在绝缘膜802的上表 面形成绝缘膜804。在形成绝缘膜804的工序中，将单晶半导体衬底 801的加热温度设定为添加到脆弱层803的元素或分子不析出的温度， 并且该加热温度优选为350。C以下。换言之，该加热处理在从脆弱层 803不脱出气体的温度下进行。注意，绝缘膜804也可以在进行离子 照射工序之前形成。在此情况下，可以将当形成绝缘膜804时的工艺 温度设定为350。C以上。绝缘膜804是用来在单晶半导体衬底801的表面上形成平滑且亲 水性的接合面的膜。绝缘膜804的厚度优选为5nm以上且500nm以 下、更优选为10nm以上且200nm以下。作为绝缘膜804，可以形成 氧化硅膜、氧氮化硅膜。在此，通过将TE0S及02用作源气体并利 用PECVD法形成厚度为50nm的氧化硅膜。注意，也可以不形成绝缘膜802和绝缘膜804中的一方。此外， 也可以在玻璃衬底800上形成具有单层结构或叠层结构的绝缘膜。该 绝缘膜可以与绝缘膜802同样地形成，并且在该绝缘膜具有叠层结构 的情况下，优选以接触于玻璃衬底800的方式形成成为阻挡层的绝缘 膜。此外，在玻璃衬底800上形成绝缘膜的情况下，也可以不形成绝 缘膜802及绝缘膜804。图27F是说明接合工序的截面图，并且其示出将玻璃衬底800 和单晶半导体衬底801贴合在一起的状态。当进行接合工序时，首先 对玻璃衬底800和形成有绝缘膜802和804的单晶半导体衬底801进 行超声波清洗。超声波清洗优选为兆赫超声波清洗(兆频超声波清 洗)。也可以在进行兆赫超声波清洗之后，利用臭氧水对玻璃衬底800 及单晶半导体衬底801的双方或一方进行清洗。通过利用臭氧水进行 清洗，可以去掉有机物并且提高表面的亲水性。在清洗工序后，隔着绝缘膜804，将玻璃衬底800和单晶半导体 衬底801贴合在一起。当将玻璃衬底800的表面和绝缘膜804的表面贴紧时，在玻璃衬底800和绝缘膜804的界面形成化学键，以玻璃衬底 800和绝缘膜804彼此接合。接合工序可以不进行加热处理而在常温 下进行，所以可以将像玻璃衬底800那样的耐热性低的衬底用作贴合 单晶半导体801的衬底。优选在将玻璃衬底800和单晶半导体衬底801贴紧之后，进行为 了增加玻璃衬底800和绝缘膜804的结合力的加热处理。将该处理温 度设定为在脆弱层803中不发生裂缝的温度，例如可以将其设定为 70。C以上且30(TC以下。接着，进行400。C以上的加热处理，在脆弱层803中分割单晶半 导体衬底801，从单晶半导体村底801分离单晶半导体膜806。图27G 是说明从单晶半导体衬底801分离单晶半导体膜806的分离工序的 图。如图27G所示，通过分离工序，在玻璃^)"底800上形成单晶半导 体膜806。附上附图标记801A的部分表示单晶半导体膜806分离后 的单晶半导体衬底801。通过以400'C以上进行加热处理，从形成在玻璃衬底800和绝缘 膜804的接合界面的氢键变化到共价键，所以结合力增加。此外，由 于温度上升而在形成在脆弱层803中的微小孔中析出在离子照射工序 中添加的元素，因此内部压力上升。由于压力的上升，而在脆弱层803 中的微小孔中发生体积变化，由此在脆弱层803中发生裂缝，从而沿 着脆弱层803而分割单晶半导体衬底801。因为绝缘膜804接合到玻 璃村底800，所以在玻璃衬底800上固定从单晶半导体衬底801分离 的单晶半导体膜806。将用来从单晶半导体衬底801分离单晶半导体 膜806的加热处理的温度设定为不超过玻璃衬底800的应变点的温 度，并且可以在400。C以上且700。C以下的温度下进行。通过结束图27G所示的分离工序，制造将单晶半导体膜806贴 合到玻璃衬底800的SOI村底810。SOI衬底810具有在玻璃衬底800 上依次层叠有绝缘膜804、绝缘膜802、单晶半导体膜806的多层结 构，其是绝缘膜802和绝缘膜804彼此接合的村底。在不形成绝缘膜 802的情况下，SOI衬底810成为绝缘膜804和单晶半导体膜806彼此接合的衬底。注意，用来从单晶半导体衬底801分离单晶半导体膜806的加热 处理可以利用与用来加强结合力的加热装置相同的装置连续进行。此 外，也可以利用不同装置而进行两个加热处理。例如，在利用相同炉 而进行的情况下，首先进行处理温度为200。C且处理时间为2小时的 加热处理。接着，将加热温度上升到600°C,以在600。C下进行2小 时的加热处理。然后，进行从400'C以下到室温左右的温度的冷却， 并且从炉中取出单晶半导体衬底801A及SOI衬底810。在利用不同装置进行加热处理的情况下，例如，在炉中进行处理 温度为200。C且处理时间为2小时的加热处理之后，从炉中搬出贴合 在一起的玻璃衬底800和单晶半导体衬底801。接着，利用灯退火装 置而进行处理温度为600。C以上且700。C以下并且处理时间为1分钟 以上且30分钟以下的加热处理，以在脆弱层803中分割单晶半导体 衬底801。由于脆弱层803的形成、分离工序等，而在SOI衬底810的单 晶半导体膜806中形成结晶缺陷，并且其表面的平坦性损坏。于是， 为了实现结晶缺陷的降低及平坦化，优选对单晶半导体膜806照射激 光束，使其熔化而再晶化。或者，为了去掉单晶半导体膜806的表面 的损伤，来使其表面平坦化，优选利用CMP (化学机械抛光)装置 等而对单晶半导体膜806的表面进行抛光。通过利用本实施方式的SOI衬底810，可以制造具有SOI结构 的光检测装置等各种半导体装置。实施方式8通过将根据实施方式5和6的光检测装置安装到电子设备，可以 根据光检测装置的输出信号而控制电子设备的工作。例如，通过将光 检测装置安装到具有显示面板的电子设备内，可以利用光检测装置而 测定使用环境的发光强度，并且通过利用以光检测装置所检测的发光 强度为数据的信号，调节显示面板的亮度。在本实施方式中，参照图 28A至28F而说明这种电子设备的几个例子。图28A及图28B是便携式电话机的外观图。图28A及图28B所 示的手机分别具有主体1101、显示面板1102、操作键1103、音频输 出部1104及音频输入部1105。再者，在主体1101中设置有光检测装 置1106。图28A及图28B所示的便携式电话机具有根据来自光检测 装置1106的输出信号而调节显示面板1102的亮度的功能。再者，至 于图28B所示的便携式电话机，在主体1101中安装有检测显示面板 1102的背光灯的亮度的光检测装置1107。图28C是计算机的外观图。计算机包括主体1111、显示面板 1112、键盘1U3、外部连接端口 1114、定位装置1115等。再者，在 主体1111中安装有检测显示面板1112的背光灯的亮度的光检测装置 (未图示)。图28D是显示装置的外观图。电视图像接收机、计算机的监视 器等相当于显示装置。本显示装置由框体1121、支撑台1122、显示 面板1123等构成。在框体1121中安装有检测显示面板1123的背光 灯的亮度的光检测装置(未图示)。图28E是从正面方向来看的数码相机的外观图，并且图28F是 从背面方向来看的数码相机的外观图。数码相机具有释放按钮1131、 主开关1132、取景器窗口 1133、闪光灯1134、透镜113S、照相机镜 筒1136、框体1137、取景器目镜窗口 1138、显示面板1139、以及操 作按钮1140等。通过将光检测装置安装在数码相机中，可以利用光 检测装置来感知摄影环境的亮度。根据光检测装置所检测的电信号， 可以进行膝光的调节、快门速度的调节等。实施例1进行实施方式5的光检测装置300、以及实施方式6的光检测装 置330的过电压施加试验(有时也称为静电试验)。在本实施例中， 示出其试验结果。此外，作为比较例子，制造具有在二极管的半导体 膜上不存在二极管的第一层导电膜和第二层导电膜的连接部的保护 电路的光检测装置340，并且还进行光检测装置340的过电压施加试 验。图29示出作为比较例子的光检测装置340的平面图。如图29所示，光检测装置340是光检测装置300的变形例子， 并且其有两个与光检测装置300不同的点。第一点是第三层导电膜421 和422的平面形状。第二点是不形成有构成导电膜421和导电膜411 的连接部的开口 441并且不形成有构成导电膜422和导电膜412的连 接部的开口 442。就是说，在光检测装置340中，在构成保护电路320的二极管 321的半导体膜405上不存在二极管的笫一层导电膜(411和412)、 以及第三层导电膜(421和422)的连接部。从而，至于作为比较例 子的光检测装置340，与光检测装置300相比，二极管321和电源端 子311之间的布线电阻以及二极管321和电源端子312之间的布线电 阻高。以与制造光检测装置300相同的条件(参照实施方式5)制造进 行过电压施加试验的光检测装置330及光检测装置340。当进行过电压施加试验时，使用日本NOISE LABORATORY CO.，LTD制造的半导体静电试验器(ESS-606A)。作为试验方式， 采用Human Body Model方式。注意，进行试验的光检测装置(300、 330、 340)是形成电源端子311、电源端子312之前的装置。利用试 验器，对高电源电位VDD被输入的导电膜411和低电源电位VSS被 输入的导电膜412之间施加高电压，以判断是否光检测装置损坏。在 过电压施加试验中，将电压值以每次上升0.5kV的方式从0.5kV上升 到6.0kV，并且将两极性的电压分别施加一次。就是说，以相等的值 对二极管321分别施加一次正向偏压以及相反偏压。图30示出光检测装置(300、 330、 340)的试验结果。对各光检 测装置(300、 330、 340)利用四个装置进行试验。图30的图表的纵 轴示出在试验中光检测装置不损坏的电压的最大值。在此，当施加过 电压后的光检测装置的输出电流值从试验前的值变化为士2Q以上时， 该光检测装置被判断为损坏了。例如，光检测装置340的1.5kV的图 表示出如下事实当对该光检测装置300施加士0.5kV至士1.5kV的过 电压时不损坏，而当施加+2.0kV或-2.0kV的过电压时4皮损坏。注意，应用于保护电路320的二极管321的接合长度L、以及I 层的宽度W为如下.光检测装置300、 340 L/W=4/3060nmJ.光检测装置330L/W-4/2480[阔图30所示的试验结果示出通过应用实施方式5或实施方式6的 保护电路而提高半导体装置的对于ESD的耐受性的事实。再者，光 检测装置300和光检测装置330的试验结果示出如下事实在提高半 导体装置的对于ESD的耐受性上，非常有效的是，使放大电路302 和电源端子311之间的多个电流路径的电阻相同，并且使放大电路302 和电源端子312之间的多个电流路径的电阻相同。如上所述，根据本实施例，明显的事实是如下通过利用使用非 单晶半导体膜制造的二极管，可以保护应用使用非单晶半导体膜制造的晶体管的集成电路由于2.5kV以上的过电压而损坏。本说明书根据2008年7月10日在日本专利局受理的日本专利申 请编号2008-180635而制作，所述申请内容包括在本说明书中。
权利要求
1.一种半导体装置，包括第一端子；第二端子；电连接到所述第一端子及所述第二端子的功能电路；以及用来保护所述功能电路免受过电压的插入在所述第一端子和所述第二端子之间的保护电路，其中，所述保护电路包括形成在绝缘表面上并具有形成有n型杂质区及p型杂质区的半导体膜的二极管；形成在所述半导体膜上的第一绝缘膜；形成在所述第一绝缘膜上并具有用来连接到所述n型杂质区的多个电连接部的第一导电膜；形成在所述第一绝缘膜上并具有用来连接到所述p型杂质区的多个电连接部的第二导电膜；形成在所述第一导电膜及所述第二导电膜上的第二绝缘膜；形成在所述第二绝缘膜上的第三导电膜，该第三导电膜电连接到所述第一端子，并具有用来连接到所述第一导电膜的多个电连接部；形成在所述第二绝缘膜上的第四导电膜，该第四导电膜电连接到所述第二端子，并具有用来连接到所述第二导电膜的多个电连接部；用来形成所述n型杂质区和所述第一导电膜的所述多个电连接部的多个第一开口，该多个第一开口以使该多个电连接部分布于整个所述n型杂质区上的方式形成在所述第一绝缘膜中；用来形成所述p型杂质区和所述第二导电膜的所述多个电连接部的多个第二开口，该多个第二开口以使该多个电连接部分布于整个所述p型杂质区上的方式形成在所述第一绝缘膜中；用来形成所述第一导电膜和所述第三导电膜的所述多个电连接部的多个第三开口，该多个第三开口以使该多个电连接部形成在所述半导体膜上并部分地形成在所述第一导电膜上的方式形成在所述第二绝缘膜中；以及用来形成所述第二导电膜和所述第四导电膜的所述多个电连接部的多个第四开口，该多个第四开口以使该多个电连接部形成在所述半导体膜上并部分地形成在所述第二导电膜上的方式形成在所述第二绝缘膜中。
2. 根据权利要求l所述的半导体装置，其中在所述半导体膜中， 在所述n型杂质区及所述p型杂质区之间以相邻于所述n型杂质区和 所述p型杂质区的方式形成高电阻区。
3. 根据权利要求1所述的半导体装置，其中所述第一导电膜及 所述第二导电膜分别包括用于所述功能电路的布线或电极的部分。
4. 根据权利要求1所述的半导体装置，还包括玻璃衬底、形成 在所述玻璃衬底上的第三绝缘膜，其中所迷功能电路及所迷保护电路 形成在所述第三绝缘膜上。
5. 根据权利要求1所述的半导体装置，其中所述半导体膜为非 单晶半导体膜。
6. 根据权利要求1所述的半导体装置，其中所述功能电路包括 其沟道形成区使用非单晶半导体膜形成的晶体管，并且所述保护电路 所包括的所述半导体膜为非单晶半导体膜。
7. 根据权利要求1所述的半导体装置，其中所述功能电路包括 光电二极管、用来放大所述光电二极管的输出电流的放大电路。
8. —种半导体装置，包括 第一端子；第二端子；电连接到所述第一端子及所述第二端子的功能电路；以及用来保护所迷功能电路免受过电压的插入在所述第一端子和所 述第二端子之间的保护电路，其中，所述保护电路包括形成在绝缘表面上并形成有多个p型杂质区及围绕所述多个p型杂质区的n型杂质区的半导体膜的二极管； 形成在所述半导体膜上的第一绝缘膜；形成在所述第一绝缘膜上并具有用来连接到所述n型杂质区的 多个电连接部的笫一导电膜；形成在所迷第一绝缘膜上并具有用来连接到所述多个p型杂质 区中的任一个的电连接部的第二导电膜；形成在所述第一导电膜及所迷多个第二导电膜上的第二绝缘膜；形成在所述第二绝缘膜上的第三导电膜，该第三导电膜电连接到 所述笫一端子，并具有用来连接到所述第一导电膜的多个电连接部；形成在所述第二绝缘膜上的第四导电膜，该第四导电膜电连接到 所述第二端子，并具有用来连接到所述第二导电膜的多个电连接部；用来形成所迷n型杂质区和所述第一导电膜的所述多个电连接 部的多个第一开口，该多个第一开口以使该多个电连接部分布于整个 所述n型杂质区上的方式形成在所述第一绝缘膜中；用来形成所述多个p型杂质区和所述第二导电膜的所述多个电 连接部的多个第二开口，该多个第二开口以使该多个电连接部分布于 整个所述多个P型杂质区上的方式形成在所述第一绝缘膜中；用来形成所述第一导电膜和所述第三导电膜的所述多个电连接 部的多个第三开口，该多个第三开口以使该多个电连接部形成在所述 半导体膜上并部分地形成在所述第一导电膜上的方式形成在所述第 二绝缘膜中；以及用来形成所述第二导电膜和所述第四导电膜的所述多个电连接 部的多个第四开口 ，该多个第四开口以使该多个电连接部形成在所述 半导体膜上的方式形成在所述第二绝缘膜中。
9. 根据权利要求8所述的半导体装置，其中在所述半导体膜中， 以围绕所述多个p型杂质区且相邻于所述n型杂质区及所述多个p型 杂质区的方式形成多个高电阻区。
10. 根据权利要求8所述的半导体装置，其中所述第一导电膜包 括用于所述功能电路的布线或电极的部分。
11. 根据权利要求8所述的半导体装置，其中在所述半导体膜中， 在所述n型杂质区和所述多个p型杂质区之间以相邻于所述n型杂质 区及所述多个p型杂质区的方式形成高电阻区。
12. 根据权利要求8所述的半导体装置，其中所述第一导电膜及 所述第二导电膜分别包括用于所述功能电路的布线或电极的部分。
13. 根据权利要求8所述的半导体装置，还包括玻璃衬底、形成 在所述玻璃衬底上的第三绝缘膜，其中所述功能电路及所述保护电路 形成在所述第三绝缘膜上。
14. 根据权利要求8所述的半导体装置，其中所述半导体膜为非 单晶半导体膜。
15. 根据权利要求8所述的半导体装置，其中所述功能电路包括 其沟道形成区使用非单晶半导体膜形成的晶体管，并且所述保护电路 所包括的所述半导体膜为非单晶半导体膜。
16. 根据权利要求8所述的半导体装置，其中所述功能电路包括 光电二极管、用来放大所述光电二极管的输出电流的放大电路。
17. —种半导体装置，包括 第一端子；第二端子；电连接到所述第一端子及所述第二端子的功能电路；以及用来保护所述功能电路免受过电压的插入在所述第一端子和所 述第二端子之间的保护电路，其中，所述保护电路包括形成在绝缘表面上并具有形成有多个n型杂质区及围绕所述多 个n型杂质区的p型杂质区的半导体膜的二极管； 形成在所述半导体膜上的第一绝缘膜；形成在所述第一绝缘膜上并具有多个与所述p型杂质区的电连接部的第一导电膜；形成在所述第一绝缘膜上并具有多个与所述多个n型杂质区的电连接部的多个第二导电膜；形成在所述第一导电膜及所述多个第二导电膜上的第二绝缘膜；形成在所述第二绝缘膜上的第三导电膜，该第三导电膜电连接到 所述第 一端子，并具有用来连接到所述第 一导电膜的多个电连接部；形成在所述第二绝缘膜上的第四导电膜，该第四导电膜电连接到 所述第二端子，并具有用来连接到所述第二导电膜的多个电连接部；以使所述p型杂质区和所述第一导电膜的多个电连接部分布于 整个所述p型杂质区上的方式形成在所述第一绝缘膜中的多个第一开 o ;用来形成所述多个n型杂质区和所述第二导电膜的所述多个电 连接部的多个第二开口，该多个第二开口以使该多个电连接部分布于 整个所述ii型杂质区上的方式形成在所述第一绝缘膜中；用来形成所述第一导电膜和所述第三导电膜的所述多个电连接 部的多个第三开口 ，该多个第三开口以使该多个电连接部形成在所述 半导体膜上并部分地形成在所述第一导电膜上的方式形成在所述第 二绝缘膜中；以及用来形成所述第二导电膜和所述第四导电膜的所述多个电连接 部的多个第四开口 ，该多个第四开口以使该多个电连接部形成在所述 半导体膜上的方式形成在所述第二绝缘膜中。
18. 根据权利要求17所述的半导体装置，其中在所述半导体膜 中，以围绕所述多个n型杂质区且相邻于所迷多个n型杂质区及所述 p型杂质区的方式形成多个高电阻区。
19. 根据权利要求17所述的半导体装置，其中所述笫一导电膜 包括用于所述功能电路的布线或电极的部分。
20. 根据权利要求17所迷的半导体装置，其中在所述半导体膜 中，在所述多个n型杂质区及所述p型杂质区之间以相邻于所述多个 n型杂质区及所述p型杂质区的方式形成高电阻区。
21. 根据权利要求17所迷的半导体装置，其中所述第一导电膜 及所述第二导电膜分别包括用于所述功能电路的布线或电极的部分。
22. 根据权利要求17所述的半导体装置，还包括玻璃衬底、形成在所述玻璃衬底上的第三绝缘膜，其中所述功能电路及所述保护电 路形成在所述第三绝缘膜上。
23. 根据权利要求17所述的半导体装置，其中所述半导体膜为 非单晶半导体膜。
24. 根据权利要求17所述的半导体装置，其中所述功能电路包 括其沟道形成区使用非单晶半导体膜形成的晶体管，并且所述保护电 路所包括的所述半导体膜为非单晶半导体膜。
25. 根据权利要求17所述的半导体装置，其中所述功能电路包 括光电二极管、用来放大所述光电二极管的输出电流的放大电路。
26. —种半导体装置，包括 第一端子；;电连接到所述第一端子及所述第二端子的功能电路；以及 保护电路，该保护电路包括形成在衬底上的二极管，所述二极管包括具有n型杂质区 和p型杂质区的半导体膜；形成在所述半导体膜上的第一绝缘膜，所述第一绝缘膜包括具有多个第一开口的第一电连接部和具有多个第二开口的第 二电连接部；形成在所述第一绝缘膜上的第一导电膜，所述第一导电膜 通过所述多个第一开口电连接到所述n型杂质区；形成在所迷第一绝缘膜上的笫二导电膜，所述第二导电膜 通过所述多个第二开口电连接到所述P型杂质区；形成在所述第一导电膜及所述第二导电膜上的第二绝缘 膜，所述第二绝缘膜包括具有多个第三开口的多个第三电连接部和具有多个第四开口的多个第四电连接部；形成在所述第二绝缘膜上的第三导电膜，所述第三导电膜通过所述多个第三开口电连接到所述第一导电膜；以及形成在所述第二绝缘膜上的第四导电膜，所述第四导电膜通过所述多个第四开口电连接到所述第二导电膜，其中，所述第三导电膜电连接到所述第一端子且所述第四导电膜 电连接到所述第二端子，并且，所述多个第三电连接部以比配置有多个第三开口部(所述 多个第三电连接部的每一个中)的间隔大的间隔配置，并且，所述多个第四电连接部以比配置有多个第四开口部(所述 多个第三四电连接部的每一个中)的间隔大的间隔配置，并且，所述多个第三电连接部重叠于所述第一电连接部，并且，所述多个第四电连接部重叠于所述第二电连接部。
27. 根据权利要求26所述的半导体装置，其中在所述半导体膜 中，在所述n型杂质区和所述p型杂质区之间以相邻于所述n型杂质 区及所述p型杂质区的方式形成高电阻区。
28. 根据权利要求26所述的半导体装置，其中所述第一导电膜 及所述第二导电膜分别包括用于所述功能电路的布线或电极的部分。
29. 根据权利要求26所述的半导体装置，还包括形成在所述衬 底上的第三绝缘膜，其中所述功能电路及所述保护电路形成在所述第 三绝缘膜上。
30. 根据权利要求26所述的半导体装置，其中所迷半导体膜为 非单晶半导体膜。
31. 根据权利要求26所述的半导体装置，其中所迷功能电路包 括其沟道形成区使用非单晶半导体膜形成的晶体管，并且所述保护电 路所包括的所述半导体膜为非单晶半导体膜。
32. 根据权利要求26所述的半导体装置，其中所述功能电路包 括光电二极管、用来放大所述光电二极管的输出电流的放大电路。
全文摘要
本发明的目的在于提高应用由半导体膜构成的二极管的保护电路的性能。在本发明中，在两个输出输入端子之间插入有保护电路。保护电路包括由形成在绝缘表面上的半导体膜构成的二极管。以分布于各杂质区的整体的方式形成用来将二极管的N型杂质区及P型杂质区连接到保护电路的第一层导电膜的接触孔。此外，以存在于半导体膜上并且分散的方式形成用来将保护电路的第一层导电膜和第二层导电膜连接的接触孔。通过如此形成接触孔，可以降低二极管和端子之间的布线电阻，并且可以将二极管的半导体膜的整体有效地用作整流元件。
文档编号H01L27/12GK101626024SQ20091014004
公开日2010年1月13日 申请日期2009年7月10日 优先权日2008年7月10日
发明者早川昌彦, 福冈修, 肉户英明 申请人:株式会社半导体能源研究所