半导体器件的制作方法

专利名称：半导体器件的制作方法
技术领域：
本发明涉及半导体器件，尤其涉及具有排列着的多个标准单元 的半导体器件。
背景技术：
在半导体器件的设计中，特别是45nm—代以后，开始采用或研 究RDR( Restrictive Design Rule)这样的设计手法。具体而言，RDR 是指设计制约严格的设计规则，替代采用金属布线和聚乙烯布线
(poly wiring)分别有弯曲的布局即二维布局，而采用禁止这种弯曲 的一维布局。由此，能够抑制晶体管和布线的依赖于形状而引起的 偏差，而且，能够抑制DRC (Design Rule Check)、邻近效应修正
(OPC: Optical Proximity Correction)以及光刻验证等的EDA
(Electronics Design Automation )负担。即，利用RDR能够抑制光 刻偏差的发生和设计图案的复杂化。
另外，在半导体器件的设计中，有例如日本特开平6 - 85062号 公报所公开的那样采用基准单元(标准单元)的情况。特别是，为 了在SOC (System On Chip)中应对电路的大型化，例如日本特开 2000 - 277620号公报所公开的那样，进行使用基准单元的布局设计。 另外，为了SOC的高集成化，提出有削减用于电连接的触点数 量的方案。例如按照日本特开2005 - 79594号公报，通过将形成MOS
(Metal Oxide Semiconductor)晶体管的第 一有源区域和用于第 一 电 压的第二有源区域以第三有源(active)区域连接，从而削减触点的 数量。
另外，为了 SOC的进一步高集成化，推进了图案的微细化。其 结果，特别是45nm或32nm—代以后，难以确保光刻中的析像度。
8为了对应这种情况，开始采用或研究配置图案时的间距和图案形状
受到限制的设计规则即RDR。通过利用RDR使光刻稳定，从而减轻 晶体管和布线的依赖于形状而引起的偏差(例如，参照日本特开2000 -223663号公报)。
当设计制约大的RD R应用于标准单元时，标准单元的面积增大。 特别是，如普通的SOC产品那样，在芯片的标准单元所占面积大的 产品中，该问题变得显著。即，占有芯片的大部分的标准单元的面 积变大的结果导致芯片变大，所以存在半导体器件的尺寸以及成本 增大这样的问题。
另外，当以将半导体器件高集成化为目的，在设计中以往使用 的单元被简单微细化时，存在光刻中析像度不够、或者偏差变大这 样的问题。对于为解决该光刻的课题而对单元应用RDR的方法，至 今没有提出足够的方案。

发明内容
本发明是鉴于上述课题而完成的，其目的在于，提供一种半导
体器件，其能够抑制光刻偏差的发生和设计图案的复杂化，并且抑
制半导体器件的尺寸以及成本。
另外，本发明的另一个目的在于，提供一种半导体器件，在设 计中单元被高集成化时也能够在光刻中确保析像度以及稳定性。
本发明的一个实施方式的半导体器件是具有沿着第一方向排列 的多个标准单元的半导体器件。多个标准单元分别具有第一外边和 第二外边。第一外边和第二外边沿着第一方向延伸且相互正对。
该半导体器件具有半导体衬底、第一层和第二层。半导体衬底 具有pMIS ( p - type Metal Insulator Semiconductor)区域和nMIS ( n -type Metal Insulator Semiconductor)区域。pMIS区域形成在沿着 第一方向经过多个标准单元的每一个并成为n型阱和p型阱的边界 的边界、与第一外边之间。nMIS区域形成在边界与第二外边之间。
第一层具有沿着与第一方向正交的第二方向延伸的多个栅极布线，
9且被设置在半导体衬底上。第二层被设置在第一层上。第二层包含
第一电源布线和第二电源布线、多条pMIS布线、多条nMIS布线。 第一电源布线沿着第一外边延伸、且与pMIS区域电连接。第二电源 布线沿着第二外边延伸、且与nMIS区域电连接。多条pMIS布线在 第一电源布线和第二电源布线之间的pMIS区域上分别配置在沿着 第一方向延伸且沿着第二方向以一定的间距配置的多条第一假想线 上。多条nMIS布线在第一电源布线和第二电源布线之间的nMIS区 域上分别配置在沿着第一方向延伸且沿着第二方向以一定的间距配 置的多条第二假想线上。多条第 一假想线中最接近边界的线与多条 第二假想线中最接近边界的线之间的间隔大于一定的间距。
本发明的另一实施方式的半导体器件是具有沿着第一方向排列 的多个标准单元的半导体器件。多个标准单元分别具有第一外边和 第二外边。第一外边和第二外边沿着第一方向延伸、且相互正对。
该半导体器件具有半导体衬底、第一层和第二层。半导体衬底 具有pMIS区域和nMIS区域。pMIS区域形成在沿着第一方向经过 多个标准单元的每一个并成为n型阱和p型阱的边界的边界、与第 一外边之间。nMIS区域形成在边界与第二外边之间。第一层具有沿 着与第一方向正交的第二方向延伸的多个栅极布线，且被设置在半 导体衬底上。第二层被设置在第一层上。第二层包含第一电源布线 和第二电源布线、多条pMIS布线、多条nMIS布线。第一电源布线 沿着第一外边延伸、且与pMIS区域电连接。第二电源布线沿着第二 外边延伸、且与nMIS区域电连接。多条pMIS布线在第一电源布线 和第二电源布线之间的pMIS区域上分别配置在沿着第一方向延伸 且沿着第二方向以 一定的间距配置的多条第 一假想线上。多条nMIS 布线在第一电源布线和第二电源布线之间的nMIS区域上分别配置 在沿着第一方向延伸且沿着第二方向以一定的间距配置的多条第二 假想线上。多条第 一假想线中最接近第 一外边的线与第 一外边之间 的间隔、多条第二假想线中最接近第二外边的线与第二外边之间的 间隔分别大于 一 定的间距。本发明的又一实施方式的半导体器件，包括利用多个单元进行 功能性区划的区域，该多个单元沿着第 一方向排列成以相互空开间 隔而嵌入沿着第 一 方向延伸的第 一单元边界和第二单元边界之间，
该半导体器件还包括半导体衬底和多个栅电极。多个栅电极在半 导体衬底上沿着与第一方向正交的第二方向延伸，且在多个单元中 分别在第一方向上以第一间距进行配置。多个单元分别沿着第一方 向具有第一间距的整数倍的宽度。
按照本发明的 一个实施方式的半导体器件，多条第 一假想线中 最接近边界的线与多条第二假想线中最接近边界的线之间的间隔大 于一定的间距。因此，即使在需要使多条第一假想线中最接近边界 的线与多条第二假想线中最接近边界的线之间的间隔充分大时，也 能够抑制一定间距的大小。由此，能够抑制半导体器件的尺寸和成 本。
按照本发明的另 一 实施方式的半导体器件，多条第 一假想线中 最接近第 一外边的线与第 一外边之间的间隔、多条第二假想线中最 接近第二外边的线与第二外边之间的间隔分别大于一定的间距。因 此，即使在需要使多条第 一假想线中最接近第 一外边的线与第 一外 边之间的间隔、以及多条第二假想线中最接近第二外边的线与第二 外边之间的间隔分别充分大时，也能够抑制一定的间距的大小。由 此，能够抑制半导体器件的尺寸和成本。
按照本发明的又一实施方式的半导体器件，多个单元分别沿着 第一方向具有第一间距的整数倍的宽度。由此，在嵌入多个单元的 区域中栅电极以均等的间距配置，所以在设计中单元被高集成化时， 也能够在光刻中确保析像度和稳定性。
本发明的上述以及其他目的、特征、形式以及优点根据与附图 相关联而理解的本发明的如下的详细说明能够明确。


图1是概略地表示本发明实施方式1的半导体器件的结构的俯
ii视图。
图2是表示图1所示的多个标准单元之一中所形成的功能元件 的电路结构的一例的电路图。
图3是概略地表示本发明实施方式1的半导体器件的1个标准 单元的结构的俯-現图。
图4是概略地表示图3的标准单元的第二层结构的俯视图。 图5是概略地表示图3的标准单元的第一层和半导体衬底的结 构的俯视图。
图6是图5的接触孔未被图示的图。
图7是图3~图6的每个图的沿着VII-VII线的概略剖视图。 图8是用于说明图4的平面布局的图。
图9是概略地表示本发明实施方式2的半导体器件的一个标准 单元的第二层结构的俯视图。
图10是概略地表示本发明实施方式3的半导体器件的多个标准 单元的排列的图。
图11是概略地表示本发明实施方式3的半导体器件的多个标准 单元的结构的俯视图。
图12是概略地表示图11的标准单元的第二层结构的俯视图。
图13是概略地表示图11的标准单元的第一层和半导体衬底的 结构的俯视图。
图14是图13的接触孔未图示的图。
图15是用于说明图12的平面布局的图。视图。
图17是概略地表示本发明实施方式4的半导体器件的结构的框图。
图18是概略地表示本发明实施方式4的半导体器件的用单元区 划的区域的部分俯视图。
图19罢概.逸^夹^太右印
12的部分俯视图。
图20是概略地表示本发明实施方式4的半导体器件的栅电极和
扩散层的配置的部分俯视图。
图21是沿着图20的XXI-XXI线的概略的部分剖视图。
图22是沿着图20的XXII-XXII线的概略的部分剖视图。
图23是表示第一比较例的半导体器件的布线配置的部分俯视图。
图2 4是表示第 一 比较例的半导体器件的栅电极和扩散层的配置
的部分俯;见图。
的栅电极和扩散层的配置的第一 ~第五变形例的部分俯视图。
图30是概略地表示本发明实施方式5的半导体器件的布线配置
的部分俯;f见图。
图31是概略地表示本发明实施方式5的半导体器件的栅电极和
扩散层的配置的部分俯视图。
图32是图31的区域Xa中的栅极布线的配置的说明图。
图33是沿着图32的XXXIII-XXXIII线的概略的部分剖视图。
图34和图35是图31的区域Xb和Xc的各区域中的栅极布线的
配置的说明图。
图36是沿着图35的XXXVI-XXXVI线的概略的的部分剖视图。
图37和图38是图31的区域Xd和Xe的各区域中的栅极布线的
配置的说明图。
图39是沿着图38的XXXIX-XXXIX线的概略的部分剖视图。 图40是图31的区域Xf的栅极布线的配置的说明图。 图41和图42是第二以及第三比较例的各例的栅极布线的配置 的说明图。
图43是沿着图42的XLIII - XLIII线的概略的部分剖视图。
图44是概略地表示本发明实施方式6的半导体器件的栅电极和
13扩散层的配置的俯视图。
图45是图44的一部分的单元的单位宽度的说明图。
图46是第四比较例的单元的单位宽度的说明图。
图47是概略地表示本发明实施方式7的半导体器件的栅电极的
配置的部分俯-〖见图。
图48是概略地表示本发明实施方式7的半导体器件的单元的第
一例的栅电极和扩散层的配置的俯视图。
图49是概略地表示本发明实施方式7的半导体器件的单元的第
二例的栅电极的配置的俯视图。
图5 0是表示第五比较例的半导体器件的栅电极的配置的部分俯视图。
图51是概略地表示本发明实施方式8的半导体器件的布线配置
的部分俯;规图。
图52是概略地表示本发明实施方式8的半导体器件的虛设单元
的扩散层、栅电极以及布线配置的俯视图。
图53是第六比较例的半导体器件的布线配置的部分俯视图。图54和图55是概略地表示本发明实施方式9及其变形例的每
一例的半导体器件的电容单元中的扩散层、栅电极以及布线配置的
俯视图。
图56是表示第七比较例的半导体器件的电容单元中的扩散层、栅电极以及布线配置的俯—见图。
具体实施例方式
以下，根据

本发明的实施方式。(实施方式1 )
参照图1,半导体器件(例如半导体芯片)50在其表面上主要包括标准单元区域51、配置在该标准单元区域51的周围的I/O(I叩ut / Output)单元区域52、以及用于与外部进行输入输出的衬垫(未图示)。
14标准单元区域51具有在图中沿着方向X和与该方向X正交的方向Y呈矩阵状配置的多个标准单元51a。多个标准单元51a分别被沿着方向X延伸且相互正对的外边和沿着方向Y延伸且相互正对的外边所包围。标准单元是指在半导体器件中为构成所希望的功能而利用自动配置手法配置的基本逻辑结构用的单元。在使用了标准单元程序库的SOC中，该标准单元区域51内形成有CPU (CentralProcessing Unit) 、 RAM ( Random Access Memory) 、 FIFO ( First-InFirst-Out) 、 SCSI ( Small Computer System Interface ) 、 SOG ( Sea OfGate)等。
参照图2，形成在标准单元51a内的功能元件的电路例如是触发器。该触发器具有数据输入端子DT、输出端子QB、时钟端子CK、电源布线VD (第一电源布线)、接地布线VS (第二电源布线)、pMIS晶体管PT、 nMIS晶体管NT。在图中，多条布线TC被相互电连接。另外，多条布线TT被相互电连接。
主要参照图3 ~图6，本实施方式的半导体器件作为标准单元51a(图1)之一，具有形成触发器(图2)的标准单元Cff (图3~图5中的点划线的长方形)。
参照图7，在标准单元Cff中，半导体器件具有半导体衬底SB、第一 ~第三层LI ~L3。半导体衬底SB具有pMIS区域Rp和nMIS区i或Rn。
主要参照图6, pMIS区域Rp形成在沿着方向X通过包含标准单元Cff的多个标准单元51a (图1 )的每一个的边界BR与第一外边OTp (在图中，沿着点划线的长方形状所表示的标准单元Cff的上边的线)之间。nMIS区域Rn形成在边界BR与第二外边OTn(在图中，沿着点划线的长方形状所表示的标准单元Cff的下边的线)之间。
参照图6和图7,pMIS区域Rp具有n型阱Wn和p型扩散区域Ap。 p型扩散区域Ap形成在n型阱Wn上。p型扩散区域Ap具有pMIS区域Rp中的源极/漏极区域、和用于向该源极/漏极区域的
15一方区域供给电源布线VD的电位的区域(在图6中，沿着第一外边OTp延伸的区域)。在用于供给该电位的区域与源极/漏极区域的另一方区域之间设置有间隔Sa。由此，能够在pMIS区域Rp中防止源极/漏极区域相互短路。
同样地，nMIS区域Rn具有p型阱Wp和n型扩散区域An。 n型扩散区域An形成在p型阱Wp上。n型扩散区域An具有nMIS区域Rn中的源极/漏极区域和用于向该源极/漏极区域的一方区域供给接地布线VS的电位的区域(在图6中，沿着第二外边OTn延伸的区域)。在用于供给该电位的区域与源极/漏极区域的另一方区域之间i殳置有间隔Sa。由此，能够在nMIS区域Rn中防止源^L/漏极区域相互短路。
主要参照图5~图7，第一层LI被设置在半导体衬底SB上。第一层LI具有沿着方向Y延伸的多条栅极布线GW。多条栅极布线GW沿着方向X以均等的间隔进行配置。优选的是，该间隔设为晶体管的设计规则中的最小间隔。各栅极布线GW根据没有弯曲的一维布局而形成。
栅极布线GW由多晶硅或者钛等金属材料构成，其具有公共栅极布线Gc、 pMIS栅极布线Gp、 nMIS栅极布线Gn。公共栅极布线Gc跨pMIS区域Rp和nMIS区域Rn而形成，兼作形成在pMIS区域Rp的多个pMIS晶体管PT的一部分和形成在nMIS区域Rn的多个nMIS晶体管NT的一部分这双方的栅极布线。pMIS栅极布线Gp仅形成在pMIS区域Rp上，是多个pMIS晶体管PT (图2)的一部分的栅极布线。nMIS栅极布线Gn仅形成在nMIS区域Rn上，是多个nMIS晶体管NT (图2)的一部分的栅极布线。
参照图6,在pMIS栅极布线Gp与nMIS栅极布线Gn之间形成有间隔Sb。由此，能够防止pMIS栅极布线Gp与nMIS栅极布线Gn相互短i 各。
参照图4和图7，第二层L2被设置在第一层LI上。第二层L2包含电源布线VD、接地布线VS、多条pMIS布线Mlp、多条nMIS
16布线Mln。电源布线VD、接地布线VS、 pMIS布线Mlp以及nMIS 布线Mln分别由金属构成，根据没有弯曲的一维布局而形成。
电源布线VD沿着第一外边OTp延伸。即，第一外边OTp是俯 一见)见察时的电源布线VD的中心线。另外，电源布线VD经由触点 CT与pMIS区域Rp电连接。接地布线VS沿着第二外边OTn延伸。 即，第二外边OTn是俯视观察时的接地布线VS的中心线。另外， 接地布线VS经由触点CT与nMIS区域Rn电连接。
利用光刻技术形成多条pMIS布线Mlp和多条nMIS布线Mln。 其形成时进行邻近效应修正。
主要参照图3和图7，第三层L3被设置在第二层L2上。第三 层L3具有沿着方向Y延伸的多条布线M2。布线M2由金属构成， 为了构成图2所示的电路，经由支柱(via) VI与pMIS布线Mlp 和nMIS布线Mln相连接。布线M2根据没有弯曲的一维布局而形 成。
参照图8,多条pMIS布线Mlp在电源布线VD与接地布线V3 之间的pMIS区域Rp上分别配置在沿着方向X延伸且沿着方向Y以 间距Pmin (图8)配置的多条第一假想线VLp上。即，多条第一假 想线VLp分别是俯视观察时的多条pMIS布线Mlp的中心线。另外， 多条nMIS布线Mln在电源布线VD与接地布线VS之间的nMIS区 域Rn上，分别配置在沿着方向X延伸且沿着方向Y以间距Pmin配 置的多条第二假想线VLn上。即，多条第二假想线VLn分别是俯视 观察时的多条nMIS布线Mln的中心线。优选的是，间距Pmin设为 金属布线的设计规则中的最小间距。
多条第一假想线VLp中最接近边界BR的线与多条第二假想线 VLn中最接近边界BR的线之间的间隔Dpm比间距Pmin大。在此， 边界BR是指nMIS区域Rn与pMIS区域Rp的边界，是p型阱Wp 与n型阱Wn的边界。
另外，多条第一假想线VLp中最接近第一外边OTp的线与第一 外边OTp的间隔Sdp比间距Pmin大。另外，多条第二假想线VLn
17中最接近第二外边OTn的线与第二外边OTn之间的间隔Ssn比间距 Pmin大。
经由第一外边OTp或者第二外边OTn相互邻接的标准单元51a 内的功能元件和布线的平面布局结构也可以具有相对于第一外边 OTp或者第二外边OTn成线对称的结构。由此，能够在邻接的标准 单元51a中共用电源布线VD或者接地布线VS,容易实现布局的缩 小和P&R (Place and Route:自动布线配置)中的单元配置设计。
按照本实施方式，如图8所示，间隔Dpm设为比间距Pmin大。 因此，能够使间隔Dpm充分大，并且抑制对标准单元Cff的大小影 响大的间距Pmin的大小。由此，能够抑制标准单元Cff的大小，所 以能够抑制半导体器件的尺寸和成本。
另外，通过将间隔Dpm设得充分大，能够充分地确保间隔Sb (图6)。由此，能够更可靠地防止pMIS栅极布线Gp与nMIS栅 极布线Gn相互短路。
另外，按照本实施方式，如图8所示，间隔Sdp与间隔Ssn分 别比间距Pmin大。因此，能够分别使间隔Sdp和间隔Ssn充分大， 并且抑制对标准单元Cff的大小影响大的间距Pmin的大小。由此， 負S够抑制标准单元C ff的大小，所以能够抑制半导体器件的尺寸和成 本。
另外，通过分别将间隔Sdp和间隔Ssn设得充分大，能够充分 地确保间隔Sa(图6)。由此，能够更可靠地防止源极/漏极区域 相互短-各。
另外，如图6所示，多条栅极布线GW沿着方向X以均等的间 隔进行配置。由此，能够更容易地进行邻近效应修正和图案化。
另外，多条pMIS布线Mlp以间距Pmin、即一定的间距进行配 置。另外，多条nMIS布线Mln以间距Pmin、即一定的间距进行配 置。通过这样使间距保持一定，能够更容易地进行邻近效应修正和 图案化。
另外，各栅极布线GW、电源布线VD、接地布线VS、 pMIS布
18线Mlp、 nMIS布线Mln、以及布线M2分别根据没有弯曲的一维布 局而形成。因此，能够依照RDR进行设计。 (实施方式2)
参照图9，在本实施方式中，替代实施方式1中的电源布线VD 和接地布线VS,分别具有电源布线VDw和"l妾地布线VSw。电源布 线VDw和接地布线VSw分别具有宽度Ww。宽度Ww大于pMIS 布线Mlp和nMIS布线Mln的每一个的宽度Ws。
上述以外的结构与上述实施方式1的结构大致相同，因此对同 一或者对应的要素标记同一标号，不重复进行其说明。
按照本实施方式，通过将电源布线VDw和接地布线VSw的每 一个的宽度Ww设得较大，能够抑制电源布线VDw和接地布线VSw 中的电压降，并且减小对标准单元Cff的大小影响大的pMIS布线 Mlp和nMIS布线Mln的宽度Ws。由此，能够抑制特别是高速工作 时成为问题的电源的电压降，并且抑制标准单元Cff的大小。通过这 样抑制标准单元Cff的大小，能够抑制半导体器件的尺寸和成本。 (实施方式3 )
参照图10，本实施方式的半导体器件具有标准单元Civ、 Cnd、 Cnr、 Cfl。标准单元Civ、 Cnd、 Cnr、 Cfl被分成多级排列，在各级 中沿着图中的方向X排列。
标准单元Civ、 Cnd、以及Cnr分别是用于实现反相器、2NAND、 2NOR的功能的元件。2NAND是具有两个输入系统的NAND， 2NOR 是具有两个输入系统的NOR。另外，标准单元Cfl是填充单元(空 间单元)。
参照图11 ~图14，本实施方式的半导体器件的标准单元Civ、 Cnd、 Cnr分别具有与实施方式1的标准单元Cff类似的结构。即， 本实施方式的半导体器件在标准单元Civ、 Cnd、 Cnr中分别具有半 导体衬底和第一 ~第三层。半导体衬底具有pMIS区域Rp和nMIS 区域Rn (图14)。第一层具有栅极布线GW (图13)。第二层具有 pMIS布线和nMIS布线中的任一个的MIS布线Ml (图12)。第三
19层具有布线M2 (图11 )。
主要参照图15，多条MIS布线M1在电源布线VD和接地布线 VS之间分别配置在沿着方向X延伸且沿着方向Y以间距Pmin配置 的多条假想线VL上。另外，多条假想线VL中最接近第一外边OTp 的线与第一外边OTp的间隔Sdp、和多条假想线VL中最接近第二 外边OTn的线与第二外边OTn的间隔Ssn分别大于间距Pmin。
上述以外的结构与上述实施方式1的结构大致相同，因此对同 一或者对应的要素标记同一标号，不重复进行其说明。
按照本实施方式，设为间隔Sdp和间隔Ssn分别比间距Pmin大。 因此，能够分别使间隔Sdp和间隔Ssn充分大，并且抑制对标准单 元Civ、 Cnd、 Cnr、 Cfl的大小影响大的间距Pmin的大小。由此， 能够抑制标准单元Civ、 Cnd、 Cnr、 Cfl的大小，所以能够抑制半导 体器件的尺寸和成本。
另外，通过分别将间隔Sdp和间隔Ssn设得充分大，与实施方 式l同样地，能够更可靠地防止源极/漏极区域相互短路。
另外，如图14所示，多条栅极布线GW沿着方向X以均等的间 隔进行配置。由此，能够更容易地进行邻近效应修正和图案化。
该多条栅极布线GW不依赖于标准单元Civ、 Cnd、 Cnr、 Cfl的 种类，在用作逻辑电路的标准单元(Civ、 Cnd、 Cnr)和不作为逻辑 电路使用的标准单元(Cfl )这双方上沿着方向X以均等的间隔进行 配置。进而，栅极布线GW也^皮配置在这些标准单元间的单元边界 上。进而，不依赖于标准单元Civ、 Cnd、 Cnr、 Cfl的种类，在用作 逻辑电路的标准单元(Civ、 Cnd、 Cnr)和不作为逻辑电路使用的标 准单元(Cfl )这双方上，方向X的单元宽度成为栅极布线GW的配 置宽度的整数倍。由此，能够更容易地进行对多条栅极布线GW的 邻近效应修正和图案化。
另外，多条MIS布线M1以间距Pmin、即一定的间距进行配置。 通过这样使间距保持一定，能够更容易地进行邻近效应修正和图案 化。
20另外，各栅极布线GW、电源布线VD、接地布线VS、 MIS布 线M1、以及布线M2分别根据没有弯曲的一维布局而形成。因此， 能够依照RDR进行设计。
按照本实施方式，半导体器件包含如图14所示那样的区域。该 区域1被标准单元Civ、 Cnd、 Cnr、 Cfl (多个单元)功能性地区划， 该标准单元Civ、 Cnd、 Cnr、 Cfl沿着方向X排列成相互空出间隔而 嵌入沿着方向X(第一方向)延伸的第一外边和第二外边OTp、 OTn (第一单元边界和第二单元边界)之间。另外，该半导体器件具有 半导体衬底SB (图7)和多条栅极布线GW (栅电极)。多条栅极 布线GW (图14)在半导体村底SB (图7)上沿着与方向X正交的 方向Y(第二方向)延伸，且在标准单元Civ、 Cnd、 Cnr、 Cfl中分 别在方向X上以均等的间隔(第一间距)进行配置。标准单元Civ、 Cnd、 Cnr、 Cfl如图14所示，分别沿着方向X具有上述间隔(第一 间距)的整数倍的宽度。
另外，标准单元Civ、 Cnd、 Cnr、 Cfl (图14 )分别包含pMls 区域Rp (第一区域)和nMIS区域Rn (第二区域)。pMIS区域Rp 被配置成被第一外边OTp和nMlS区域Rn所夹持。nMIS区域配置 成夹持在pMIS区域与第二外边OTn之间。半导体衬底SB (图7) 包含在pMIS区域Rp中具有n型(第一导电型)的n型阱Wn (第 一阱)，且包含在nMIS区域Rn中具有p型(第二导电型)的p型 阱Wp(第二阱)。另外，该半导体器件具有形成在n型阱Wn的一 部分上且具有p型的p型扩散区域Ap (第一扩散区域)、和形成在 p型阱Wp的 一部分且具有n型的n型扩散区域An(第二扩散区域)。 (实施方式4)
参照图16,本实施方式的半导体器件SD具有半导体衬底SB, 在半导体衬底SB上具有I/O区域101、 CPU逻辑区域102、存储 器区域103、 PLL ( Phase - Locked Loop )区域104、才莫拟区域105。
主要参照图17，半导体器件SD至少形成有微型计算机和闪存 器，是具有半导体集成电路装置的整体的控制、处理功能和可成批
21电擦除的可编程存储功能的电路结构，包括处理器CPU、闪存器 Flash、随机存取存储器/高速緩冲存储器RAM/Cache、数据传输 控制器DTC、直接存储器存取控制器DMAC、总线状态控制器BSC、 用户中断控制器UBC、中断控制器INTC、串行通信接口 SCI、多功 能定时脉沖单元MTU 、多功能定时器(compare match timer) CMT 、 A/D转换器A/D、监视计时器WDT、锁相环电路PLL等单元。
最理想的是，上述单元中，处理器CPU、数据传输控制器DTC、 直接存储器存取控制器DMAC、总线状态控制器BSC、用户中断控 制器UBC、中断控制器INTC、串行通信接口 SCI、多功能定时脉沖 单元MTU、多功能定时器CMT、和监视计时器WDT的至少一者的 逻辑部分(逻辑电路部分)仅由单元区域CR (图18)构成。
另外，最理想的是，上述单元中，闪存器Flash、和随机存取存 储器/高速緩沖存储器RAM/Cache的至少任意一个，其外围电路 的逻辑部分(逻辑电路部分)仅由单元区域CR (图18)构成。
另外，最理想的是，A/D转换器A/D、监视计时器WDT和 锁相环电路PLL的至少一者，作为其控制部的逻辑部分仅由单元区 域CR (图18)构成。
主要参照图18，单元区域CR具有相互空出间隔而嵌入沿着x 方向(第一方向)延伸的第一单元边界和第二单元边界B1、 B2之间 的列区域LR。列区域LR被沿着x方向排列的多个单元CL功能性 地区划。即，单元CL分别;陂在y方向延伸的单元边界BC在x方向 上划分。
另外，单元区域CR设置有多个栅电极GT。多个栅电极GT在 半导体衬底SB上分别具有沿着与x方向正交的y方向(第二方向) 延伸的部分。另外，多个栅电极GT在多个单元CL中分别在x方向 上以第一间距Pl进行配置。多个单元CL分别沿着x方向具有第一 间距P1的整数倍的宽度W。
在图18中，为了易于观察附图，简单示出栅电极GT的形状。 后面叙述冲册电极GT的更详细的形状。
22主要参照图19~图22，半导体器件SD包含单元区域CR(图 18)。另外，半导体器件SD具有半导体衬底SB (图21和图22)、 多个栅电极GT、场氧化膜501、层间绝缘膜401、金属布线MT、触 点CT。
单元CL (图18)分别包含pMIS区域Rp (第一区域)和nMIS 区域Rn(第二区域)，pMIS区域Rp被配置成夹持在第一单元边界 Bl与nMIS区域Rn之间，nMIS区域Rn被配置成夹持在pMIS区域 Rp与第二单元边界B2之间。pMIS区域Rp和nMIS区域Rn经过 pn边界BR而邻接。
半导体衬底SB (图21和图22)包含在pMIS区域Rp具有n型 (第一导电型)的n型阱Wn (第一阱)，且包含在nMIS区域Rn 具有p型(第二导电型)的p型阱Wp (第二阱)。
p型扩散区域Dp (第一扩散区域)(图21和图22)形成在n 型阱Wn的一部分上，且具有p型。n型扩散区域Dn (第二扩散区 域)(图21和图22)形成在p型阱Wp的一部分上，且具有n型。
n型导电区域Ln (第一导电区域)形成为跨第一单元边界B1， 且沿着第一单元边界B1延伸。另外，n型导电区域具有n型(第一 导电型)，且被供给电源电位Vcc (第一电源电位)。p型导电区域 Lp (第二导电区域)形成为跨第二单元边界B2，且沿着第二单元边 界B2延伸。另外，p型导电区域Lp具有p型(第二导电型)，且 被供给与电源电位Vcc不同的接地电位Vss (第二电源电位)。
n型导电区域Ln与p型扩散区域Dp通过相互接触而被电连接。 另外，p型导电区域Lp与n型扩散区域Dn通过相互接触而被电连 接。即，半导体器件SD为了电连接而具有对接扩散(Butting Diffusion)构造。在n型导电区域Ln与p型扩散区域Dp的表面形 成有硅化物SC1，在n型扩散区域Dn与p型导电区域Lp的表面形 成有硅化物SC2。通过这样存在硅化物SC1和SC2,从而导电型不 同的n型导电区域Ln与p型扩散区域Dp之间、和p型导电区域Lp 与n型扩散区域Dn之间导通。
23虽然图20中未图示，但是图20所示出的n型导电区域Ln与p 型扩散区域Dp的表面形成有硅化物SC1， n型扩散区域Dn与p型 导电区域Lp的表面形成有硅化物SC2。
进而，虽然未图示，但是在本实施方式以下的其他实施方式和 比较例中所记载的具有对接扩散构造的各实施方式和比较例中，n 型导电区域Ln与p型扩散区域Dp的表面形成有硅化物SC1， n型 扩散区域Dn与p型导电区域Lp的表面形成有硅化物SC2。在上述 各实施方式和比较例中也同样，通过存在硅化物SC1和SC2,导电 型不同的n型导电区域Ln与p型扩散区域Dp之间、和p型导电区 域Lp与n型扩散区域Dn之间导通。
金属布线MT和触点CT构成为能够对栅电极GT、 n型导电区 域Ln、以及p型导电区域Lp分别施加栅极电位Vg、电源电位Vcc、 以及4妾地电位Vss。
接着，说明比较例。
参照图23和图24,在本比较例中没有设置对接扩散构造。因此， n型导电区域Ln与p型扩散区域Dp之间的电连接、p型导电区域 Lp与n型扩散区域Dn之间的电连接是通过金属布线MT和触点CT 进行的。即，与本实施方式相比，触点CT被设置得更多。其结果， 对栅电极GTz的配置产生制约，所以不能将多个栅电极GTz的配置 统一为第一间距P1。即，大于第一间距P1的第二间距P2和大于第 二间距P2的第三间距P3与第一间距Pl混合在一起。因此，在本比 较例中，很难进行高集成化。
按照本实施方式，多个单元CL(图18)分别沿着x方向具有第 一间距P1的整数倍的宽度W。由此，嵌入有多个单元CL的列区域 LR中，栅电极GT以均等的间距进行配置，所以在设计中，当单元 CL被高集成化时，也能在光刻中确保析像度和稳定性。
替代本实施方式的形成有栅电极GT的层LD1 (图20)的结构， 例如也可以采用以下所示的第一 ~第五变形例的结构。
主要参照图25，在第一变形例的层LDla中，多个栅电极GT相
24互分离。另外，栅电极GT分别沿着y方向(图25的纵向)跨pMIS 区域Rp和nMIS区域Rn,具有作为pMIS晶体管的栅极的功能和作 为nMIS晶体管的栅极的功能这两种功能。
参照图26,在第二变形例的层LDlb中，多个栅电极GT相互电连接。
主要参照图27,在第三变形例的层LDlc中，多个栅电极GT包 括接受来自外部的电位的控制并控制晶体管的源极-漏极间的导通/ 截止的控制电极(图27中的中央的栅电极GT);和不从外部控制 电位、或者即使从外部控制电位也不控制晶体管的源极-漏极间的导 通/截止的虛设电极(图27的左右两端的栅电极GT)。该虚设电 极被配置在多个单元CL(图18)之一中。另外，控制电极与一个虚 设电极电连才秦。
主要参照图28,在第四变形例的层LDld中，与第一变形例的 层LDla(图25)不同，在y方向(图25的纵向)延伸的栅电极GT 分别与位于p型扩散区域Dp上的部分、和位于n型扩散区域Dn上 的部分电分离。另外，在x方向(图28的横向)相互邻接的栅电极 GT中，位于一方的栅电极GT (图28中的左方的^^电极GT)的p 型扩散区域Dp上的部分、与位于另一方的栅电极GT(图28中的右 方的栅电极GT)的n型扩散区域Dn上的部分电连才妄。
参照图29，在第五变形例的层LDle中，在x方向(图28的横 向)相互邻接的栅电极GT中，分别位于一方的栅电极GT (图28 中的左方的栅电极GT)的P型扩散区域Dp上以及n型扩散区域Dn 上的部分、与位于另一方的栅电极GT (图28的右方的栅电极GT) 的n型扩散区域Dn上以及p型扩散区域Dp上的部分电连接。
另外，如图17所示，处理器CPU例如是RISC( Reduced Instructiou Set Computer:精简指令集计算机)类型的具有指令集的中央处理装 置。该CPU基本上以1指令1周期进行工作，所以指令执行速度飞 跃性提高，另外，形成内部32位结构，数据处理能力被强化。作为 该CPU的特点，具有以下各种功能作为通用寄存器机(通用寄存
25器为32位x 16条、控制寄存器为32位x3条、系统寄存器为32位 x4条)；对应于RISC的指令集(基于指令长度为16位固定长度 的编码效率的提高)；加载存储结构(load store architecture)(基 本运算在寄存器之间执行)，釆用延迟分支指令带来的对分支时流 水线混乱的减轻；面向C语言的指令集；指令执行时间为1指令/1 周期(以28MHz工作时，为35ns/指令)，地址空间在系统结构上 为4GB,利用内置乘法器在2~4周期执行32 x 32 — 64乘法、在2~ 4周期执行32 x 32 + 64 — 64积和运算；以及5级流水线路方式等。
闪存器Flash是内置例如64K字节或者128K字节可成批电擦除 的可编程存储器的电路。该Flash经由例如32位宽度的数据总线与 CPU、 DMAC、 DTC连接。CPU、 DMAC、 DTC能够以8、 16或者 32位宽度访问Flash。该Flash的数据能够通常在一个状态下进行访 问。
随机存取存储器/高速緩冲存储器RAM / Cache是例如由4KB 的随机存取存储器RAM、 1KB的高速緩冲存储器Cache构成的存储 器。作为该Cachde的特点有执行指令码和PC相对读出 数据超 高速緩存，线路长度为4字节(1长字为2指令长度)，高速緩存标 签(cache tag )为256输入(entry)，直接映像(direct map )方式， 内置ROM / RAM、内置I / O区域兼作高速緩存对象外置、内置RAM, 具有在高速緩存启动(enable )时将内置RAM中2KB用作地址阵列、 数据阵列等各种功能。
数据传输控制器DTC是能够利用中断或者软件进行启动并进行 数据传输的电路。作为该DTC的特点具有以下各种功能通过周边 I/O的中断请求可进行独立于CPU的数据传输，按每个中断原因可 设定传输模式(在存储器上设定传输模式)，可对一个启动原因进 行多个数据传输，可选择丰富的传输模式(标准模式/再现模式/ 块传输模式)，可将传输单位设为字节/字/长字，向CPU请求启 动了 DTC的中断(在一次数据传输结束后可发生对CPU的中断， 在指定的数据传输全部结束后可发生对CPU的中断)，可启动利用
26软件的传输等。另外，在地址空间中，传输源地址、传输目标地址
能够以32位进行指定，传输对泉设备能够对作为内置存储器的闪存 器Flash、 RAM/Cache、外部存储器、内置周边电路等传输数据。
直接存储器存取控制器DMAC由例如4信道构成，是能够替代 CPU而在带DACK (传输请求接收信号)功能的外部设备、外部存 储器、存储映像外部设备、内置外围电路(DMAC、 BSC、 UBC除 外)之间高速地进行数据传输的电路。当使用该DMAC时，能够减
轻CPU的负担，并且能够提高半导体器件SD的工作效率。作为该 DMAC的特点有支持周期挪用传输，支持双地址模式传输，可切 换直接传输模式/间接传输模式(仅三信道)，该直接传输模式是 将传输源地址具有的数据传输到传输目标地址，另外间接传输模式 是将传输目标地址具有的数据作为地址并将该地址具有的数据传输
到传输目标地址。另外，在特定的信道，具有重新加载功能、外部 请求、内置电路、基于自动请求的传输请求功能，还具有总线模式 的选择、优先级固定模式、基于循环模式的优先级的设定、对CPU 的中断请求等各种功能。
总线状态控制器BSC是进行地址空间的分离、与各种存储器对 应的控制信号的输出等的电路。由此，可以不外接电路而将DRAM、 SRAM、 ROM等直接连接在半导体器件SD上。作为该BSC的特点， 具有以下各种功能支持外部扩展时的存储器访问(外部数据总线 为32位)，将地址空间分割为5个区域(SRAM空间x4区域、DRAM 空间xi区域)，对各区域输出总线大小(8/16/32位)、等待周 期数、对应于各区域的片选信号，在DRAM空间访问时输出DRAM 用barRAS、 barCAS信号，可设定RAS预充电确保用Tp周期发生 等的特性，DRAM脉沖访问功能(支持DRAM的高速访问模式)， DRAM更新功能(支持可编程的更新间隔、barCAS befor barRAS更 新/单元更新)，可插入基于外部等待信号的等待周期，可访问地 址数据多路复用1/0设备等。
用户中断控制器UBC是提供易于进行用户的程序调试的功能的
27电路。当在该UBC中设定断路条件时，按照基于CPU或者DMAC 以及DTC的总线周期的内容，发生用户断路中断。通过使用该功能， 能够容易地作成高功能的自动监控调试程序，即使不使用大规模的 线路中的仿真器，也能够用单一半导体器件SD简单地调试程序。作 为该UBC的特点，有当CPU或DMAC生成某设定的条件的总线周 期时发生中断，而且容易进行芯片内调试器的构筑，进而作为中断 条件，能够设定地址、CPU周期或者DMA/DTC周期、取指令或 者数据存取、读出或者写入、操作数大小(长字、字、字节)，由 于该中断条件成立，发生用户断路中断，执行用户作成的用户断路 中断例外例程。
中断控制器INTC是判断中断原因的优先级并控制对处理器 CPU的中断请求的电路。该INTC中有用于设定各中断的优先级的 寄存器，由此，能够按照用户设定的优先级处理中断请求。作为该 INTC的特点，有外部中断端子为9个，内部中断原因为43个原因， 能够设定16级的优先级，还具有表示NMI端子的状态的噪声消除 器功能，作为可将发生了中断的情况输出到外部，能够将半导体器 件SD开放总线权时发生内置外围电路中断的情况向外部总线主控 器通知，请求总线权。
串行通信接口 SCI由例如独立的2信道构成，该2信道具有同 样的功能。该SCI是能够以异步式通信和时钟同步式通信这2种方 式进行串行通信的电路。另外，具有多个处理器间的串行通信功能 (多处理器通信功能)。作为该SCI的特点，具有每1信道可选择 异步/时钟同步式模式，能够同时进行接收(全双工)，内置专用 的波特率发生器，多处理器间的通信功能等各种功能。
多功能定时脉冲单元MTU是例如由6信道的16位计时器构成 的电路。作为该MTU的特点，具有以下各种功能可进行以16位 计时器5信道为基数，最大16种波形输出或者最大16种脉沖输入 输出处理，16条的输出比较寄存器兼输入俘获寄存器，总数16条 的独立的比较器，可选择8种计数器输入时钟，输入俘获功能，脉
28冲输出模式(单触发/触发器/PWM/互补PWM/复位同步 PWM)，多个计数器的同步化功能，互补PWM输出模式(输出6 相的反相器控制用非重叠波形，空载时间自动设定，可将PWM负载 任意地设定为0~ 100% ，输出OFF功能)，复位同步PWM模式(3 相输出任意负载的正相、反相PWM波形)，相位计数模式(可以进 行2相编码器计数处理)等。
多功能定时器CMT由例如2信道构成，由16位空转计数器、 一个比较寄存器等构成，具有在比较匹配时间发生中断请求的功能。
A / D转换器A / D是10位x 8信道，可进行基于外部触发的转 换，将采样&保持功能内置在2单元，2信道能够同时进行采样。
监视计时器WDT是1信道的计时器，是能够进行系统监视的电 路。该WDT在由于系统的紊乱等导致CPU不能正确改写计数器的 值而溢出时，向外部输出溢出信号。同时，能够产生半导体器件SD 的内部复位信号。不作为WDT使用时，也能够作为间隔计时器来使 用。作为间隔计时器使用时，每当计数器溢出时发生间隔计时器中 断。另外，WDT在解除等待模式时也被使用。内部复位信号能够通 过寄存器的设定而产生，复位的种类可选择通电复位或者手动复位。 作为该WDT的特点，具有能够切换监视计时器/间隔计时器，在计 数溢出时产生内部复位、外部信号或者中断的功能等。
锁相环电路PLL是例如内置时钟振荡器并作为时钟倍增用的 PLL电路而工作的电路。 (实施方式5 )
参照图30和图31,本实施方式的半导体器件具有形成有栅电极 GT的层LD2 (图30)。以下，对该层LD2的部分Xa Xf的每个部 分中的栅电极GT的配置，与比较例进行对比，以下详细进行说明。
参照图32和图33，在部分Xa，栅电极GT具有控制电极GTc (控制电极GTcl和GTc2的总称)和虚设电极GTd。控制电极GTc 和虚设电极GTd在x方向(图31 ~图33的横向)上相互邻接。另 外，栅电极GT的侧面上分别设置有由绝缘体构成的侧壁SW。
29为了将p型扩散区域Dp和n型扩散区域Dn分别与n型导电区 域Ln和p型导电区域Lp电连接，具有沿着y方向(图32的纵向) 延伸的部分。即设置有对接扩散构造。
在上述的对接扩散构造中，P型扩散区域Dp和n型扩散区域 Dn的每一个与控制电极GTcl之间在x方向上分开距离Dal。另夕卜， p型扩散区域Dp和n型扩散区域Dn的每一个与控制电极GTc2之 间在x方向上分开距离Da2。另外，p型扩散区域Dp和n型扩散区 域Dn的每一个与虚设电极GTd之间在x方向上分开距离Dbl。距 离Dbl大于距离Dal、 Da2。
主要参照图41，在一个比较例中，由于没有设置虚设电极GTd， 所以很难将多个栅电极以第一间距Pl(图18)规则地配置。其结果， 很难在光刻中确保析像度和稳定性。
与之不同，按照上述部分Xa (图32)的结构，能够使用虛设电 极GTd来调整栅电极GT间的间隔，所以能够容易地以均等的第一 间距Pl来配置多个栅电极GT。由此，在设计中，当单元CL被高 集成化时，也能够在光刻中确保析像度和稳定性。
参照图42和图43，在其他比较例中，由于控制电极GTcl和 GTc2的各侧壁SW妨碍杂质注入，所以对接扩散构造中的p型扩散 区域Dp和n型扩散区域Dn的宽度尺寸(图42和图43中的横向尺 寸)减小尺寸Ecl和Ec2。
并且，在p型扩散区域Dp和n型扩散区域Dn的每一个与虛设 电极GTd之间的距离Dz分别大于距离Dal和Da2的情况下，虛设 电极GTd的侧壁SW妨碍杂质注入，所以对接扩散构造中的p型扩 散区域Dp和n型扩散区域Dn的宽度尺寸(图42和图43中的横向 尺寸)能够减小尺寸Ez。由此，存在对接扩散构造的电连接的电阻 变大，或者不能连接这样的问题。
与之不同，按照上述部分Xa (图32)的结构，分别与距离Dal 和Da2相比，通过距离Dbl被设得较大，能够抑制虚设电极GTd的 侧壁SW在俯视观察时分别与p型扩散区域Dp和n型扩散区域Dn
30重叠。由此，能够抑制由于虛设电极GTd的侧壁SW引起的对接扩 散构造中的p型扩散区域Dp和n型扩散区域Dn的宽度尺寸(图32 和图33的横向尺寸)变小。由此，能够更可靠地设置对接扩散构造。参照图34,在部分Xb，虛设电极GTd配置在单元边界BC。即， 虛设电极GTd配置在多个单元中在x方向相互邻接的一对单元的边 界上。除此以外的部分Xb的结构与上述部分Xa同样。参照图35和图36,在y方向(图35的纵向)上n型导电区域 Ln和p型导电区域Lp分别与虚设电极GTd分开距离Dcl。另外，n 型扩散区域Dn中在与控制电极GTc交叉的方向(图35的横向)延 伸的部分和p型导电区域Lp分开距离Dc2。另外，p型扩散区域Dp 中在与控制电极GTc交叉而延伸的部分和n型导电区域Ln分开距离 Dc2。按照上述部分Xc (图35)的结构，在对接扩散构造中，虛设电 极GTd的侧壁SW (图33 )不配置成如图36所示那样，能够抑制虛 设电极GTd的侧壁SW在俯^见观察时分别与p型扩散区域Dp和n 型扩散区域Dn重叠。由此，能够抑制由虛设电极GTd的侧壁SW 引起的对接扩散构造中的p型扩散区域Dp和n型扩散区域Dn的宽 度尺寸(图32和图33中的横向尺寸)变小。由此，能够更可靠地 设置对接扩散构造。p型扩散区域Dp和n型扩散区域Dn的每一个与控制电极GTcl 之间在x方向上分开距离Da3。另外，p型扩散区域Dp和n型扩散 区域Dn的每一个与控制电极GTc2之间在x方向分开距离Da4。另 外，在x方向的一侧(图35和图36的左侧)，p型扩散区域Dp和 n型扩散区域Dn的每一个与虚设电极GTd之间在x方向分开距离 Db3。另外，在x方向的另一侧(图35和图36的右侧)，p型扩散 区域Dp和n型扩散区域Dn的每一个与虚设电极GTd之间在x方向 分开距离Db4。距离Da3、 Da4、 Db3和Db4间的大小关系是任意的。参照图37,在部分Xd,虚设电极GTd配置在单元边界BC。即， 虛设电极GTd配置在多个单元中在x方向相互邻接的一对单元的边31界。除此之外的部分Xd的结构与上述部分Xc同样。参照图38和图39,在部分Xe的对接扩散构造中，p型扩散区 域Dp和n型扩散区域Dn的每一个与控制电极GTcl之间在x方向 分开距离Da4。另外，p型扩散区域Dp和n型扩散区域Dn的每一 个与控制电极GTc2之间在x方向分开距离Da5。另外，在x方向的 一侧(图38和图39的左侧)，p型扩散区域Dp和n型扩散区域 Dn的每一个与虚设电极GTd之间在x方向分开距离Db4。另外，在 x方向的另一侧(图38和图39的右侧)，p型扩散区域Dp和n型 扩散区域Dn的每一个与虛设电极GTd之间在x方向分开距离Db5。 距离Da4和Da5分别大于距离Db4和Db5。按照上述部分Xe(图38)的结构，距离Da4被设得比距离Db4 大。因此，即使由于微细加工工序中的重叠误差而使控制电极GTcl 向对接扩散构造的一方(图38和图39的右方)偏离而形成，也能 够抑制控制电极GTcl的侧壁SW在俯视观察时与p型扩散区域Dp 和n型扩散区域Dn分别重合。由此，能够抑制由于控制电极GTcl 的侧壁SW引起的对接扩散构造中的p型扩散区域Dp和n型扩散区 域Dn的宽度尺寸(图38和图39的横向尺寸)变小。由此，能够更 可靠地设置对接扩散构造。另外，距离Da5被设得比距离Db5大。因此，即使由于微细加 工工序中的重叠误差而使控制电极GTc2向对接扩散构造的一方(图 38和图39的左方)偏离而形成，也能够抑制控制电极GTc2的侧壁 SW在俯视观察时与p型扩散区域Dp和n型扩散区域Dn分别重合。 由此，能够抑制由于控制电极GTc2的侧壁SW引起的对接扩散构造 中的p型扩散区域Dp和n型扩散区域Dn的宽度尺寸(图38和图 39的横向尺寸)变小。由此，能够更可靠地设置对接扩散构造。参照图40，在部分Xf,虚设电极GTd配置在单元边界BC。即， 虚设电极GTd配置在多个单元中在x方向相互邻接的一对单元的边 界。除此以外的部分Xe的结构与上迷部分Xc同样。本实施方式的上述以外的结构与上述实施方式4的结构大致相32同，对相同或者对应的要素标记同一标号，且不重复进行其说明。(实施方式6)参照图44和图45，本实施方式的半导体器件具有形成有栅电极 GT的层LD3。该层LD3具有分别对应于单元Ya~ Ye的部分。单元 Ya~ Ye区划分别作为半导体器件中的反相器、NAND、 NOR、三态 緩沖器以及触发器发挥作用的部分。单元Ya ~ Ye分别沿着第 一方向 (图44和图45的横向)具有第一间距P1的整数倍的宽度。例如， 单元Ya和Yb分别具有第一间距Pl的2倍和3倍的宽度Ua和Ub。本实施方式的上述以外的结构与上述实施方式4的结构大致相 同，对同一或者对应的要素标记同一标号，不会重复进行其说明。参照图46，在比较例中，多个栅电极GT以尺寸Pa~Pe的间隔 进行配置。尺寸Pa~Pe包含相互不等的尺寸。单元Ya和Yb分别具 有宽度Uaz和Ubz,宽度Uaz和Ubz分别不具有第 一 间距PI的整数 倍的宽度。在该情况下，栅电极GT没有规则地配置，所以当单元被 高集成化时，很难在光刻中确保析像度和稳定性。按照实施方式，在具有反相器、NAND、 NOR、三态緩沖器以 及触发器的至少一个的半导体器件中，能够得到与实施方式4同样 的效果。(实施方式7)参照图47~图49,本实施方式的半导体器件具有用作逻辑电路 的单元和不作为逻辑电路使用的虚设单元(填充单元)FG。用作逻 辑电路的单元和不作为逻辑电路使用的虚设单元FG的各栅电极GT 在第一方向(图47~图49的横向)以第一间距配置。虛设单元FG的第一例即虛设单元FGa (图48)具有p型扩散 区域Dp和n型扩散区域Dn。虚设单元FG的第二例即虛设单元FGb (图49)不具有扩散区域。本实施方式的上述以外的结构与上述实施方式4的结构大致相 同，对同一或者对应的要素标记同一标号，不会重复进行其说明。参照图50，比较例的半导体器件的栅电极GTz没有以第一间距33配置。因此，当单元被高集成化时，很难在光刻中确保析像度和稳 定性。按照本实施方式，在半导体器件的整个芯片中，能够得到与实施方式4同样的效果。 (实施方式8 )参照图51和图52,本实施方式的半导体器件具有用作逻辑电路 的单元和不作为逻辑电路使用的虚设单元(填充单元)FM。用作逻 辑电路的单元和不作为逻辑电路使用的虚设单元FM,作为金属布线 MT分别具有金属布线MTd和金属布线MTf。金属布线MT在第一 方向(图51的横向)延伸、且在第二方向(图51的纵向)以第二 间距配置。因此，金属布线MTf分别在第一方向(图51的横向)延 伸，且在虚设单元FM中在第二方向以第二间距配置。本实施方式的上述以外的结构与上述实施方式4的结构大致相 同，对同一或者对应的要素标记同一标号，不会重复进行其说明。主要参照图53,比较例的半导体器件的金属布线MTz在虚设单 元FMz中，没有像金属布线MTf (图51 )所示那样的以同一间距配 置。因此，当单元被高集成化时，很难在光刻中确保析像度和稳定 性。按照本实施方式，在半导体器件的金属布线层，能够进一步确 保光刻中的析像度和稳定性。 (实施方式9)参照图54，本实施方式的半导体器件具有电容单元FCa。电容 单元FCa区划在半导体器件中作为配置在电源电位Vcc和接地电位 Vss之间的去耦电容器发挥作用的部分。栅电极GT通过p型扩散区 域Dp和n型扩散区域Dn相对而形成了静电电容。即，栅电极GT 形成了去耦电容器的电极的一部分。参照图55,本实施方式的变形例的半导体器件具有电容单元 FCb。在电容单元FCb中，金属布线MT在第一方向(图55的横向) 延伸、且电容单元FCb中在第二方向(图55的纵向)以第二间距配34置。另外，金属布线M2经由支柱VI与金属布线MT连接。本实施方式的上述以外的结构与上述实施方式4的结构大致相 同，对同一或者对应的要素标记同一标号，不会重复进行其说明。主要参照图56，在比较例的电容单元FCz中，电极EL没有像 虛设电极GT (图54)所示那样的以同一间距进行配置。因此，当单 元被高集成化时，很难在光刻中确保析像度和稳定性。另外，电极 EL没有像金属布线MT (图55)所示那样的以同一间距进行配置。 因此，当单元被高集成化时，很难在光刻中确保析像度和稳定性。按照本实施方式，在电容单元FCa中能够进一步确保栅电极GT 在光刻中的析像度和稳定性。另外，按照本实施方式的变形例，在 电容单元FCb中能够进一步确保金属布线MT在光刻中的析像度和 稳定性。本发明所公开的实施方式应认为全部为示例，且不限于此。本 发明的范围不限于上述说明的范围，而是权利要求书所公开的范围， 包括在与权利要求书同等的含义以及范围内的全部变更。3权利要求
1.一种半导体器件(50)，其具有沿着第一方向(X)排列的多个标准单元(51a)，其特征在于，上述多个标准单元分别具有沿着上述第一方向(X)延伸且相互正对的第一外边和第二外边(OTp、OTn)，上述半导体器件(50)还包括半导体衬底(SB)，其具有pMIS区域(Rp)和nMIS区域(Rn)，该pMIS区域(Rp)形成在沿着上述第一方向(X)而经过上述多个标准单元(51a)的每一个并成为n型阱(Wn)和p型阱(Wp)的边界的边界(BR)与上述第一外边(OTp)之间，该nMIS区域(Rn)形成在上述边界(BR)与上述第二外边(OTn)之间；第一层(L1)，其具有沿着与上述第一方向(X)正交的第二方向(Y)延伸的多条栅极布线(GW)，且被设置在上述半导体衬底(SB)上；以及第二层(L2)，其被设置在上述第一层(L1)上，上述第二层(L2)包括第一电源布线(VD)，其沿着上述第一外边(OTp)延伸且与上述pMIS区域(Rp)电连接；第二电源布线(VS)，其沿着上述第二外边(OTn)延伸且与上述nMIS区域(Rn)电连接；多条pMIS布线(M1p)，其分别配置在上述第一电源布线和第二电源布线(VD、VS)之间的上述pMIS区域(Rp)的沿着上述第一方向(X)延伸且沿着上述第二方向(Y)以一定的间距(Pmin)配置的多条第一假想线(VLp)上；以及多条nMIS布线(M1n)，其分别配置在上述第一电源布线和第二电源布线(VD、VS)之间的上述nMIS区域(Rn)的沿着上述第一方向(X)延伸且沿着上述第二方向(Y)以上述一定的间距(Pmin)配置的多条第二假想线(VLn)上，上述多条第一假想线(VLp)中最接近上述边界(BR)的线与上述多条第二假想线(VLn)中最接近上述边界(BR)的线之间的间隔(Dpm)大于上述一定的间距(Pmin)。
2. 根据权利要求1所述的半导体器件(50),其特征在于， 还包括被设置在上述第二层(L2)上的第三层(L3), 上述第三层(L3)包括沿着上述第二方向(Y)延伸的多条布线(M2)。
3. 根据权利要求1所述的半导体器件(50)，其特征在于， 上述第一电源布线和第二电源布线(VDw、 VSw)的至少一方的宽度(Ww)分别大于上述pMIS布线(Mlp)和上述nMIS布线 (Mln)的宽度(Ws)。
4. 根据权利要求1所述的半导体器件(50)，其特征在于， 上述多条栅极布线(GW)沿着上述第一方向(X)以均等的间隔进行配置。
5. 根据权利要求1所述的半导体器件(50),其特征在于， 上述pMIS布线(Mlp)和上述nMIS布线(Mln);陂进4亍了邻近效应修正。
6. —种半导体器件(50)，其具有沿着第一方向(X)排列的 多个标准单元(51a),其特征在于，上述多个标准单元(51a)分别具有沿着上述第一方向(X)延 伸且相互正对的第一外边和第二外边(OTp、 OTn)， 上述半导体器件还包括半导体衬底(SB)，其具有pMIS区域(Rp)和nMIS区域(Rn), 该pMIS区域(Rp)形成在沿着上述第一方向(X)而经过上述多个 标准单元(51a)的每一个并成为n型阱(Wn)和p型阱(Wp )的 边界的边界(BR)与上述第一外边(OTp)之间，该nMIS区域(Rn) 形成在上述边界(BR)与上述第二外边(OTn)之间；第一层(LI),其具有沿着与上述第一方向(X)正交的第二方 向(Y)延伸的多条栅极布线(GW)，且被设置在上述半导体衬底(SB)上；以及第二层(L2),其被设置在上述第一层(Ll)上， 上述第二层(L2)包括第一电源布线(VD)，其沿着上述第一外边(OTp)延伸且与 上述pMIS区域(Rp)电连接；第二电源布线(VS)，其沿着上述第二外边(OTn)延伸且与 上述nMIS区域(Rn)电连接；多条pMIS布线(Mlp)，其分别配置在上述第一电源布线和第 二电源布线(VD、 VS)之间的上述pMIS区域(Rp)的沿着上述第 一方向(X)延伸且沿着上述第二方向(Y)以一定的间距(Pmin) 配置的多条第一假想线(VLp)上；以及多条nMIS布线(Mln),其分别配置在上述第一电源布线和第 二电源布线(VD、 VS)之间的上述nMIS区域(Rn)的沿着上述第 一方向(X)延伸且沿着上述第二方向(Y)以上述一定的间距(Pmin) 配置的多条第二布支想线(VLn)上，上述多条第一假想线(VLp)中最接近上述第一外边(OTp)的 线与上述第一外边(OTp)之间的间隔(Sdp)、和上述多条第二假 想线(VLn)中最接近上述第二外边(OTn)的线与上述第二外边 (OTn)之间的间隔(Sdn)分别大于上述一定的间距(Pmin )。
7. 根据权利要求6所述的半导体器件(50),其特征在于， 还包括被设置在上述第二层(L2)上的第三层(L3)， 上述第三层(L3)包括沿着上述第二方向(Y)延伸的多条布线(M2)。
8. 根据权利要求6所述的半导体器件(50),其特征在于， 上述第一电源布线和第二电源布线(VDw、 VSw)的至少一方的宽度(Ww)分别大于上述pMIS布线(Mlp)和上述nMIS布线 (Mln)的宽度(Ws)。
9. 根据权利要求6所述的半导体器件(50)，其特征在于， 上述多条栅极布线(GW)沿着上述第一方向(X)以均等的间隔进行配置。
10. 根据权利要求6所述的半导体器件(50),其特征在于， 上述pMIS布线(Mlp )和上述nMIS布线(Mln ) ^皮进行邻近效应修正。
11. 一种半导体器件(SD),其包括利用多个单元(CL)来进 行功能性区划的区域，该多个单元(CL)沿着第一方向(x)而排列 成相互空开间隔而嵌入在沿着上述第一方向(x)延伸的第一单元边 界和第二单元边界(Bl、 B2)之间，其特征在于，上述半导体器件(SD)还包括 半导体衬底(SB );和多个栅电极(GT)，其在上述半导体衬底(SB)上沿着与上述 第一方向(x)正交的第二方向(y)延伸，且在上述多个单元(CL) 中分别在上述第一方向(x)上以第一间距(Pl)进行配置，上述多个单元(CL)分别沿着上述第一方向(x)具有上述第一 间距(Pl)的整数倍的宽度(W)。
12. 根据权利要求11所述的半导体器件(SD),其特征在于， 上述单元(CL)分别具有第一区域(Rp)和第二区域(Rn)， 上述第一区域(Rp)被配置成夹持在上述第一单元边界(Bl)与上述第二区域(Rn)之间，上述第二区域(Rn)被配置成夹持在 上述第一区域(Rp)与上述第二单元边界(B2)之间，上述半导体衬底(SB)在上述第一区域(Rp)包含具有第一导 电型的第一阱(Wn)，且在上述第二区域(Rn)包含具有与上述第 一导电型不同的第二导电型的第二阱(Wp),上述半导体器件(SD)还包括形成在上述第一阱(Wn)的一部分上且具有上述第二导电型的 第一扩散区域(Dp);和形成在上述第二阱(Wp)的一部分上且具有上述第一导电型的 第二扩散区域(Dn)。
13. 根据权利要求12所述的半导体器件(SD)，其特征在于，还包括第一导电区域(Ln)，其跨上述第一单元边界(Bl)而形成， 且沿着上述第一单元边界(Bl )延伸，且具有上述第一导电型，且 被供给第一电源电位(Vcc);和第二导电区域(Lp),其跨上述第二单元边界(B2)而形成， 且沿着上述第二单元边界(B2)延伸，且具有上述第二导电型，且 被供给与上述第一电源电位(Vcc)不同的第二电源电位(Vss),上述第一导电区域(Ln)与上述第一扩散区域(Dp)相互接触。
14. 根据权利要求11所述的半导体器件(SD)，其特征在于， 上述多个栅电极(GT)包含不从外部控制电位的虚设电极。
15. 根据权利要求14所述的半导体器件(SD)，其特征在于， 上述虛设电极被配置在上述多个单元(CL)之一中。
16. 根据权利要求14所述的半导体器件(SD),其特征在于， 上述虛设电极(GTd)被配置在上述多个单元(CL)中在上述第一方向(x)相互邻接的一对单元的边界上。
17. 根据权利要求14所述的半导体器件(SD)，其特征在于， 上述多个栅电极(GT)包含在上述第一方向(x)上与上述虚设电极邻接，且接受来自外部的电位的控制的控制电极(GTcl 、 GTc2 ), 在上迷第一方向(x)上，与上述控制电4及(GTcl、 GTc2)和 上述第一扩散区域(Dp)之间的距离相比，上述虛设电极(GTd) 与上述第一扩散区域(Dp)之间的距离大。
18. 根据权利要求14所述的半导体器件(SD),其特征在于， 上述多个栅电极(GT)包含在上述第一方向(x)上与上述虚设电极(GTd)邻接，且接受来自外部的电位的控制的控制电极(GTc 1 、 GTc2)，在上述第二方向(y)上，与上述控制电极(GTcl、 GTc2)和 上述第一导电区域(Ln)之间的距离相比，上述虚设电极(GTd) 与上述第一导电区域(Ln)之间的距离大。
19. 根据权利要求14所述的半导体器件(SD),其特征在于，上述多个栅电极(GT)包含在上述第一方向(x)上与上述虚设 电极(GTd )邻接，且接受来自外部的电位的控制的控制电极(GTcl 、 GTc2)，在上述第二方向(y)上，与上述控制电极(GTcl、 GTc2)和 上述第一导电区域(Ln)之间的距离相比，上述虚设电极(GTd) 与上述第一导电区域(Ln)之间的距离大，在上述第一方向(x)上，与上述虚设电极(GTd)和上述第一 扩散区域(Dp)之间的距离相比，上述控制电极(GTcl、 GTc2)与 上述第一扩散区域(Dp)之间的距离大。
20. 根据权利要求11所述的半导体器件(SD)，其特征在于， 上述多个单元(CL)的每一个区划上述半导体器件(SD)中作为反相器、NAND、 NOR、三态緩冲器以及触发器中的任意一个而 发挥作用的部分。
21. 根据权利要求11所述的半导体器件(SD)，其特征在于， 上述多个单元(CL )包含不作为逻辑电路使用的虛设单元(FG )。
22. 根据权利要求21所述的半导体器件(SD)，其特征在于， 还包括在上述第一方向(x)上延伸且在上述虛设单元(FM)中在上述第二方向(y)上以第二间距配置的多条布线(MTf)。
23. 根据权利要求11所述的半导体器件(SD)，其特征在于， 上述多个单元(CL)包含区划上述半导体器件(SD)中作为电容器发挥作用的部分的电容单元(FCa)， 上述栅电极(GT)是上述电容器的电极。
24. 根据权利要求23所述的半导体器件(SD),其特征在于， 还包括在上述第一方向(x)上延伸，且在上述电容单元(FCb)中在上述第二方向(y)上以第二间距配置的多条布线(MT)。
全文摘要
本发明提供一种半导体器件。pMIS区域形成在沿着第一方向(X)经过多个标准单元(Cff)的每一个的边界(BR)与第一外边(OTp)之间。nMIS区域形成在边界(BR)与第二外边(OTn)之间。电源布线(VD)和接地布线(VS)分别沿着第一外边和第二外边(OTp、OTn)延伸。多条pMIS布线(MIp)和多条nMIS布线(Min)分别被配置在沿着第一方向(X)延伸且沿着第二方向(Y)以一定的间距(Pmin)配置的多条第一假想线(VLp)和多条第二假想线(VLn)上。多条第一假想线(VLp)中最接近边界(BR)的线与多条第二假想线(VLn)中最接近边界(BR)的线之间的间隔大于一定的间距(Pmin)。
文档编号H01L27/04GK101656253SQ20091016546
公开日2010年2月24日 申请日期2009年8月18日 优先权日2008年8月19日
发明者吉福裕子, 大村浩史, 津田信浩, 西卷秀克 申请人:株式会社瑞萨科技