专利名称：半导体器件和闪存器件的制作方法
技术领域：
本发明涉及半导体技术领域，尤其涉及一种半导体器件和闪存器件的制作方法。
背景技术：
在目前提高器件积集度的趋势下，堆栈栅极型(stacked-gate type)闪存的浮置 栅极与浮置栅极之间的距离愈来愈近，使得浮置栅极与隔离介电层间形成自我对准浮置栅 极(self-aligned floating gate)变成制作过程微缩的必要条件。随着制作过程的微缩， 形成自我对准浮置栅极目前最常见的方法是在隔离介电层与主动区形成的浅沟槽隔离过 程后，在隔离介电层与隔离介电层间的主动区域上成长穿隧氧化层，之后沉积作为浮置栅 极的多晶硅，接着，对该多晶硅进行化学机械研磨过程。浅沟槽隔离介电层是用作主动区与浮置栅极之间的隔离结构，其填入的介电材料 通常是使用高密度等离子体二氧化硅(high density plasma silicon dioxide，HDP)，主 要原因是其优异的空隙填充能力以及较低的湿蚀刻率。然而，随着制作过程的微缩，所欲填 充的沟槽的深宽比也愈来愈高，逐渐超出高密度等离子体二氧化硅的填充能力(通常深宽 比超过4会产生问题)，甚至产生制作过程中或产品无法接受的孔洞。解决方法有使用旋转 涂布介电层(spin-on dielectric, SOD)或称旋转涂布玻璃(spin-on glass，S0G)沉积于 高深宽比的沟槽底部，而后再将作为覆盖层的高密度等离子体二氧化硅沉积于旋转涂布玻 璃之上。图IA IE是美国专利US 6，869，860用以解决上述问题的制作步骤，首先，请参 照图1A，提供一衬底102，包括一阵列区106和一外围区108，衬底102上形成有一氮化硅 组成的硬式掩膜层104，并且以硬式掩膜层104为掩膜，于阵列区106和外围区108的衬底 分别蚀刻出多个沟槽110。请参照图1B，形成一旋转涂布玻璃(spin on glass，S0G) 112于 硬式掩膜层上，并填入上述沟槽110中，接着，进行烘烤、湿氧化、干氧化以及高温退火等过 程，将旋转涂布玻璃(SOG)的聚硅氮烷(polysilazane)的Si-N键结转换为Si-O键结，形 成二氧化硅。请参照图1C，进行一化学机械研磨过程，移除超过硬式掩膜层104的部份旋 转涂布介电层112。请参照图1D，回蚀刻旋转涂布介电层112。请参照图1E，沉积一高密度 等离子体(high density plasma，以下可简称HDP)介电层114于沟槽中。此美国专利US 6，869，860中所揭露的SOG 二氧化硅回蚀方法，若使用干蚀刻技术，虽然可使得阵列区与外 围区的回蚀刻深度差异不大，但是却会造成下列缺陷a. SOG 二氧化硅对硬式掩膜氮化硅的干蚀刻选择比不够高，使得氮化硅被损耗的 厚度比起使用湿蚀刻技术来得高，所以必须在沉积硬掩膜氮化硅时，将此损耗量事先算入 为前置量，沉积较厚的硬掩膜氮化硅。然而，沉积较厚的硬式掩膜氮化硅有可能导致定义该 硬式掩膜氮化硅时干蚀刻过程的其它问题，诸如定义该硬掩膜氮化硅之前掩膜厚度不足或 临界尺寸的变异等。b.干蚀刻在转角处较强的离子轰击效应使得硬式掩膜氮化硅在转角处被削圆 (rounding)，令其形状更加倾斜，影响后续移除氮化硅后浮置栅极材料聚晶硅的填充，甚至产生严重的聚晶硅孔洞或褶缝(seam)。在多晶硅进行化学机械研磨后，该孔洞或褶缝裸露 出来会造成闪存晶胞临界电压的分布过宽，降低产品良率与劣化信赖度。c. SOG 二氧化硅的抗湿蚀刻能力与电气绝缘能力仍不如HDP 二氧化硅，所以通常 SOG 二氧化硅回蚀深度必须超过主动区的上转角，使露出HDP 二氧化硅填充的空间。如使用 干蚀刻技术回蚀则无法避免损坏主动区的上转角，导致后续在该处成长穿隧氧化层产生转 角薄化(corner thinning)，劣化闪存晶胞的信赖度，例如数据保存能力。上述美国专利US 6，869，860中所揭露的SOG 二氧化硅回蚀方法若使用湿蚀刻 (Wet Etch)技术，虽然可以免除上述所列的缺陷，但是由于SOG 二氧化硅在阵列区与外围 区的湿蚀刻率差异很大(阵列区的湿蚀刻比外围区域的湿蚀刻还快)，将导致外围区域的 回蚀深度到达目标值时，晶胞阵列的SOG 二氧化硅却将损耗殆尽，使得目前该制作过程只 能采用干蚀刻技术。
发明内容
本发明实施例的目的在于提供一种半导体器件和闪存器件的在制作方法，以解决 现有半导体器件在制作过程中由于只能采用干蚀刻技术而降低产品优良率等的问题。为实现上述目的，本发明提供一种半导体器件的制作方法，所述制作方法包括提 供一衬底，包括一阵列区和一外围区；形成一图形化的硬式掩膜层于衬底上；以图形化的 硬式掩膜层为掩膜，蚀刻衬底，形成多个沟槽于衬底中；形成一旋转涂布介电层于衬底上， 并填入沟槽中；进行一第一研磨过程，移除超过图形化的硬式掩膜层表面的部份旋转涂布 介电层；形成一图案化光刻胶，覆盖部份阵列区的旋转涂布介电层；进行一第一回蚀刻过 程，蚀刻未被图案化光刻胶覆盖的外围区的旋转涂布介电层；移除图案化光刻胶；进行一 第二回蚀刻过程，回蚀刻阵列区和外围区沟槽中的旋转涂布介电层；形成一高密度等离子 体介电层，在沟槽中的旋转涂布介电层上；及进行一第二研磨过程，移除超过图形化的硬式 掩膜层表面的部份高密度等离子体介电层，形成多个浅沟槽隔离结构。为实现上述目的，本发明实施例还提供了一种闪存器件的制作方法，所述制作方 法包括提供一衬底，该衬底包括一阵列区和一外围区；形成一图形化的硬式掩膜层于所 述的衬底上；以所述的图形化的硬式掩膜层为掩膜，蚀刻该衬底，形成多个沟槽于所述的衬 底中；形成一旋转涂布介电层于所述的衬底上，并填入所述的多个沟槽中；进行一第一研 磨过程，移除超过所述的图形化的硬式掩膜层表面的部份所述的旋转涂布介电层；形成一 图案化光刻胶，覆盖部份所述的阵列区的旋转涂布介电层；进行一第一回蚀刻过程，蚀刻 未被所述的图案化光刻胶覆盖的外围区的旋转涂布介电层；移除所述的图案化光刻胶；进 行一第二回蚀刻过程，回蚀刻所述的阵列区和外围区沟槽中的旋转涂布介电层，并调整所 述的第一回蚀刻过程和所述的第二回蚀刻过程的蚀刻深度，使最后所述的外围区的沟槽中 的旋转涂布介电层的蚀刻深度不小于所述的阵列区的沟槽中的旋转涂布介电层的蚀刻深 度；形成一高密度等离子体介电层，于所述的沟槽中的旋转涂布介电层上；及进行一第 二研磨过程，移除超过所述的图形化的硬式掩膜层表面的部份高密度等离子体介电层，形 成多个浅沟槽隔离结构。通过本发明实施例，对半导体器件和闪存器件进行第一回蚀刻过程和第二回蚀刻 过程，并采用湿蚀刻技术来实现该回蚀刻过程，从而在半导体器件及闪存器件的制作过程中不损耗氮化硅的硬式掩膜层的厚度、不影响氮化硅的硬式掩膜层的形状、不损坏主动区 的上转角、可控制高深宽比的阵列区与低深宽比的外围区，形成不同的回蚀刻深度。
此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，并不 构成对本发明的限定。在附图中图IA IE为现有技术的浅沟槽沟离结构的制作过程图2A 21为本发明--实施例浅沟槽沟离结构的制作过程图。
附图标号
102 4寸底；104 硬式掩膜层；
106 〃阵列区；108 外围区；
110 々勾槽；112 旋转涂布玻璃；
202 4寸底；204 阵列区；
205 〃浅沟槽隔离区；206 外围区；
208 々勾槽；210 垫层；
212 〃硬式掩膜层；214 旋转涂布介电层；
216 〃图案化光刻胶；218 高密度等离子体介电层
220 〃穿遂氧化层；222 多晶硅层。
具体实施例方式为让本发明之上述目的、特征及优点能更明显易懂，以下列举一较佳实施例，并配 合附图，作详细说明如下以下为描述本发明的实施例，其为揭示本发明的主要技术特征，但不用以限定本 发明。请参照图2A，提供一衬底202，包括一阵列区204和一外围区206，衬底202的材 料例如为硅。形成例如氧化硅的垫层210于衬底202上，并形成一例如氮化硅的硬式掩膜 层212于垫层210上。接着，图形化硬式掩膜层212和垫层210，并以图形化的硬式掩膜层 212为掩膜，蚀刻衬底202，形成多个沟槽208。请参照图2B，进行一旋转涂布过程，形成一 旋转涂布介电层214于硬式掩膜层212上，并填入上述沟槽208中。接着，进行烘烤、湿氧 化、干氧化以及高温退火等制作过程，将旋转涂布介电层214的聚硅氮烷(polysilazane) 的Si-N键结转换为Si-O键结，形成二氧化硅。请参照图2C，进行一化学机械研磨过程，移 除超过硬式掩膜层212的部份旋转涂布介电层214。请参照图2D，进行一光刻过程，形成一 图案化光刻胶216，覆盖高深宽比的阵列区204，露出低深宽比的外围区206。接着，以缓冲 氢氟酸(buffer hydrogen fluoride,BHF)进行旋转涂布介电层214的第一次回蚀刻过程， 由于高深宽比的阵列区204是被图案化光刻胶216覆盖，其回蚀刻过程的范围仅有暴露的 低深宽比的外围区206。接下来，请参照图2E，移除覆盖高深宽比的阵列区204的图案化光刻胶216。请参 照图2F，以缓冲氢氟酸进行旋转涂布介电层的第二次回蚀刻过程，其范围为全面性，亦即同 时对包括高深宽比的阵列区204与低深宽比的外围区206的旋转涂布介电层214进行蚀刻，虽然低深宽比的外围区206的湿蚀刻率低于阵列区204的湿蚀刻率，但是本实施例可通 过上述步骤，调整两次缓冲氢氟酸的回蚀刻时间，即可控制最后外围区206与阵列区204的 不同旋转涂布介电层214的回蚀深度，甚至使外围区206的回蚀深度较阵列区204的回蚀 深度为深，以符合后续制作过程的需要。上述后续制作过程的需要尤其是指在闪存过程中， 外围区206比阵列区204所遇到的湿蚀刻总量(total wet etch quantity)以及氧化过程 多，所以必须有较深的旋转涂布介电层214回蚀深度，以使后续步骤中覆盖厚度更厚更深 的高密度等离子体介电层，供后续更多的湿蚀刻步骤对高密度等离子体介电层的消耗量， 以及氧化过程使主动区硅界面沉降等过程所需。另外，上述覆盖高深宽比的阵列区204，暴 露低深宽比的外围区206的图案化光刻胶216边界，较佳限制位于阵列区204最外围的主 动区硬式掩膜层212之上，而非在浅沟槽隔离区205中的旋转涂布介电层214上，因此有必要使最外围的主动区宽度增加，以容忍光刻过程对准的误差。请参照图2G，进行一高密度等离子体沉积过程，形成例如高密度等离子体二氧化 硅(high density plasma silicon dioxide,HDP)的高密度等离子体介电层218于硬式掩 膜层212上，并填入浅沟槽隔离区205的沟槽中。请参照图2H，进行一化学机械研磨过程， 移除超过硬式掩膜层212的部份高密度等离子体介电层218。请参照图21，移除硬式掩膜 层212和垫层210，成长一牺牲氧化层(图未示)，进行一离子注入步骤，接着，去除牺牲氧 化层，在衬底上成长一穿隧氧化层(tunnel oxide) 220，并沉积一多晶硅层222。后续，进行 一化学机械研磨过程，移除多余的多晶硅层222，形成自我对准浮置栅极。相对于现有半导体器件制作过程中的干蚀刻过程造成了旋转涂布过程的许多缺陷，本发明二阶段湿蚀刻过程具有以下优点不损耗氮化硅的硬式掩膜层的厚度、不影响氮 化硅的硬式掩膜层的形状、不损坏主动区的上转角、可控制高深宽比的阵列区与低深宽比 的外围区，形成不同的回蚀刻深度。虽然本发明已揭露较佳实施例如上，然其并非用以限定本发明，任何熟悉此项技术者，在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明的保护范围当 视所附的权利要求书所界定的范围为准。
权利要求
一种半导体器件的制作方法，其特征在于，所述制作方法包括提供一衬底，所述的衬底包括一阵列区和一外围区；形成一图形化的硬式掩膜层于所述衬底上；以所述的图形化的硬式掩膜层为掩膜，蚀刻所述衬底，形成多个沟槽于所述衬底中；形成一旋转涂布介电层于所述衬底上，并填入所述的多个沟槽中；进行一第一研磨过程，移除超过所述图形化的硬式掩膜层表面的部份所述的旋转涂布介电层；形成一图案化光刻胶，覆盖部份所述的阵列区的旋转涂布介电层；进行一第一回蚀刻过程，蚀刻未被所述的图案化光刻胶覆盖的外围区的旋转涂布介电层；移除所述的图案化光刻胶；进行一第二回蚀刻过程，回蚀刻所述的阵列区和外围区沟槽中的旋转涂布介电层；形成一高密度等离子体介电层，于所述的沟槽中的旋转涂布介电层上；及进行一第二研磨过程，移除超过所述的图形化的硬式掩膜层表面的部份高密度等离子体介电层，形成多个浅沟槽隔离结构。
2.如权利要求1所述的半导体器件的制作方法，其特征在于，所述的阵列区的沟槽的 深宽比大于所述的外围区的沟槽的深宽比。
3.如权利要求1所述的半导体器件的制作方法，其特征在于，所述的第一回蚀刻过程 和第二回蚀刻过程为湿蚀刻过程。
4.如权利要求1所述的半导体器件的制作方法，其特征在于，所述的图案化光刻胶的 边界位于所述的阵列区最外围的主动区的硬式掩膜层上。
5.如权利要求1所述的半导体器件的制作方法，其特征在于，所述的外围区的沟槽中 的旋转涂布介电层的蚀刻率低于所述的阵列区的沟槽中的旋转涂布介电层的蚀刻率。
6.如权利要求1所述的半导体器件的制作方法，其特征在于，所述的高密度等离子体 介电层的蚀刻率低于所述的旋转涂布介电层的蚀刻率。
7.一种闪存器件的制作方法，其特征在于，所述制作方法包括 提供一衬底，该衬底包括一阵列区和一外围区；形成一图形化的硬式掩膜层于所述的衬底上；以所述的图形化的硬式掩膜层为掩膜，蚀刻该衬底，形成多个沟槽于所述的衬底中； 形成一旋转涂布介电层于所述的衬底上，并填入所述的多个沟槽中； 进行一第一研磨过程，移除超过所述的图形化的硬式掩膜层表面的部份所述的旋转涂 布介电层；形成一图案化光刻胶，覆盖部份所述的阵列区的旋转涂布介电层； 进行一第一回蚀刻过程，蚀刻未被所述的图案化光刻胶覆盖的外围区的旋转涂布介电层；移除所述的图案化光刻胶；进行一第二回蚀刻过程，回蚀刻所述的阵列区和外围区沟槽中的旋转涂布介电层，并 调整所述的第一回蚀刻过程和所述的第二回蚀刻过程的蚀刻深度，使最后所述的外围区的 沟槽中的旋转涂布介电层的蚀刻深度不小于所述的阵列区的沟槽中的旋转涂布介电层的蚀刻深度；形成一高密度等离子体介电层，于所述的沟槽中的旋转涂布介电层上；及进行一第二研磨过程，移除超过所述的图形化的硬式掩膜层表面的部份高密度等离子 体介电层，形成多个浅沟槽隔离结构。
8.如权利要求7所述的闪存器件的制作方法，其特征在于，调整所述的第一回蚀刻过 程和第二回蚀刻过程的蚀刻深度的步骤，为使最后所述的外围区的沟槽中的旋转涂布介电 层的蚀刻深度大于所述的阵列区的沟槽中的旋转涂布介电层的蚀刻深度。
9.如权利要求7所述的闪存器件的制作方法，其特征在于，所述的阵列区的沟槽的深 宽比大于所述的外围区的沟槽的深宽比。
10.如权利要求7所述的闪存器件的制作方法，其特征在于，所述的第一回蚀刻过程和 所述的第二回蚀刻过程为湿蚀刻过程。
11.如权利要求7所述的闪存器件的制作方法，其特征在于，所述的图案化光刻胶的边 界位于所述的阵列区最外围的主动区的硬式掩膜层上。
12.如权利要求7所述的闪存器件的制作方法，其特征在于，所述的外围区的沟槽中的 旋转涂布介电层的蚀刻率低于所述的阵列区的沟槽中的旋转涂布介电层的蚀刻率。
13.如权利要求7所述的闪存器件的制作方法，其特征在于，所述的高密度等离子体介 电层的蚀刻率低于所述的旋转涂布介电层的蚀刻率。
全文摘要
本发明实施例提供一种半导体器件和闪存器件的制作方法，所述半导体器件的制作方法包括提供一衬底；形成一图形化的硬式掩膜层于衬底上；以该硬式掩膜层蚀刻衬底，形成多个沟槽于衬底中；形成一旋转涂布介电层于衬底上，并填入沟槽中；进行一第一研磨过程；形成一图案化光刻胶；进行一第一回蚀刻过程，蚀刻未被图案化光刻胶覆盖的外围区的旋转涂布介电层；移除图案化光刻胶；进行一第二回蚀刻过程，回蚀刻阵列区和外围区沟槽中的旋转涂布介电层；形成一高密度等离子体介电层，于沟槽中的旋转涂布介电层上；及进行一第二研磨过程，形成多个浅沟槽隔离结构。本发明实施例采用湿蚀刻技术来实现半导体器件的回蚀刻过程。
文档编号H01L21/8247GK101989566SQ200910165610
公开日2011年3月23日 申请日期2009年8月6日 优先权日2009年8月6日
发明者余志杰, 倪志荣 申请人:华邦电子股份有限公司