半导体器件及其制造方法

专利名称：半导体器件及其制造方法
技术领域：
本发明涉及半导体器件及其制造方法。
背景技术：
以往，以半导体器件的一种而言，已知有一种大电力用的台面(mesa)型二极管。参照图8说明公知例的台面型二极管。
在N+型半导体衬底110的表面形成有N—型半导体层111。在N—型半导体层111的表面形成有P型半导体层112，而在P型半导体层112上形成有绝缘膜113。此外，形成有与P型半导体层112电性连接的阳极电极114。
再者，形成有从P型半导体层112的表面到达N—型半导体层111的台面沟117。台面沟117形成得比N—型半导体层111更深，台面沟117的底部位于N+型半导体衬底110中。台面沟117的宽度W7为例如50pm至100jLim，其深度例如约100pm。在台面沟117内以覆盖其侧壁的形态充填有绝缘材料118。此台面沟117是发挥所谓保护环(guard ring)的功能。台面型二极管由台面沟117所包围，具有台面型的构造。此外，在半导体衬底110的背面形成有阴极电极(未图示)。
另外，关于台面型的半导体器件，记载于例如专利文献l。日本专利第3985582号公报

发明内容
(发明所欲解决的问题)然而，在所述的台面型二极管中，在将绝缘材料118充填于台面沟117内时，绝缘材料118—方面在台面沟117的底部附近会堆积超过所需程度，另一方面，在台面沟117的侧壁中，N—型半导体层111及P型半导体层112的PN接合部及其附近的区域117C，其形成厚度会比所期望的厚度更
4薄。由此，会产生发挥保护环功能的台面沟117内的PN接合部的耐压性
降低的问题。
为了因应此问题，可考虑在台面沟117的侧壁中的PN接合部及其附近的区域117c重复数次充填绝缘材料的步骤，从而形成最终具有充分厚度的绝缘材料118的方法。
然而，此方法不仅程序繁复而使加工时间增长，也难以依所期望的精确度稳定地形成绝缘材料118。再者，充填于台面沟117的绝缘材料118的量也会有比原本所需的量更显着增加的问题。结果使得台面型二极管的制造成本增加。
(解决问题的手段)
本发明的主要特征如下。本发明的半导体器件的特征在于，具备半导体衬底；半导体层，形成于该半导体衬底；电子元件(device)，形成于该半导体层；及保护环，以包围电子元件的形态形成于半导体层，而保护环包含以包围电子元件的形态形成于半导体层的多个环状沟、及充填于各沟内的绝缘材料，而各沟的深度彼此不同。
此外，本发明的半导体器件，在所述构成中，在彼此邻接的2个沟中，接近电子元件侧的沟形成为比该沟靠外侧的另一沟更浅。
或者，本发明的半导体器件，在所述构成中，在彼此邻接的2个沟中，接近电子元件侧的沟形成为比该沟靠外侧的另一沟更深。
此外，本发明的半导体器件，在所述构成中，绝缘材料是覆盖各沟内中的半导体层，并埋入各沟内的一部份或整体，且朝各沟的外侧延伸。
此外，本发明半导体器件的制造方法，其特征在于，包括在半导体衬底形成半导体层的步骤；在半导体层形成电子元件的步骤；在半导体层形成具有彼此不同的深度且包围电子元件的多个环状沟的步骤；在各沟内充填绝缘材料，而形成包围所述电子元件的保护环的步骤；及沿着保护环的外侧的区域所划定的切割线(dicing line)而切割半导体衬底及半导体层的步骤。
此外，本发明的半导体器件的制造方法，在形成所述沟的步骤中，在彼此邻接的2个沟中，接近电子元件侧的沟形成为比该沟靠外侧的另一沟更浅。或者，本发明的半导体器件的制造方法，在形成所述沟的步骤中，在彼此邻接的2个沟中，接近电子元件侧的沟形成为比该沟靠外侧的另一沟更深。
此外，本发明的半导体器件的制造方法，绝缘材料是以覆盖各沟内的半导体层，并埋入各沟内的一部份或整体，且朝各沟的外侧延伸的方式形成。
此外，本发明的半导体器件的制造方法，在所述半导体层形成多个沟
的步骤中，包含波希制程(Boschprocess)。
此外，本发明的半导体器件的特征在于，具备多个电子元件，形成于半导体层；及元件分离层，沿着各电子元件的边界而形成于半导体层；元件分离层包括多个沟，沿着各电子元件的边界而形成于半导体层；及绝缘材料，形成于各沟内。(发明效果)
依据本发明的半导体器件、半导体器件及其制造方法，由于绝缘材料以良好被覆性充填于沟内，因此在由多个环状沟所构成的保护环中，可使其PN接合部的耐压性提升，或者，可使构成元件分离层的沟内的PN接合部的耐压性提升。
此外，由于不需要公知例那样的绝缘材料重复充填步骤，因此不仅所述的保护环或元件分离层的形成步骤可比公知例更简化，也可尽量减少构成保护环等各沟所充填的绝缘材料的量。而且，不需如公知例那样担忧充填绝缘材料时的精确度及稳定性。结果，可抑制制造成本的增加。
再者，在本发明的半导体器件及其制造方法中，构成保护环的多个沟随着接近电子元件而形成为渐渐较浅时，于顺偏压(bias)时在保护环的下方，可充分确保得以流通顺向电流的区域。
此外，该多个沟随着接近电子元件而形成为渐渐较深时，于逆偏压时，由最内侧的沟，即可防止空乏层从半导体层到达顺沿切割线的切断面的破坏(damage)层。由此，即可抑制在半导体层与该破坏层的间产生泄漏电流。


图1是显示本发明第1实施形态的台面型二极管及其制造方法的剖面图。
图2是显示本发明第1实施形态的台面型图。
图3是显示本发明第1实施形态的台面型图。
图4是显示本发明第1实施形态的台面型图。
图5是显示本发明第1实施形态的台面型图。
图6是显示本发明第1实施形态的台面型图。
图7是显示本发明第2实施形态的台面型图。
图8为公知例的台面型二极管的剖面图。 图9为公知例的形成有双极性晶体管的半导体器件的剖面图。 图IO为显示本发明的半导体器件变形例的剖面图。 主要组件符号说明
10、 110、 130半导体衬底
11、 111、 131 N—型半导体层
12、 112 P型半导体层13、 113绝缘膜
13A开口部14、 114阳极电极
15 阴极电极16光刻胶层
16A第l开口部16B第2开口部
16C第3开口部17A第l沟
17B第2沟17C第3沟
18、 118、 139绝缘材料117台面沟
117C区域132第1集极层
133第2集极层134基极层
135射极层136元件分离区域
136A、 136B杂质扩散层137元件分离膜
二极管及其制造方法的剖面 二极管及其制造方法的平面 二极管及其制造方法的剖面 二极管及其制造方法的平面 二极管及其制造方法的剖面 二极管及其制造方法的剖面
7138A、 138B、 138C沟Tl 双极性晶体管W4 间隔
DL 切割线
Wl至W3、 W5、 W7宽度
W6、 W8 距离
具体实施例方式
以半导体器件为台面型二极管的情形为例说明本发明第1实施形态的半导体器件及其制造方法。图l、图2、图4、图6及图7为显示本实施形态的台面型二极管及其制造方法的剖面图。图1及图2是在供形成多个台面型二极管的半导体晶圆中，以形成1个台面型二极管的预定区域为中心予以图示。图4、图6及图7为将图1及图2的切割线DL附近局部放大显示。
此外，图3及图5为显示本发明实施形态的台面型二极管及其制造方法的平面图，且就形成多个台面型二极管的预定区域中的一部分予以显示。顺沿图3的X-X线的剖面，与图1及图2的剖面图对应，顺沿图5的Y-Y线的剖面与图4、图6及图7的剖面图对应。
如图1所示，准备例如由单结晶所构成的N+型半导体衬底10。在此半导体衬底10中，以高浓度扩散有例如磷等N型杂质。接着，由使半导体层外延(epitaxial)成长在此半导体衬底10的表面，而形成低浓度的N型半导体层，即N—型半导体层ll。另外，如所述者外，N—型半导体层ll也可为在半导体衬底10的表面扩散有杂质而成的杂质扩散区域。之后，由将例如硼等P型杂质扩散于N—型半导体层11的表面，而形成P型半导体层12。由此，在N—型半导体层11与P型半导体层12的界面，形成PN接合部。在所述构成中，半导体衬底10、 N—型半导体层11、 P型半导体层12的整体厚度，例如约200pm。
接着，如图2所示，在P型半导体层12的表面，由例如热氧化法或CVD(化学气相沉积)法而形成氧化硅膜等绝缘膜13。之后，使用掩膜对绝缘膜13的一部分进行蚀刻，且在绝缘膜13设置使P型半导体层12的一部分露出的开口部13A。此开口部13A为由切割线DL所包围的区域，且
形成于用以形成台面型二极管的预定区域的一部分。
接着，形成经由绝缘膜13的开口部13A而与P型半导体层12连接的阳极电极14。阳极电极14由铝等导电材料所构成，且由溅镀法或蒸镀法等形成。另一方面，在半导体衬底10的背面，以与阳极电极14相同的方法，形成由铝等导电材料所构成的阴极电极15。阳极电极14的配置，成为如图3的平面图所示。在此，在阳极电极14与其附近区域，构成由其下层各层所构成的电子元件，即包含N—型半导体层11与P型半导体层12的PN接合部的二极管。
其次，如图4所示，在绝缘膜13上形成具有多个开口部的光刻胶(resist)层16。光刻胶层16的多个开口部配置于阳极电极14的端边与切割线DL间的区域。此等开口部的数量虽未限定，惟在图例中，就多个开口部为第1开口部16A、第2开口部16B、第3开口部16C的3个开口部的情形进行说明。
光刻胶层16的多个开口部，即第1开口部16A、第2开口部16B、第3开口部16C，在其中彼此邻接的2个开口部中，接近阳极电极14侧的开口部，具有比该开口部靠外侧的另一开口部更窄的宽度。即，第l开口部16A的宽度Wl比第2开口部16B的宽度W2更窄，而第2开口部16B的宽度W2比第3开口部16C的宽度W3更窄(W1 <W2<W3)。开口部的数量在与所述不同时，该等宽度的关系也与所述相同。
接着，以此光刻胶层16为掩膜，首先将绝缘膜13蚀刻去除，接下来，较佳为进行在预定条件下的波希制程，由此将到达P型半导体层12、及N一型半导体层11的厚度方向的途中的区域进行蚀刻，而形成第1沟17A、第2沟17B、及第3沟17C。此波希制程为重复进行以下步骤的制程进行各向异性干蚀刻的蚀刻步骤；及在由各向异性干蚀刻所形成的沟的侧壁形成保护膜的保护膜形成步骤。
第1沟17A、第2沟17B、及第3沟17C的平面配置关系成为如图5所示。即，第1沟17A、第2沟17B、及第3沟17C依此顺序从阳极电极14朝向外侧形成为3重环状沟。
另外，在图例中，所形成的多个沟虽设为3个，惟不限定于此，也可与光刻胶层16的开口部数量对应，而为2个或4个以上。此外，此等沟的形成，除了波希制程以外的方法，也可由例如将压力环境控制在适当范围而进行的各向异性蚀刻步骤来进行。如图4及图5所示，第1沟17A、第2沟17B、第3沟17C在其中彼 此邻接的2个沟中，接近阳极电极14侧的沟形成为比该沟靠外侧的另一 沟更浅。即，第1沟17A比第2沟17B更浅，而第2沟17B比第3沟17C 更浅。沟的数量与所述不同时，该等沟的深度关系也与所述相同。
在此，关于第1沟17A、第2沟17B、第3沟17C的深度，从整体剖 面构造来看，此等多个沟随着接近阳极电极14而逐渐变浅。
此种第1沟17A、第2沟17B、及第3沟17C的深度关系，为反映当 作蚀刻时的掩膜的光刻胶层16的第1开口部16A、第2开口部16B、及 第3开口部16C的各宽度W1、 W2、 W3的大小关系，其可由所谓微负载 (micro loading)效应而获得。因此，不需要复杂的步骤，只要以一次蚀刻步 骤即可形成多个沟，即第1沟17A、第2沟17B、及第3沟17C，而可抑 制制造成本的增加。
具体而言，以获得所述效果的构成而言，第1沟17A的宽度W1、第 2沟17B的宽度W2、第3沟17C的宽度W3，分别以约3pm、约5pm、 约10pm为较佳。此时，各沟的间隔W4可设为约5pm。从第1沟17A至 第3沟17C的区域的整体宽度W5，可设为比公知例的台面沟117的宽度 W7更小，即比约50pm至约lOOjLim更小。
而且，此时的第1沟17A、第2沟17B、及第3沟17C的各深度，可 分别设在约5]am至约lO[am、约15pm至约20pm、约30pm至约40pm的 范围。在此，最深的第3沟17C的深度，以到达半导体衬底IO与N—型 半导体层ll的边界附近为较佳。
此种第1沟17A、第2沟17B、及第3沟17C的各宽度及各深度，由 进行所述波希制程，可较其他方法更确实地实现。
接着，如图6所示，在第l沟17A内、第2沟17B内、及第3沟17C 内充填绝缘材料18。绝缘材料18是在第1沟17A内、第2沟17B内、及 第3沟17C内，以覆盖P型半导体层12与N—型半导体层11的PN接合 部及其附近的区域，并埋入各沟的一部分或整体，且延伸于绝缘膜13的 一部分上的方式形成。
此绝缘材料18是由例如聚醯亚胺(polyimide)系的有机材料所构成，且 由印刷法等涂布法、或其他方法而形成。除此以外，绝缘材料18也可为
10由例如氧化硅膜、氮化硅膜等无机膜或无机材料构成，且由CVD法、或 其他方法而形成。另外，在图例中，绝缘材料18是显示各沟的整体被绝缘材料18完全 埋入的状态。进一步而言，绝缘材料18由有机材料构成时，该有机材料是于硬化 时收縮，因此视成膜条件不同，会有在各沟的开口部附近产生凹焰的情形， 而使各沟的一部分被绝缘材料18埋入。然而，在此时，各沟内的P型半 导体层12与N—型半导体层11的PN接合部及其附近的区域，被绝缘材 料18充分覆盖。如上所述，此等第1沟17A、第2沟17B、及第3沟17C的各宽度与 各深度，均比公知例的台面沟小。因此，在第1沟17A内、第2沟17B 内、及第3沟17C内的P型半导体层12与N—型半导体层11的PN接合 部及其附近的区域，绝缘材料18的被覆性比公知例更为提升。此外，较佳为绝缘膜13上的绝缘材料18，是以覆盖第1沟17A、第 2沟17B、及第3沟17C整体的方式连续形成，而其两端边中的一端边， 延伸至比第l沟17A靠近阳极电极14侦l」，而另一端边延伸至比第3沟17C 靠近切割线DL的侧。如此，即形成包围构成为二极管的电子元件，且充填有绝缘材料18 的多个沟，即由第1沟17A、第2沟17B、及第3沟17C所构成的保护环。之后，将由半导体衬底10及迭层在其上层的各层所构成的迭层体， 沿着切割线DL进行切割，由此而分离为多个台面型二极管。依据形成于此台面型二极管的保护环，在第1沟17A、第2沟17B、 及第3沟17C中，不会再有如公知例那样于P型半导体层12与N—型半 导体层11的PN接合部及其附近的区域，绝缘材料18的被覆不足的情形。 因此，可抑制所述保护环中的PN接合部的耐压性的降低。此外，形成此种保护环时，不需如公知例那样要重复绝缘材料的充填 步骤，从而于构成保护环的台面沟的PN接合部形成较厚的绝缘材料。因 此，不仅可避免步骤的繁杂化与加工时间的增长，也可易于以所期望的精 确度稳定地形成绝缘材料。此外，本实施形态的多个沟，即第1沟17A、第2沟17B、及第3沟ii17C的各宽度及各深度，比公知例的台面沟小，因此充填于全部沟的绝缘
材料量，比充填于公知例的台面沟的绝缘材料量显着变小。结果，可将台 面型二极管的制造成本，抑制成比公知例为小。
此外，构成本实施形态的保护环的沟的端边，即最外侧的第3沟17C 的端边与切割线DL的距离W6，可设为比图8所示的公知例中构成保护 环的台面沟117的端边与该切割线DL的距离W8更大。此由于从第1沟 17A至第3沟17C的区域的整体宽度W5，可设为比公知例的台面沟的宽 度W7小的缘故。由此，在本实施形态的台面型二极管中，由于第3沟17C 的外侧端边部的强度比公知例高，因此对于从外部施加的机械性冲击的耐 性变高。此外，可将l个晶片的台面型二极管的平面大小，设成比公知例 小，相当于宽度W5与宽度W7的差值。
此外，在本实施形态的保护环中，第1沟17A、第2沟17B及第3沟 17C随着接近阳极电极14而渐渐变浅。因此，在第1沟17A、第2沟17B 及第3沟17C的各底部下方，在对阳极电极14施加比阴极电极15更高的 电压而对PN接合部施加顺偏压时，可充分确保从阳极电极14朝向阴极电 极15流通顺向电流的区域。可流通此顺向电流的区域，沿着台面型二极 管的外周环绕一圈而存在，因此对于可从阴极电极15取出的电流的增加 极有助益。
此外，在对阴极电极15施加比阳极电极14更高的电压而对PN接合 部施加逆偏压时，空乏层会从N—型半导体层11扩展至半导体衬底10， 更进而有延伸至沿着切割线DL的切断面的破坏(damage)层的趋势。假定 空乏层从N—型半导体层11到达所述破坏层，则已知会在N—型半导体 层11与所述破坏层的间产生泄漏电流。相对于此，由本实施形态的保护 环的最外侧的沟，即具有最大宽度与深度的第3沟17C，即可防止空乏层 从N—型半导体层11到达沿着切割线DL的切断面的破坏层。由此，即可 抑制逆偏压时的所述泄漏电流。
另外，构成所述实施形态的保护环的多个沟，即第1沟17A、第2沟 17B、及第3沟17C，关于该等沟的深度，可以与所述相反的顺序配置。 此时，参照图7说明本发明的第2实施形态。图7为显示本实施形态的台 面型二极管及其制造方法的剖面图，且显示与图6相同的区域。第3沟17C内，并且延伸于该等沟的外侧而形成。
此时，在用于形成沟的光刻胶层16中，有关该等开口部的宽度，以 与所述相反的顺序配置第1开口部16A、第2开口部16B、及第3开口部 16C(注请参考图4)。至于其他构成及步骤与第1实施形态相同。
在本实施形态的保护环中，第1沟17A、第2沟17B及第3沟17C， 以整体的剖面构成而言，随着接近阳极电极14而渐渐变深。
因此，相较于第1实施形态，在顺偏压时，在第1沟17A、第2沟17B、 及第3沟17C的各底部下方，可从阳极电极14朝向阴极电极15流通顺向 电流的区域变小。
然而，另一方面，在逆偏压时，由于最接近二极管的沟为具有最大宽 度与深度的第1沟17A，因此相较于第1实施形态，可更确实地防止空乏 层朝向沿着切割线DL的切断面的破坏层扩展。即，于逆偏压时，相较于 第1实施形态，可确实抑制泄漏电流。除此以外，均可获得与第1实施形 态相同的效果。
另外，本发明并不限定于所述实施形态，只要不脱离其要旨的范围均 可进行改变，应毋庸赘言。
例如，在所述第1及第2实施形态中，第1沟17A、第2沟17B、及 第3沟17C虽设为形成至N—型半导体层11的厚度方向的途中，惟本发 明并不限定于此，也可适用于各沟的一部分或全部形成为比N—型半导体 层ll更深的情形。
此外，在所述第1及第2实施形态中，第1沟17A、第2沟17B、及 第3沟17C，以整体的剖面构成而言，虽随着接近阳极电极14而形成为 渐渐变浅或变深，惟本发明并不限定于此。即，第1沟17A、第2沟17B、 及第3沟17C的各深度，只要是彼此不同，则未必要渐渐变浅或变深。
此外，对于在所述第1及第2实施形态中的N+型半导体衬底10、 N—型半导体层ll、 P型半导体层12，也可将各个导电型设为相反。
此外，在所述第1及第2实施形态中，虽以台面型二极管为例进行说
明，惟本发明也可适用于其他半导体器件。例如，本发明也可适用于台面
型双极性(bipolar)晶体管、台面型MOSFET(金属氧化物半导体场效晶体 管)、台面型IGBT(Insulated Gate Bipolar Transistor,绝缘栅极双极性晶体 管)、台面型栅流体(thyristor)等。例如，以台面型双极性晶体管的情形而 言，由在P型半导体层12的表面进一步设置N型半导体层，即可获得NPN 型的双极性晶体管构造。
或者，本发明对于在半导体衬底形成半导体层，且于该半导体层形成 有任意多个电子元件(不限于二极管)的半导体器件也可适用。在此构成中， 在半导体层形成沿着各电子元件的边界延伸的元件分离层。此元件分离层 具有与所述第1沟17A、第2沟17B、及第3沟17C同样的多个沟、及形 成于各沟的绝缘材料。惟各沟的宽度或各深度，可完全相同，也可彼此不 同。
兹举此情况下的一半导体器件例，多个电子元件形成为在半导体衬底 内沿着其厚度方向流通电流的形态的双极性晶体管。图9是显示此形态的 双极性晶体管的公知例。在图9中，为了便于说明，仅显示多个双极性晶 体管中的l个双极性晶体管。
例如，在P—型半导体衬底130的表面，由外延成长法形成N—型半 导体层131，而于半导体衬底130与N—型半导体层131的边界的一部分， 形成有由N+型杂质扩散层所构成的第1集极(collector)层132。在N—型 半导体层131形成有从其表面到达第1集极层132的第2集极层133。此 外，在N—型半导体层131的表面的一部分形成由P+型杂质扩散层所构 成的基极(base)层134，而于基极层134表面的一部分，形成有由N+型杂 质扩散层所构成的射极(emitter)层135。在由此结构所成的双极性晶体管 Tl的导通(ON)状态下，于N-型半导体层131内，沿着其厚度方向，从 基极层134朝向第1集极层132流通电流，而该电流从第2集极层133导 出。此等构成NPN型双极性晶体管T1。
再者，以包围此双极性晶体管T1的形成区域，且沿着半导体衬底130 与N—型半导体层131的厚度方向延伸的方式，形成有由P+型杂质扩散
14层136A、 136B所构成的元件分离区域136。此外，包围双极性晶体管T1 的形成区域而形成有由LOCOS(Local Oxidation of Silicon,局部硅氧化)氧 化膜所构成的元件分离膜137。
再者，将本发明适用于此种双极性晶体管T1时，如图IO所示，形成 由多个沟138A、 138B、 138C及埋入于该等沟的绝缘材料139所构成的元 件分离层，以取代由杂质扩散层136A、 136B所构成的元件分离区域136。 其他构成则与图9相同。多个沟138A、 138B、 138C与绝缘材料139，与 所述第1及第2实施形态的第1沟17A、第2沟17B、及第3沟17C、及 绝缘材料18同样地形成。
另外，在图10中，虽显示形成有由LOCOS氧化膜所构成的元件分离 膜137的情形，惟也可省略此元件分离膜137的形成。此夕卜，在图10中， 多个沟138A、 138B、 138C虽仅形成于N—型半导体层131内，惟不限定 于此，也可形成为比N—型半导体层131更深，且延伸于P—型半导体衬 底10内。
由此构成，尤其是双极性晶体管Tl为高耐压晶体管时，由于可充分 提高元件分离中的耐压性，因此可确实进行元件分离。另外，本发明并 不限定于双极性晶体管Tl，对于形成有除此之外的电子元件的任意半导 体器件仍然适用。
权利要求
1、一种半导体器件，其特征在于，具备半导体衬底；半导体层，形成于该半导体衬底；电子元件，形成于该半导体层；及保护环，以包围所述电子元件的形态形成于所述半导体层；而所述保护环包含以包围所述电子元件的形态形成于所述半导体层的多个环状沟、及充填于各沟内的绝缘材料，而各沟的深度彼此不同。
2、 根据权利要求1所述的半导体器件，其特征在于，在彼此邻接的 两个所述沟中，接近所述电子元件侧的所述沟形成为比该沟靠外侧的另一 所述沟更浅。
3、 根据权利要求1所述的半导体器件，其特征在于，在彼此邻接的 两个所述沟中，接近所述电子元件侧的所述沟形成为比该沟靠外侧的另一 所述沟更深。
4、 根据权利要求1至3中任一权利要求所述的半导体器件，其特征 在于，所述绝缘材料至少覆盖各沟内中的所述半导体层，并埋入各沟内的 一部份或整体，且朝各沟的外侧延伸。
5、 一种半导体器件的制造方法，其特征在于，包括-在半导体衬底形成半导体层的步骤； 在所述半导体层形成电子元件的步骤；在所述半导体层形成具有彼此不同的深度且包围所述电子元件的多 个环状沟的步骤；在各沟内充填绝缘材料，而形成包围所述电子元件的保护环的步骤；及沿着所述保护环外侧的区域所划定的切割线而切割所述半导体衬底 及所述半导体层的步骤。
6、 根据权利要求5所述的半导体器件的制造方法，其特征在于，在 彼此邻接的两个所述沟中，接近所述电子元件侧的所述沟形成为比该沟靠 外侧的另一所述沟更浅。
7、 根据权利要求5所述的半导体器件的制造方法，其特征在于，在 彼此邻接的两个所述沟中，接近所述电子元件侧的所述沟形成为比该沟靠 外侧的另一所述沟更深。
8、 根据权利要求5至7中任一权利要求所述的半导体器件的制造方 法，其特征在于，所述绝缘材料以至少覆盖各沟内中的所述半导体层，并 埋入各沟内的一部份或整体，且朝各沟的外侧延伸的方式形成。
9、 根据权利要求5至8中任一权利要求所述的半导体器件的制造方 法，其特征在于，在所述半导体层形成多个所述沟的步骤，包含波希制程。
10、 一种半导体器件，其特征在于，具备 多个电子元件，形成于半导体层；及元件分离层，沿着各电子元件的边界延伸而形成于所述半导体层； 所述元件分离层包括多个沟，沿着各电子元件的边界延伸而形成于 所述半导体层；及绝缘材料，形成于各沟内。
全文摘要
一种既可抑制制造成本，又可谋求与保护环相接的PN接合部的耐压性提升的半导体器件及其制造方法。本发明是在半导体衬底(10)的表面形成N-型半导体层，且在其上层形成P型半导体层。在P型半导体层上形成绝缘膜。之后，形成从绝缘膜至N-型半导体层的厚度方向的途中的多个沟，即第1沟、第2沟及第3沟。多个沟在其中彼此邻接的2个沟中，接近电子元件侧，即接近阳极电极侧的沟形成为比该沟靠外侧的另一沟更浅。之后，在第1沟内、第2沟内及第3沟内充填绝缘材料。之后，将由半导体衬底及迭层于其上层的各层所构成的迭层体，沿着切割线进行切割。
文档编号H01L29/06GK101667590SQ20091016819
公开日2010年3月10日 申请日期2009年9月3日 优先权日2008年9月4日
发明者土屋尚文, 铃木彰, 龟山工次郎 申请人:三洋电机株式会社;三洋半导体株式会社;三洋半导体制造株式会社