专利名称：掩模图形检查、曝光条件验证、半导体器件的制造方法
技术领域：
本发明涉及掩模图形检查方法、曝光条件验证方法以及半导体器件的 制造方法。
背景技术：
在光掩模基板的检查中，存在掩模检查装置不能检测到的缺陷，对于 该缺陷的检查，例如包括相位偏移器(移相器)不良缺陷的检查、透过率 缺陷的检查、光掩模的OPC形状的最佳度的检查等。对于这样的检查， 不是直接对掩模的图形进行检查，而是采用如下的方法通过曝光，将掩 模图形暂时转印到晶片上的抗蚀剂膜上，并使用通过向该被转印的图形照 射光、电子束等所得到的光学显微镜图像或二次电子像进行检查。近年来， 随着设计规则的细微化，特别是对于有利于高分辨率检查的基于电子束的 检查的需求越来越高。
但是，在基于电子束的抗蚀剂膜图形检查中，存在着由于抗蚀剂膜的 带电导致图形的像的失真、对比度不足等而造成检测灵敏度显著下降的问 题。特别是在用于进行高纵横比的蚀刻的多层抗蚀剂构造中，由于晶片表面完全被比较厚的绝缘膜所覆盖，所以这些问题变得更为深刻。
发明内容
根据本发明的第一方面，提供一种掩模图形检查方法，包括以下步骤 把掩模图形转印到导体基板或半导体141上；
作成包含与上述M处于电导通状态的基板表面图形的试料，该基板 表面图形由具有与被转印的上述掩模图形对应的形状的凸图形或凹图形，
或者在上述凹图形中填埋了材料的表面层构成；
通过检测出对上述试料进行电子束照射而从上述试料的表面发出的二 次电子、反射电子和后方散射电子的至少任意一种，取得上述试料表面的 图像；和
根据上述图<|^查上述掩模图形。
根据本发明的第二方面，提供一种曝光条件验证方法，包括以下步骤
把掩模图形转印到导体基板或半导体基板上；
作成包含与上述a处于电导通状态的基板表面图形的试料，该基板 表面图形由具有与被转印的上述掩模图形对应的形状的凸图形或凹图形， 或者在上述凹图形中填埋了材料的表面层构成；
通过检测出对上述试料进行电子束照射而从上述试料的表面发出的二 次电子、反射电子和后方散射电子的至少任意一种，取得上述试料表面的 图像；
根据上述图傳趁查上述掩模图形；和
根据上述掩模图形的检查结果，对于合格的上述掩模图形，验证预先 设定的膝光条件是否合适。
根据本发明的第三方面，提供一种半导体器件的制造方法，包括通 过把采用掩模图形检查方法检查的掩模图形转印到^L上来制造半导体器 件的工序，上述掩模图形检查方法包括
把掩模图形转印到导体基板或半导体基板上；
作成包含与上述基板处于电导通状态的基板表面图形的试料，该M表面图形由具有与被转印的上述掩模图形对应的形状的凸图形或凹图形
或者在上述凹图形中填埋了材料的表面层构成；
次电子、反射电子和后方散射电子的至少任意一种，取得上述试料表面的图像；和
根据上述图4嫌查上述掩模图形。
根据本发明的第四方面，提供一种半导体器件的制造方法，包括通过使用釆用膝光条件验证方法验证的曝光条件把掩才莫图形转印到基板上来制造半导体器件的工序，
上述膝光条件验证方法包括如下步骤
把掩模图形转印到导体基板或半导体基板上；
作成包含与上述基板处于电导通状态的基板表面图形的试料，该M表面图形由具有与被转印的上述掩模图形对应的形状的凸图形或凹图形，或者在上述凹图形中填埋了材料的表面层构成；
次电子、反射电子和后方散射电子的至少任意一种，取得上述试料表面的图像；
根据上述图傳教查上述掩模图形；和
根据上述掩模图形的检查结果，对于合格的上述掩模图形，验证预先设定的膝光条件是否合适。
图l是表示本发明第1实施方式的概略顺序的流程图。
图2是表示在本发明的第1实施方式中使用的试料的一例的剖面图。
图3A 3F是说明图2所示的试料的制造方法的剖面图。
图4是表示在试料表面存在台阶的情况对检查.验证的影响的说明图。
图5是表示图2所示的试料的第1变形例的剖面图。
图6是表示图2所示的试料的第2变形例的剖面图。
8图7是表示本发明第2实施方式的概略顺序的流程图。
图8是表示在本发明的第2实施方式中使用的试料的一例的剖面图。
图9A 9G是说明图8所示的试料的制造方法的剖面图。
图IO是表示在试料表面不存在台阶的情况对检查'验证的好处的说明图。
图ll是表示图8所示的试料的1个变形例的剖面图。
具体实施例方式
下面，参照附图，对本发明的实施方式进行说明。另外，在以下的图中，对于相同部分标记相同的符号，并省略重复"^兌明。(1)第1实施方式
图1是表示本发明第1实施方式的概略顺序的流程图。本实施方式以在新作成掩模时的掩模的形成状态的检查和为了曝光条件的最佳化的^t检查为目的。对于掩模的形成状态的检查包括物理缺陷检查、相位偏移器不良缺陷检查、透过率不良缺陷检查之外、还包括OPC验证检查等。
首先，新作成(制作)作为最终的评价对象的掩模(步骤SIO)。然后，通过掩模曝光，把掩模图形转印到导体基板或半导体a上，由此作成包含具有与掩模图形对应的形状并且处于与基板电导通的状态的基板表面图形(以下称为"M表面图形")的试料(步骤S20)。步骤S20所示的步骤是本实施方式的特征步骤之一，关于试料的具体构造及其制造方法将在后面进行详细说明。
然后，把作成(制作)的试料装载到EB (电子束Electron Beam)装置上，对试料照射电子束。从试料的表面，产生二次电子，反射电子以及后方散射电子(以下称为"二次电子")，通过检测出这些二次电子等，来取得表示试料表面的状态的图像(步骤S30)。在EB装置为表象投影方式的情况下，将上述二次电子等作为被扩大投影的二次电子束成像在MCP ( Micro Channel Plate )等(未图示)的检测装置的检测面上来进行检测。接下来，使用所获得的图像对掩模图形进行检查(步骤S40)。在检查结果为由于例如不满足产品的要求规格而不合格的情况下(步骤S50)，把该结果反馈回掩模设计，如果是可修正的轻微缺陷，则对其进行修正，如果是不能修正的重大缺陷，则重新制作掩模(步骤S60),使用修正后或重新制作的掩模反复进行上述的步骤(步骤S20 S50)， 一直到达到合格为止。
在掩模图形本身无缺陷的情况下，或者在通过执行上述步骤消除了缺陷的情况下，转移到针对掩模图形而预先设定的曝光条件是否合适的验证
(步骤S70)。这里，在判定为曝光条件不合适的情况下，如果通过掩才莫修正能够克服，则进行掩模修正，或者如果曝光条件的不合适达到掩模修正不能克服的程度，则再次重新制作掩模(步骤S60),反复上述的步骤
(步骤S20 步骤S80 ), —直到使用修正后或重新制作的掩模能够达到适合的曝光条件为止。
图2的剖面图表示在图1的步骤S20形成的试料的一例。图1所示的试料Sl具有硅基板W、和在硅基板W上成膜的绝缘膜，即硅氧化膜OFl。硅氧化膜OF1上形成有与通过掩模曝光而转印的掩模图形对应的形状的凹图形HP1。本实施方式中的凹图形HP1，例如与基板表面图形对应。凹图形HP1的底面由于与珪aw的上部露出面相当，所以在凹图形HP1中与硅基板W处于电导通状态。
结合图3A 3F剖面图，对图2所示的试料Sl的制造方法进行说明。首先，使图3A所示的硅基板W的表面热氧化，由此形成硅氧化膜OF1
(图3B)。然后，在硅氧化膜OFl上形成反射防止膜AR，并进一步在反射防止膜AR的上面通过涂敷抗蚀剂材料而形成抗蚀剂膜RG (图3C )。然后使用曝光装置(未图示)曝光光掩模的掩模图形(图3D)。然后，利用例如RIE (反应离子蚀刻Reactive Ion Etching)，通过选择性地除去成为抗蚀剂膜RG的基底的反射防止膜AR和硅氧化膜OF中的位于对应掩模图形而被除去的抗蚀剂膜RG的部分的下方的部分，来进行至硅氧化膜OFl的掩模图形的转印(图3E)。最后，例如使用等离子灰化处理，
10从珪氧化膜OF1上剥离反射防止膜AR和抗蚀剂膜RG的残余部分，由此作成图2所示的试料Sl (图3F)。
这里，基于以下的理由，希望试料Sl的硅氧化膜OF1具有薄的膜厚Tl。
(1) 入射电子能量的降低为了降低基于电子束的照射的硅氧化膜OF1的带电量，硅氧化膜OF1的厚度Tl至少是使入射电子能够贯通而达到基底层的硅基板W的值。例如在入射电子能量为lkeV的情况下，如果硅氧化膜OF1的厚度Tl小于等于40nm,则入射电子能够贯通硅氧化膜OF1而到达基底层的硅基板W。并且，如果以这样的厚度形成硅氧化膜OFl，则由于可相应地设定低的入射电子的能量，所以可使用简易构成的EB装置，从而可降低掩模图形检查和曝光条件的验证所需要的成本。
(2) 图形转印性的提高在利用RIE把抗蚀剂图形转印加工到硅氧化膜OFl上时，如果硅氧化膜OF1的膜厚薄，则可把抗蚀剂图形忠实于原状地转印到硅氧化膜OF1上。
(3 )表象(写像，映射)投影方式的EB检查中的基板W的表面电位均匀性的提高在基板表面不平坦而存在台阶的情况下，基板表面附近的电位分布产生梯度，使基板表面产生的二次电子等的轨道受到大的影响，因此，在使用表象投影方式的EB检查装置的情况下，在得到的图像中成为图像失真和信号量减少的原因。对这一点，参照图4进行更具体的说明。如图4所示，在硅基板W的表面上例如形成有凸图形SP的情况下，即使假定基板表面整体为大致相同电位，在台阶的交界部BA1的附近，也会产生电位梯度，例如，从交界部BA1的边缘上的任意点105放出的二次电子束所通过的轨道是偏离的理想轨道TJi的轨道TJr。其结果，在利用表象投影方式的EB检查装置取得图像时，明显出现了在交界部BA1的图像失真和信号量的减少。因此，通过减少硅氧化膜OFl的厚度，能够降低台阶，緩和电位梯度，其结果可在表象投影方式的EB检查中实现检查性能的提高。
另一方面，如果使硅氧化膜OF1的膜厚Tl过于薄，则从二次电子的放出的角度讲，基底层的硅的作用大于硅氧化膜的作用，因而存在着二次电子放出比反而降低的问题。在本实施方式中，适当地选择电子束对试料
Sl的入射能量和硅氧化膜OF1的厚度，以使电子束能够贯通硅氧化膜OF1而到达作为基底层的基板W。
通过对图2所示的试料S1利用EB装置进行检查，由于可获得以下的好处，所以可提高掩模图形的检查性能。
1) 由于减少了带电量而提高了检查灵敏度由于凹图形HP1的底面与硅基板W的上部露出面相当，并与硅皿W构成电导通状态，所以防止了试料的被充电，从而实现了检查灵敏度的提高。
2) 由于提高了 S/N和对比度而提高了检查灵敏度在硅氧化膜(Si02)的二次电子放出比比较高，为硅(Si)层的二次电子放出比的约
1.6倍 2倍。例如在以lkeV入射了电子束的情况下，硅(Si)、硅氧化膜(Si02)的二次电子放出比分别为0.6、 1.02。因此，通过电子束的照射，能够使从硅氧化膜OF1放出的二次电子等的信号量多于从底面为硅(Si)的凹图形HP1放出的二次电子等的信号量。因此，只要4吏硅氧化膜OF1形成为充分薄达到不产生充电的程度，即可在凹图形HP1与构成残余的凸图形的硅氧化膜OF1之间获得对比度高的图像。
3) 掩模图形的转印性的提高由于图2所示的试料是利用硅氧化膜(Si02) /硅(Si)的组合来构成(作为关注图形的)凹图形和残余的凸图
形，所以与利用其他材质的组合的情况相比，能够以良好的转印性作成试料。
图5是表示作为图2所示的试料的第1变形例的试料S3的剖面图。图5所示的试料S3在半导体晶片W上形成有作为第1绝缘膜的硅氧化膜OF3,在该珪氧化膜OF3上形成多晶硅层PS1,在该多晶硅层PS1的上面形成有作为第2绝缘膜的硅氧化膜OFl。在硅氧化膜OF1上形成有具有与掩模图形对应的形状的凹图形HP1。在该变形例中，凹图形HP1例如与基板表面图形对应。在硅氧化膜OF3中，利用多晶硅形成通孔VC3，其将多晶硅层PS1与半导体晶片W电连接。该第1变形例S3，由于对于凹图形HP1是通过多晶硅层PS1、通孔VC3使其与半导体晶片W电导通，所以 在使用了 EB检查装置的掩模图形检查和/或曝光条件B中，也能够达到 与上述的试料S1相同的作用 效果。
图6是表示作为图2所示的试料的第2变形例的试料S5的剖面图。在 图6所示的试料S5中，在半导体晶片W上形成作为绝缘膜的硅氧化膜OF 5,在该硅氧化膜OF5上形成多晶硅层PS3。在多晶硅层PS3上形成具有 与掩模图形对应的形状的凹图形HP1。在多晶硅层PS3中，在构成凹图形 HP1以外的残余的凸图形的基底层的硅氧化膜OF5中，利用多晶硅形成通 孔VC5，由此将多晶硅层PS3与半导体晶片W电连接。
在本变形例中，凹图形HP1的底面与硅氧化膜OF5的上表面相当，凹 图形HP1本身虽然与半导体晶片W不导通，但由于多晶硅层PS3的残余 的凸图形部分通过通孔VC5与半导体晶片W导通，所以可防止试料S5 的带电。在本变形例中，多晶硅层PS3的残余的凸图形部分例如与J41表 面图形对应。由于利用硅氧化膜OF5构成凹图形HP1的基底层，所以在 二次电子束贯通硅氧化膜OF5的条件下通过二次电子束的照射，可获得在 与凹图形HP1相当的区域亮、在与残余的凸图形部分相当的区域暗的图 像。关于把图6所示的试料S5用于掩模图形检查和啄光条件验证时的效果， 在实质上与上述的图2的试料Sl相同。
(2)第2实施方式
参照图7至图11，对本发明的第2实施方式进行说明。 图7是表示本实施方式的概略顺序的流程图。本实施方式是在线监视 已经作成并使用的掩模的生长缺陷、和最佳膝光条件的稳定性的示例。生 长缺陷是由于对掩模反复实施曝光照射，在掩模上生成污染物质(主要是 (NH4) 2S04)而造成的缺陷。另外，通过在线监视最佳啄光条件，能够 在因啄光装置等任何原因而导致偏离了所设定的膝光条件时，即时地将曝 光条件修正到最佳化。另外，在本实施方式中，步骤S120所示的步骤是特 征步骤之一，关于试料的具体构造及其制造方法将在后面说明。
首先，通过掩模曝光，将掩模图形转印到导体基板或半导体基板上，由此，作成包含具有与掩模图形对应的形状的基板表面图形的试料(步骤
S120)。
然后，把作成的试料装载到EB (Electron Beam)装置上，对试料照 射电子束。通过检测出从试料表面发生的二次电子等，来取得表示试料表 面状态的图像(步骤S130)。在EB装置为表象投影方式的情况下，通过 将上述二次电子等扩大投影，作为二次电子束成像在MCP(Micro ￡hannd ￡late)等(未图示)的检测装置的检测面上来进行检测。
接下来，使用所获得的图像对掩模图形进行检查(步骤S140)。在检 查结果由于例如不满足制品的要求规格而不合格的情况下(步骤S150)， 分析成为不合格的主要原因，判定是由于检测到生长缺陷，还是因为某种 原因使最佳膝光条件偏离了预先设定的膝光条件(步骤S170)。在判定为 不合格的原因是掩模的生长缺陷时，暂时将掩模更换为下一个要检查的掩 模，对新的掩模进行上述的检查，并且在此期间对被更换下来的掩模进行 清洗(步骤S180)，在完成了清洗后，换下完成了检查的掩模，再次重复 进行上述的步骤(步骤S180-S170 )。
在掩模的不合格是因为最佳曝光条件的变动的情况下(步骤S170)， 通过反复进行上述的步骤(步骤S120 S170 ),优化曝光条件(步骤S190 )， 一直到合格为止，由此使曝光条件最佳化。
图8是表示在本实施方式中使用的试料的一例的剖面图。在图8所示 的试料S21中，在半导体基板W的表面部形成与掩模图形对应的凹图形 HP1,并通过利用硅氧化膜填埋该凹图形HP1而形成作为绝缘膜的TEOS 膜ll。在本实施方式中，填埋凹图形HPl的TEOS膜ll以外的基板表面 层部分为半导体晶片W的一部分，TEOS膜ll以外的半导体晶片W表面 层例如与基板表面图形对应。
下面，参照图9A 9G的剖面图，说明图8所示的试料S21的制造方法。
首先，在图9A所示的硅晶片W上成膜反射防止膜AR，进一步在反 射防止膜AR的上面通过涂敷抗蚀剂材料而成膜抗蚀剂膜RG (图9B)。
接下来，使用爆光装置(未图示)进行光掩模的掩模图形曝光(图9C)。然后，通过例如采用RIE，选择性地除去成为抗蚀剂膜RG的基底层 的反射防止膜AR和硅氧化膜OF中的位于与掩模图形相应地被除去的抗 蚀剂膜RG的部分的下方的部分，由此进行在硅晶片W表面上的掩模图形 的转印(图9D)。
然后，通过例如等离子灰化处理，从硅晶片W上剥离反射防止膜AR 和抗蚀剂膜RG的残余部分，从而形成与掩模图形对应的形状的凹图形 HP1 (图9E )。
进而，通过例如LPCVD (低压化学气相沉淀Low Pressure Chemical Vapor Deposition)，以填埋凹图形HPl的方式形成TEOS (四乙氧基硅 烷Tetra Ethoxy Silane )膜(图9F )。
最后，通过CMP (Chemical Mechanical Polishing)处理，对硅晶片 W进行研磨，研磨成仅存留并露出TEOS膜11中的填埋在凹图形HPl内 的部分(图9G )。这样^更作成了图8所示的试料S21。
在对图8所示的试料S21照射了电子束的情况下，由于从TEOS膜ll 放出的二次电子等的量，比从凹图形HPl以外的晶片W表面层放出的二 次电子等的量多，所以可获得凹图形HPl的部分亮，凹图形HPl以外的 图形部分暗的图像。
在本实施方式中，虽然也希望凹图形HPl的深度浅，即，希望TEOS 膜ll的厚度薄，但与第1实施方式同样地，选择电子束向试料S21的入射 能量和TEOS膜11的厚度，以使电子束能够贯通TEOS膜11而到达作为 基底层的141W。
在本实施方式中，由于通过用于形成TEOS膜ll的CMP工序将晶片 W的表面平坦化，所以可进一步提高晶片W的表面电位的均匀性。由此， 在使用表象投影方式的电子束检查装置的情况下，可达到进一 步提高了检 查性能的显著效果。
如果参照图IO进行更具体的说明，则由于形成在珪晶片W表面层中 的凹图形HPl被TEOS膜11填埋，并且通过当时的CMP工序使试料S21 的表面平坦化，所以在通过电子束的照射使J41表面整体成为大致等电位
15时，在TEOS膜ll的交界部BAll附近不产生电位梯度。其结果，例如从 交界部BA11上的任意点115放出的二次电子束的轨道TJr与理想的轨道 Tji 一致，从而可消除在存在表面台阶的情况下的利用表象投影方法的电子 束检查装置取得图像时可能发生的，成为问题的在交界部的图像失真、和 信号量的减少。
图11是表示图8所示的试料21的一个变形例的剖面图。通过与图8 进行对比，可明显看出，图11所示的试料S23的特征是，对应掩模图形而 形成在硅晶片W的表面的凹图形HP1未被任何材料填埋，而直接露出了 底面。即使是这样的构造，例如在形成浅的凹图形HP1的情况等，只要不 影响检查灵敏度，也可以用于掩模图形的检查和曝光条件的验证。特别是 图11的试料S23由于能够仅利用图9A至图9E的工序制成，所以具有比 图8的试料S21更容易制造的优点。 (3)半导体器件的制造方法 通过在半导体器件的检查工序中使用上述的掩模图形的检查方法和曝 光条件验证方法中的至少任意一种方法，能够以高成品率制造半导体器件。
以上，对本发明的几个实施方式进行了说明，但显而易见，本发明不 限于上述实施方式，可以在本发明的技术范围内进行各种变形实施。
例如在第1实施方式中，是将凹图形HP1规定为基板表面图形而进行 的说明，但从提供图像中的明亮部分的观点讲，将残部的凸图形定义为基 板表面图形，也不会有任何问题，因此，无论是凸图形还是凹图形，只要 根据各自的检查目的来规定^L表面图形即可。这一点对于其他实施方式 也是同样。
另夕卜，在第2实施方式中，M在半导体晶片W的表面上设置凹图形 HP1的情况进行了说明，但不限于此，也可以例如像图5和图6的变形例 所示那样，根据使用掩模的层，在半导体晶片W与凹图形HP1之间设置 其他的绝缘膜、硅层等。
另外，在对上述实施方式的说明中，对于新掩模作成时的掩模检查和 曝光条件验证、以及在线进行掩模生长缺陷的检查和啄光条件稳定性的监视，分别使用各自的试料，但对于本技术领域的技术人员来说，显而易见， 根据掩模图形的形状和所使用的工艺，在任意的检查和曝光条件验证中可 以使用任意的试料。
并且，在上述的第2实施方式中，是在掩模的生长缺陷检测后，进入 膝光条件最佳化的步骤，但不限于此，也可以并行执行掩模的生长缺陷检 测和曝光条件的最佳化。
本发明的掩模图形检查方法，包括把掩模图形转印到导体基板或半 导体基板上；作成包含与上述基板处于电导通状态的基板表面图形的试料， 该基板表面图形由具有与被转印的上述掩模图形对应的形状的凸图形或凹 图形，或者在上述凹图形中填埋了材料的表面层构成；通过检测出对上述 试料照射电子束而从上述试料的表面发生的二次电子、反射电子和后方散 射电子的至少任意一种，取得上述试料表面的图像；和根据上述图像检查 上述掩模图形。
上述的掩模图形检查方法，还包括在上述掩模图形中由于存在缺陷 而成为不合格的情况下，如果上述缺陷是可修正的轻微缺陷，则对其进行 修正，或者如果上述缺陷是不可修正的重大缺陷，则再次重新制作掩才莫； 其中，使用修正后或重新制作的掩模反复进行从上述转印到上述修正或重 新制作的步骤， 一直到上述掩模图形成为合格为止。
在上述的掩模图形检查方法中，上述基板表面图形是通过对形成在上 述基板上的绝缘层、或形成在导电层上的绝缘层进行图形形成而形成的凸 图形或凹图形，该导电层形成在上述M上并与上述J41处于电导通状态， 选择上述绝缘层的厚度和上述电子束对上述试料表面的入射能量，使上述 电子束贯通上述绝缘层而到达上述M或上述导电层。
在上述的掩模图形检查方法中，上述基板表面图形是通过对形成在绝 缘层上的、与上述基板处于电导通状态的导电层进行图形形成而形成的凸 图形或凹图形，该绝缘层形成在上述基板上，选择作为基底层的上述绝缘 层的厚度和上述电子束对上述试料表面的入射能量，使上述电子束贯通上 述绝缘层而到达上述M 。在上述的掩模图形检查方法中，上述基板表面图形是利用绝缘材料填 埋了形成在上述基板表面上的凹图形的绝缘层，选择上述绝缘层的厚度和 上述电子束对上述试料表面的入射能量，使上述电子束贯通上述绝缘层而 到达上述基板。
在上述的掩模图形检查方法中，上述基板的表面具有台阶，选择上述 绝缘膜的厚度，使在上述台阶的交界附近产生的电位梯度平緩。
在上述的掩模图形检查方法中，上述基板的表面具有台阶，选择上述 绝缘膜的厚度，使在上述台阶的交界附近产生的电位梯度平緩。
在上述的掩模图形检查方法中，上述基板表面图形是，通过选择性地 除去上述基板的表面层而形成的凹图形、或在该凹图形内填埋绝缘材料而
形成的埋入图形、或通过选择性地除去形成在上述14l上的绝缘层或导电 层而形成的凹图形。
本发明的曝光条件验证方法，包括把掩模图形转印到导体基板或半 导体基板上；作成包含与上述141处于电导通状态的基板表面图形的试料， 该基板表面图形由具有与被转印的上述掩模图形对应的形状的凸图形或凹 图形，或者在上述凹图形中填埋了材料的表面层构成；通过检测出对上述 试料照射电子束而从上述试料的表面发生的二次电子、反射电子和后方散 射电子的至少任意一种，取得上述试料表面的图像；根据上述图像检查上 述掩模图形；和根据上述掩模图形的检查结果，对于合格的上述掩模图形， 验证预先设定的曝光条件是否合适。
上述的膝光条件验证方法，还包括在判定为曝光条件不合适的情况 下，如果通过对掩模的修正能够应对，则对上述掩模进行修正，或者如果 膝光条件的不合适达到对掩模的修正不能应对的程度，则再次重新制作掩 模；和使用修正后或重新制作的掩模反复进行从上述转印到上述修正或重 新制作的步骤， 一直到获得合适的曝光条件为止。
在上述的曝光条件验证方法中，上述基板表面图形是通过对形成在上 述基板上的绝缘层、或形成在导电层上的绝缘层进行图形形成而形成的凸 图形或凹图形，该导电层形成在上述M上并与上述141处于电导通状态，选择上述绝缘层的厚度和上述电子束对上述试料表面的入射能量，使上述 电子束贯通上述绝缘层而到达上述基板或上述导电层。
在上述的爆光条件验证方法中，上述基板表面图形是通过对形成在绝 缘层上的、与上述基板处于电导通状态的导电层进行图形形成而形成的凸 图形或凹图形，该绝缘层形成在上述基板上，选择作为基底层的上述绝缘 层的厚度和上述电子束对上述试料表面的入射能量，使上述电子束贯通上 述绝缘层而到达上述a。
在上述的啄光条件验证方法中，上述基板表面图形是利用绝缘材料填
埋了形成在上述J41的表面的凹图形的绝缘层，选择上述绝缘层的厚度和 上述电子束对上述试料表面的入射能量，使上述电子束贯通上述绝缘层而 到达上述a。
在上述的曝光条件验证方法中，上述基板的表面具有台阶，选择上述 绝缘膜的厚度，使在上述台阶的交界附近产生的电位梯度平緩。
在上述的膝光条件验证方法中，上述基板的表面具有台阶，选择上述 绝缘膜的厚度，使在上述台阶的交界附近产生的电位梯度平緩。
在上述的曝光条件验证方法中，上述基板表面图形是，通过选择性地 除去上述基板的表面层而形成的凹图形、或在该凹图形内填埋绝缘材料而 形成的埋入图形、或通过选择性地除去形成在上述基板上的绝缘层或导电 层而形成的凹图形。
本发明的半导体器件的制造方法，包括通过把采用掩模图形检查方 法检查的掩模图形转印到基板上来制造半导体器件的工序，上述掩模图形 检查方法包括把掩模图形转印到导体基板或半导体J41上；作成包含与 上述基板处于电导通状态的基板表面图形的试料，该M表面图形由具有 与被转印的上述掩模图形对应的形状的凸图形或凹图形，或者在上述凹图 形中填埋了材料的表面层构成；通过检测出对上述试料照射电子束而从上 述试料的表面发生的二次电子、反射电子和后方散射电子的至少任意一种， 取得上述试料表面的图像；和根据上述图像检查上述掩模图形。
在上述的半导体器件的制造方法中，上述掩模图形检查方法还包括在由于上述掩模图形中存在缺陷而成为不合格的情况下，如果上述缺陷是 可修正的轻微缺陷，则对其进行修正，或者如果上述缺陷是不可修正的重
大缺陷，则再次重新制作掩模；其中，使用修正后或重新制作的掩模反复 进行从上述转印到上述修正或重新制作的步骤， 一直到上述掩模图形成为 合格为止。
本发明的半导体器件的制造方法，包括通过使用采用曝光条件验证方 法验证的膝光条件把掩模图形转印到基板上来制造半导体器件的工序，上 述膝光条件验证方法包括把掩模图形转印到导体基板或半导体M上； 作成包含与上述J41处于电导通状态的基板表面图形的试料，该基板表面 图形由具有与^C转印的上述掩才莫图形对应的形状的凸图形或凹图形，或者 在上述凹图形中填埋了材料的表面层构成；通过检测出对上述试料照射电 子束而从上述试料的表面发生的二次电子、反射电子和后方散射电子的至 少任意一种，取得上述试料表面的图像；根据上述图#^查上述掩模图形； 和根据上述掩模图形的检查结果，对于合格的上述掩模图形，验证预先设 定的爆光条件是否合适。
在上述的半导体器件的制造方法中，上述啄光条件验证方法还包括 在判定为曝光条件不合适的情况下，如果通过掩模的修正可以应对，则对 上述掩模进行修正，或者如果曝光条件的不合适达到通过掩模的修正不能 应对的程度，则再次重新制作掩模；和使用修正后或重新制作的掩模反复 进行从上述转印到上述修正或重新制作的步骤， 一直到获得合适的曝光条 件为止。
权利要求
1.一种掩模图形检查方法，包括把掩模图形转印到导体基板或半导体基板上；作成包含形成在绝缘层上的基板表面图形的试料，该基板表面图形由具有与被转印的上述掩模图形对应的形状的凸图形或凹图形，或者在上述凹图形中填埋了材料的表面层构成，上述绝缘层形成在上述基板上或形成在导电层上，该导电层形成在上述基板上并与上述基板处于电导通状态；通过检测出对上述试料照射电子束而从上述试料的表面发生的二次电子、反射电子和后方散射电子的至少任意一种，取得上述试料表面的图像；选择上述绝缘层的厚度和上述电子束对上述试料表面的入射能量，使上述电子束贯通上述绝缘层而到达上述基板或上述导电层；和根据上述图像检查上述掩模图形。
2. 根据权利要求l所述的掩模图形检查方法，还包括 在上述掩模图形中由于存在缺陷而成为不合格的情况下，如果上述缺陷是可修正的轻微缺陷，则对其进行修正，或者如果上述缺陷是不可修正 的重大缺陷，则再次重新制作掩^t;其中，使用修正后或重新制作的掩模反复进行从上述转印到上述修正 或重新制作的步骤， 一直到上述掩才莫图形成为合格为止。
3. 根据权利要求l所述的掩模图形检查方法，其中， 上述基板的表面具有台阶，选择上述绝缘膜的厚度，使在上述台阶的交界附近产生的电位梯度平緩。
4. 根据权利要求l所述的掩模图形检查方法，其中，上述！4i表面图形是，通过选择性地除去上述^i4i的表面层而形成的 凹图形、或在该凹图形内填埋绝缘材料而形成的埋入图形、或通过选择性 地除去形成在上述基板上的绝缘层或导电层而形成的凹图形。
5. —种啄光条件验证方法，包括把掩模图形转印到导体基板或半导体基板上； 作成包含形成在绝缘层上的基板表面图形的试料，该基板表面图形由 具有与被转印的上述掩模图形对应的形状的凸图形或凹图形，或者在上述凹图形中填埋了材料的表面层构成，上述绝缘层形成在上述基板上或形成 在导电层上，该导电层形成在上述基板上并与上述M处于电导通状态；通过检测出对上述试料照射电子束而从上述试料的表面发生的二次电 子、反射电子和后方散射电子的至少任意一种，取得上述试料表面的图像;选择上述绝缘层的厚度和上述电子束对上述试料表面的入射能量，使 上述电子束贯通上述绝缘层而到达上述基板或上述导电层；根据上述图傳趁查上述掩模图形；和根据上述掩模图形的检查结果，对于合格的上述掩模图形，验证预先 设定的膝光条件是否合适。
6. 根据权利要求5所述的曝光条件验证方法，还包括 在判定为膝光条件不合适的情况下，如果通过对掩模的修正能够应对，则对上述掩模进行修正，或者如果曝光条件的不合适达到对掩模的修正不 能应对的程度，则再次重新制作掩模；和使用修正后或重新制作的掩模反复进行从上述转印到上述修正或重新 制作的步骤， 一直到获得合适的膝光条件为止。
7. 根据权利要求5所述的啄光条件验证方法，其中， 上述M表面图形是利用绝缘材料填埋了形成在上述基板的表面的凹图形的绝缘层，选择上述绝缘层的厚度和上述电子束对上述试料表面的入射能量，使 上述电子束贯通上述绝缘层而到达上述J41。
8. 根据权利要求5所述的曝光M验证方法，其中， 上述基板的表面具有台阶，选择上述绝缘膜的厚度，使在上述台阶的交界附近产生的电位梯度平緩。
9. 一种半导体器件的制造方法，包括通过把采用掩模图形检查方法检查的掩模图形转印到J41上来制造半导体器件的工序，上述掩模图形检查方法包括把掩模图形转印到导体基板或半导体基板上；作成包含形成在绝缘层上的基板表面图形的试料，该基板表面图形由 具有与被转印的上述掩模图形对应的形状的凸图形或凹图形，或者在上述凹图形中填埋了材料的表面层构成，上述绝缘层形成在上述基板上或形成 在导电层上，该导电层形成在上述a上并与上述基板处于电导通状态；通过检测出对上述试料照射电子束而从上述试料的表面发生的二次电 子、反射电子和后方散射电子的至少任意一种，取得上述试料表面的图像；选择上述绝缘层的厚度和上述电子束对上述试料表面的入射能量，使 上述电子束贯通上述绝缘层而到达上述基板或上述导电层；和 根据上述图像险查上述掩模图形。
10. 根据权利要求9所述的半导体器件的制造方法，其中，上述掩模 图形检查方法还包4舌在由于上述掩模图形中存在缺陷而成为不合格的情况下，如果上述缺 陷是可修正的轻微缺陷，则对其进行修正，或者如果上述缺陷是不可修正 的重大缺陷，则再次重新制作掩模；其中，使用修正后或重新制作的掩模反复进行从上述转印到上迷修正 或重新制作的步骤， 一直到上述掩模图形成为合格为止。
11. 一种半导体器件的制造方法，包括通过使用采用曝光条件验证方 法验证的膝光条件把掩模图形转印到^41上来制造半导体器件的工序，上述膝光条件验证方法包括把掩模图形转印到导体基板或半导体基板上；作成包含形成在绝缘层上的基板表面图形的试料，该基板表面图形由 具有与被转印的上述掩模图形对应的形状的凸图形或凹图形，或者在上述凹图形中填埋了材料的表面层构成，上述绝缘层形成在上述基板上或形成在导电层上，该导电层形成在上述基板上并与上述基板处于电导通状态；通过检测出对上述试料照射电子束而从上述试料的表面发生的二次电子、反射电子和后方散射电子的至少任意一种，取得上述试料表面的图像;选择上述绝缘层的厚度和上述电子束对上述试料表面的入射能量，使 上述电子束贯通上述绝缘层而到达上述基板或上述导电层；根据上述图<嫌查上述掩模图形；和根据上述掩模图形的检查结果，对于合格的上述掩模图形，验证预先 设定的曝光条件是否合适。
12.根据权利要求ll所述的半导体器件的制造方法，其中，上述曝光 条件验证方法还包括在判定为曝光条件不合适的情况下，如果通过掩才莫的修正可以应对， 则对上述掩模进行修正，或者如果曝光条件的不合适达到通过掩才莫的修正 不能应对的程度，则再次重新制作掩模；和使用修正后或重新制作的掩模反复进行从上述转印到上述修正或重新 制作的步骤， 一直到获得合适的曝光条件为止。
全文摘要
本发明提供一种掩模图形检查方法，该方法包括把掩模图形转印到导体基板或半导体基板上；作成包含与上述基板处于电导通状态的基板表面图形的试料，该基板表面图形由具有与被转印的上述掩模图形对应的形状的凸图形或凹图形，或者在上述凹图形中填埋了材料的表面层构成；通过检测出对上述试料进行电子束照射而从上述试料的表面发出的二次电子、反射电子和后方散射电子的至少任意一种，取得上述试料表面的图像；和根据上述图像检查上述掩模图形。
文档编号H01L21/027GK101673048SQ20091017095
公开日2010年3月17日 申请日期2006年7月6日 优先权日2005年7月6日
发明者大西笃志, 山崎裕一郎, 长滨一郎太 申请人:株式会社东芝