专利名称：布线结构、具有该布线结构的半导体器件及其制造方法
技术领域：
本发明涉及所有使用引线4建合(wire bonding )的产品，更具体 地，涉及一种半导体芯片的布线结构、 一种具有该布线结构的半导 体器件及其制造方法。
背景技术：
电连接或物理连接至半导体芯片的下层电路(underlying circuit)的引线键合被用来将特定的半导体芯片连接至封装元件， i者如印刷电^各^反(Printed Circuit Boards, PCBs )或陶瓷冲莫块(ceramic modules )。
结合焊点(bonding pad)对应于芯片封装和包含在半导体芯片 中的集成电路之间的界面。为了传输功率、连4妄至4妄地平面、或将 输入/输出信号传送至芯片器件并从芯片器件传送输入/输出信号， 需要大量的结合焊点。将线连接至结合焊点和芯片封装，从而将芯 片和封装彼此电连接。随着半导体集成技术近期的发展，芯片中结 合焊点的面积的相对比例正逐步增加。然而，在半导体芯片〗吏用如 上所述的引线键合型封装的情况下，如果晶体管出现在结合焊点之 下，该晶体管可能会被在$I线键合的过程中使用的结合力而产生的应力所损伤或破坏。由于这个原因，不在布置结合焊点的区域下设 置晶体管是重要的。因此，结合焊点的占有区域可能减少每个晶片
基底(wafer basis )上的芯片的数量。
发明内容
因此，本发明针对一种布线结构、 一种具有该布线结构的半导 体器件及其制造方法，该布线结构、具有该布线结构的半导体器件
一个或多个问题。
本发明的一个目的在于纟是供一种布线结构、 一种具有该布线结 构的半导体器件及其制造方法，其中，金属通孔图样形成在结合焊 点(此处，结合焊点可以作为半导体器件的最上金属层)之下并用 来降低、更均匀地分配或承受在引线键合过程中施加至集成电路的 应力，从而允许集成电路位于或甚至设置在结合焊点之下。
本发明的其他优点、目的和特4正一部分将在下文中阐述， 一部 分对于本领域的^支术人员而言通过下文的实一睑将变得显而易见或 者可以从本发明的实践中获得。通过所写的说明书及其权利要求以 及附图中特别指出的结构，可以了解和获知本发明的这些目的和其 他优点。
为了实现这些目的和其他优点以及根据本发明的目的，如在本 文中所体现和概，括描述的， 一种布线结构可以包括第一金属层；
在第一金属层上的绝缘层；在绝缘层中的金属通孔图样，该金属通 孔图样被电连接至第一金属层，其中，金属通孔图样包括多个彼此 隔开的金属通孔，而每个金属通孔包括在垂直方向上延伸的垂直通 孔线和在水平方向上延伸并与垂直通孔线交叉的水平通3L线；以及 在绝缘层和金属通孔图样上的第二金属层。才艮据本发明的另一方面，半导体器件可以包4舌集成电路衬底； 在集成电路衬底上的第一金属层；在第一金属层上的绝缘层；在绝 缘层中的金属通孔图样，该金属通孔图样被电连接至第 一金属层， 其中，金属通孔图样包括多个彼此隔开的金属通孔，每个金属通孔 包括在垂直方向上延伸的垂直通孔线和在水平方向延伸并与垂直 通孔线交叉的水平通孔线；在绝缘层和金属通孔图样上的第二金属 层。
根据本发明的另外的方面， 一 种用于制造半导体器件的方法可 以包括制备集成电路衬底；在集成电路衬底上形成第一金属层； 在第 一金属层上形成绝缘层；以及在绝缘层中形成金属通孔图样， 该金属通孔图样被电连接至第一金属层，其中，金属通孔图样包括 多个彼此隔开的金属通孔，每个金属通孔包括在垂直方向上延伸的 垂直通孔线和在水平方向上延伸并与垂直通孔线交叉的水平通孔 线。
可以理解的是，本发明的上述总体描述和以下的具体描述都是 示例性的和说明性的，并且旨在提供对所要求的本发明的进一步解 释。
附图被包括用来4是供对本发明的进一步理解，并结合于此而构 成本申i青的 一部分。本发明的示例性实施例连同描述都用来解释本
发明的原理。在附图中
图1是示出了才艮据本发明的示例性布线结构的平面图； 图2是沿着图1的线I-I，截取的横截面图；以及图3是示出了关于图1中所示的金属通孔图样的金属通孔的示 例性数值的视图。
具体实施例方式
现在将详细地参照本发明的优选实施方式,附图中示出了多个 示例性实施例。在所有可能的地方，在整个附图中4吏用相同的标号 以表示相同或相似的部件。
在下文中，将参照附图描述根据本发明实施例的一种示例性布 线结构以及一种具有该示例性布线结构的半导体器件。
图1是示出了#4居本发明的示例性布线结构的平面图或布局 图；图2是沿着图1的线I-I，截取的横截面图。
参照图1和图2，才艮据本发明的布线结构包括第一金属层20、 绝缘层30、第二金属层40和金属通孔图样56。此外，具有上述布 线结构的半导体器件还可以包括集成电路衬底10和钝化层60。
首先，在集成电路邱十底10上形成第一金属层20。集成电^各坤于 底IO包括可以包括本体硅(bulk silicon)(例如非晶硅、多晶硅 和/或外延硅)的半导体衬底、半导体晶片(例如单晶硅晶片)、绝 纟彖体上石圭(silicon曙on-insulator， SOI) 4于底或包含SiGe、 Ge、 GaAs、 GaP、 InAs或InP的衬底。集成电路衬底10还可以进一步包括集成 电路结构(如此处所述)和一层或一层以上金属布线，该金属布线 被绝缘层(例如，层间电介质)覆盖，在该绝缘层上形成第一金属 层20之前可以将其平坦化(例如，通过化学机械抛光)。
在第一金属层20之上形成第二金属层40。在后段制程(Back-End-Of-Line, BEOL)互联技术中，第二金 属层40是一层作为顶部互联级金属层(top interconnection level metal layer)制造的最上金属层。第二金属层40相当于结合焊点。 同样，第 一金属层20相当于在最上金属层40前形成的第二级到末
级金属层。
在第二金属层40之前在第 一金属层20上形成绝缘层30。例如， 绝缘层30可以包括一层或一层以上Si02膜(可以由诸如正石圭酸乙 酯(TEOS)或硅烷的前驱体形成)、SiNx膜、SiON膜、磷硅酸盐 玻璃(PSG )膜、硼磷硅酸盐玻璃(BPSG )膜、包含Fe的Si02膜， 或各种类型的具有相对低的介电常数的low-k膜的任意一种，诸如 氟硅酸盐玻璃(fluorosilicate glass, FSG )或硅碳氧化物(SiOC, 可以是氢化SiOC [SiOCH])。
金属通孔图样56形成在绝纟彖层30中并用来将第一金属层20 和第二金属层40彼此电连接。金属通孔图样56包括多个彼此隔开 的金属通孔50。每个金属通孔50包括垂直通孔线52和水平通孔线 54。垂直通孔线52在垂直方向上延伸，而7jc平通^L线54在7JC平方 向上与垂直通孔线52交叉延伸。虽然在垂直通孔线52和水平通孔 线54的交叉处用正方形示出了 "交叉"区i^， ^旦由于金属通孔50 通常是一个整体结构，所以通常"交叉，，区域不是一个清楚的结构。 :换句话3兌，可以i人为金属通3L 50具有在中心基本上为正方形(或 者矩形)的部分，以及/人该处延伸的基本上为矩形的部分。虽然示 出了4个这样的矩形部分，^f旦是金属通孔50可以具有更多(例如， 6个或8个)或更少(例如，3个)这4f的矩形部分，并且示出的 矩形部分可以具有各种形状(例如正方形、半J求形、半椭圓形、作 为远离中心正方形或头巨形的端部的正方形或头巨形与半J求形或半椭 圆形的结合等)的4壬意一种。然而，尽管其4t^形状(例如"T，，形、 "H"形、"E"形、"窗框"型形状等)也是可以适用的，但是"X"形通孔可以在易于制作掩膜、光刻复制(photolithographic reproduction )和/或《1线4建合过禾呈中应力或压力分配(distribution ) 方面具有独特的优势。
在金属通孔图样56形成在如上所述的第一金属层20和第二金 属层40之间的绝^彖层30中的情况下，可以防止绝^彖层30在引线 键合的过程中由于施加至第二金属层40 (用作结合焊点)暴露的表 面的应力而引起的开裂。例如，金属通孔图样56可以吸收或者更 均匀地分配通孔图样56的区域上方的应力。金属通孔图样56的设 置允许在布线结构之下形成集成电路。因此，虽然未在图1和图2 中示出， <旦是可以在集成电路邱于底10中或上方形成集成电^各。这 里，集成电路可以指具有多个独立电路元件(诸如晶体管、二才及管、 电阻器、电容器、电感器、有源半导体器件或无源半导体器件)的 电子线^各。集成电i 各还可以包括类似于在此7>开的用于第一金属层 20的一个或一个以上金属布线层以及相应凄t量的层间电介质，其 中，这些层间电介质用来在下层金属层(underlying metal layers ) 之间以及在最上下层金属层和第 一金属层20之间实现绝纟彖。
在上述半导体器件中，考虑到半导体器件的性能、机械强度、 通孔密度等，只要金属通孔图样56的垂直通孔线(例如，垂直通 孔线52)和水平通孔线(例如，水平通孔线54)相互交叉，金属 通孔图样56可以具有各种尺寸和形状。在下文中，将参照附图描 述根据本发明的实施例的金属通孔图样56的形状。
图3是示出了关于图1中所示的金属通孔图样56的金属通孔 50的示例性数值的视图，其中以放大的比例示出了图1中所示的部 分圆形部分80。
参照图3，垂直通孔线52的宽度dl和水平通孔线54的宽度 d2可以是4皮此相等的。例如，宽度dl和/或d2可以在0.1 "m至50Mm的范围内。尽管未示出，^旦垂直通孔线52和水平通孔线54的厚 度通常是彼此相等的。
同样，垂直通孔线52的长度d5和水平通孔线54的长度d6可 以是^1此相等的。例如长度d5和/或d6可以在0.3 ,至250 〃m的范 围内。在这种情况下，水平通孔线54的边长(side length ) d7和垂 直通孔线52的边长或延伸长度d8可以是4皮此相等的，同样，在通 孔50的中心正方形另 一侧的垂直通孔线52和/或水平通孔线54的 相应的延伸长度也相等。边长或延伸长度d7或d8可以在0.1 "m至 100 A/迈的范围内。
此外，在水平方向或垂直方向上相邻的金属通孔50之间的水 平距离d3和垂直距离d4可以是4皮此相等的。水平距离d3或垂直 距离或d4可以是宽度dl或d2的1.1倍至3倍。
对于图1中所示的绝缘层30的可能的全部区域(例如，等于 在结合焊点中的第二金属层40的全部区域)来说，金属通孔图样 56所占的区域的百分比可以在1%至80%的范围内(例如10%至 60%、 20%至50%或其中任意其他的范围)。
需要注意的是，尽管图3示出了垂直通孔线52和水平通孔线 54成直角相互交叉，^旦本发明不局限于此，垂直通孔线52和水平 通孔线54可以以大于或小于直角的角度相互交叉。
在以上描述中，图3中示出的所有的金属通孔50具有相同的 形状并且以相同的距离^:此隔开。然而，本发明不局限于此，只要 每个金属通孔50的垂直通孔线52和水平通孔线54相互交叉，金 属通孔50可以具有各种形状和尺寸并且可以以不同的距离彼此隔 开。此外，上述数值可以根据设计规则值的给定的设置(given set) 适当改变。图2中示出的钝化层60界定了衬垫窗口 (pad window) 62。 衬垫窗口 62可以是结合区、探测区或其组合。即，衬垫窗口62是 指第二金属层40的暴露的表面，其中，第二金属层40用于金属衬 垫和连冲妄导线(bonding wire )的电连4妄。
在下文中，将参照图2描述一种用于制造具有根据本发明的一 个或多个实施例的布线结构的半导体器件的方法。
首先，根据传统的集成电路制造技术来制备集成电路衬底10。
接下来，通常通过溅射和/或化学气相沉积在集成电路村底10 上形成第一金属层20。第一金属层20可以包括诸如Cu、 A1或A1 合金(例i口，可以包含0.5-4.0 wt.。/o的Cu的AlCu、可以包含高达 25 at。/。的Ti的AlTi、或者可以包含高达2 wt.%的Ti和高达1 wt.0/。 的Si的AlTiSi)的金属。如本文中所述，可以通过溅射将诸如Al 或Al合金的材^H咒积、到粘合剂导体(adhesive conductor )的薄的下 部层(underlying layers )(诸如Ti或Ta)上以及在其上的可选阻挡 层(诸如TiN、 TaN、 HfN、 TiSiN或TaSiN)上，然而，如这里描 述的，通常通过电镀将Cu沉积到粘合剂导体、粘合剂导体上的阻 挡层以及阻挡层上的成核层(nucleation layer)上。在Al或Al合 金的情况下，粘合剂导体的一个薄层(诸如Ti)可以沉积在粘合剂 导体上，通常通过溅射在上部粘合剂层上5冗积i^:^ TiN或TiW合金
的小丘承卩制(hillock suppression )和/或防反射〉、余层。
*接下来，在第一金属层20上形成绝纟彖层30。例如，可以通过 各种沉积方法(诸如旋涂或化学气相沉积(CVD))在第一金属层 20上形成绝纟彖层30。
接下来，在绝缘层30中形成金属通孔图样56。例如，通过光 刻和刻蚀工艺在绝乡彖层30中对应金属通孔50的位置处形成多个开口 。可以使用诸如等离子体刻蚀或反应性离子刻蚀的各向异性刻蚀
工艺来暴露第一金属层20。其后，在开口中沉积(例如，间隙填充) 导电材料。这里，可以通过众所周知的插塞形成工艺(plug formation process)(诸如鴒插塞工艺、铝插塞工艺、铜插塞工艺或硅化物插 塞工艺)沉积导电材料。这些插塞工艺在本领域中也可以^皮认为是 "单镶嵌(single damascene )"。其后，可以通过化学才几械抛光(CMP ) 工艺抛光导电材料直到暴露绝纟彖层30。
这里，多个金属通孔50可以相互隔开以限定金属通孔图样56。 每个金属通孔50包4舌在垂直方向上延伸的垂直通孔线52和在水平 方向上延伸并与水平通孔线54交叉的水平通孔线54。
每个金属通孔50可以包括相同的材料作为芯片布线金属，诸 ^口 Cu、 Al或Al合金(例^(口，可以包含0.5-4.0 wt.o/o的Cu的AlCu、 可以包含高达25 at.Q/。的Ti的AlTi、可以包含高达2 wt.%的Ti和 高达1 wt.。/。的Si的AlTiSi )、 W、 Ti、 Ta、 Co等。可以将诸如Al、 Cu或W的材料沉积到粘合剂导体的薄的下部层(诸如Ti或Ta) 上以及在其上的可选阻挡层(i者如TiN、 TaN、 HfN、 TiSiN或TaSiN ) 上，在诸如Cu的电镀材料的情况下，诸如溅射的Cu、 Ru、 Hf的 成核层在其上方。可以通过溅射或蒸发来;:冗积i者如Al、 Cu、 Ti、 Ta、 Hf等的元素金属，然而，可以通过溅射、CVD或原子层沉积(ALD) 来沉积诸如TiN、TaN、HfN、TiSiN或TaSiN的化合物材料(compound material )。
接下来，在绝缘层30上形成电连接至金属通孔图样56的第二 金属层40。第二金属层40通常包括A1或Al合金(如此处所述)， 如此处所述，形成在如此处所述的粘合剂层和阻挡层上。/人而，可 以通过金属通孔图样56将第二金属层40电连接至第一金属层20。可选地，上述第一金属层20和第二金属层40可以是铜基导电 材料。铜基导电材料可以指纯铜或包含不可避免的杂质的铜。可选 地，铜基导电材料可以是包含少量钽、铟、锡、锌、锰、铬、钛、 锗、锶、柏、镁、铝和/或锆的铜合金。
侈'H口，可以利用《裏嵌工艺(damascene process)形成第一金属 层20和第二金属层40。
接下来，利用光刻和刻蚀工艺在第二金属层40上形成钝化层 60以形成^)"垫窗口 62。
通过以上描述显而易见的是，在4艮据本发明的布线结构、具有 该布线结构的半导体器件及其制造方法中，在结合焊点(即半导体 器件的最上金属层)之下以交叉形式形成了金属通孔图样，从而在 亏1线键合过程中承受、降低和/或更加均匀地分配施加到结合焊点的 应力。金属通孔图样的设置可以最小化芯片缺陷。
此外，通过以交叉的形式而不是网孔形式来i殳置金属通孔图 样，可以在垂直方向和水平方向上密集地形成金属通孔。这可以进 一步有凌文i也防止由结合力导致的应力的扩散(propagation ),从而降 4氐或防止绝*彖层中的裂紋的生成。
此外，可以形成4立于布线结构之下的至少一部分集成电路(例 如衬垫下方的电路[CUP])。这就允许有效的使用被结合焊点占用的 半导体芯片的区域，从而减小了芯片尺寸并且因此降低了芯片制造 成本，或者通过使得更多的芯片可用于有源电路而提高了芯片功在不脱离本发明的精神和范围内可以作各种修改及变形，这对 于本领域的技术人员而言是显而易见的。因此，本发明意在涵盖在 所附权利要求及其等同替换的范围内的对本发明的修改和变形。
权利要求
1.一种布线结构，包括第一金属层；绝缘层，在所述第一金属层上；金属通孔图样，在所述绝缘层中，被电连接到所述第一金属层，其中，所述金属通孔图样包括多个彼此隔开的金属通孔，并且每个所述金属通孔包括在垂直方向上延伸的垂直通孔线和在水平方向上延伸并与所述垂直通孔线交叉的水平通孔线；以及第二金属层，在所述绝缘层和所述金属通孔图样上。
2. 根据权利要求1所述的布线结构, 述水平通孔线具有相同的厚度。
3. 根据权利要求2所述的布线结构， 50 jum范围内。
4. 根据权利要求1所述的布线结构， 述水平通孔线具有相同的长度。其中，所述垂直通3L线和所 其中，所述厚度在0.1卿至 其中，所述垂直通3L线和所
5. 根据权利要求4所述的布线结构，其中，所述长度在0.3岬至 250 jL/m范围内。
6. 根据权利要求2所述的布线结构，其中，所述金属通孔中的相 邻垂直线和相邻水平线之间的垂直距离和水平距离是彼此相 等的。
7. 根据权利要求6所述的布线结构，其中，所述水平距离是所述 厚度的1.1至3倍。
8. 根据权利要求1所述的布线结构，其中，所述金属通孔图样占 在所述第一金属层和所述第二金属层之间的所述绝缘层的全 部区域的1%至80%的范围。
9. 根据权利要求1所述的布线结构，其中，所述垂直通孔线、所 述垂直方向、所述水平通孔线和所述水平方向在与所述第一金 属层下方的集成电路衬底平行的第 一和第二平面内，并且所述 水平方向与所述垂直方向成直角。
10. —种半导体器件，包括集成电路衬底；第一金属层，在所述集成电路衬底上； 绝缘层，在所述第一金属层上；金属通孔图样，在所述绝缘层中，所述金属通孔图样被电 连接至所述第一金属层，其中，所述金属通孔图样包括多个彼 此隔开的金属通孔，并且每个所述金属通孔包4舌在垂直方向上 延伸的垂直通孔线和在水平方向上延伸并与所述垂直通孔线 交叉的水平通孔线；以及第二金属层，在所述绝缘层和所述金属通孔图样上。
11. 根据权利要求IO所述的半导体器件，进一步包括在集成电路衬底中或上的集成电^各。
12. —种用于制造半导体器件的方法，包括制备集成电路衬底；在所述集成电路衬底上形成第一金属层；在所述第一金属层上形成绝缘层；以及在所述绝缘层中形成金属通孔图样，所述金属通孔图样被 电连接至所述第一金属层，其中，所述金属通孔图样包括多个 -波此隔开的金属通孔，并且每个所述金属通孔包括在垂直方向 上延伸的垂直通3L线和在7jc平方向上延伸并与所述垂直通孑L线交叉的水平通孔线。
13. #>据;^又利要求12所述的方法，其中，所述垂直通孔线和所述 水平通孔线具有相同的厚度。
14. 才艮据斥又利要求12所述的方法，其中，所述垂直通孔线和所述 水平通孔线具有相同的长度。
15. 根据权利要求12所述的方法，其中，所述金属通孔中相邻的 垂直线和相邻的水平线之间的垂直3巨离和水平3巨离是4皮此相 等的。
16. 才艮据4又利要求12所述的方法，进一步包4舌在所述绝缘层上形成第二金属层，所述第二金属层被电连 接到所述金属通孔图样。
全文摘要
本发明披露了一种布线结构、一种具有该结构的半导体器件及其制造方法。该布线结构包括第一金属层；在第一金属层上的第二金属层；第一金属层和第二金属层之间的绝缘层；以及形成在绝缘层中的金属通孔图样，该金属通孔图样将第一和第二金属层彼此电连接。该金属通孔图样包括多个彼此隔开的金属通孔，并且每个金属通孔包括在垂直方向上延伸的垂直通孔线和在水平方向上延伸并与垂直通孔线交叉的水平通孔线。布线结构可以实现最小化的芯片缺陷、绝缘层中更少的裂纹、半导体芯片的占用区域的有效利用以及减小的芯片尺寸和降低的制造成本。
文档编号H01L21/768GK101685812SQ20091017614
公开日2010年3月31日 申请日期2009年9月22日 优先权日2008年9月22日
发明者李玟炯 申请人:东部高科股份有限公司