专利名称：半导体装置的制作方法
技术领域：
本发明涉及降低基极区域的电阻而抑制闩锁(latch up)的半导体装置。
背景技术：
以IGBT(绝缘栅双极型晶体管Insulated Gate Bipolar Transistor)等为典型 的称为功率器件的半导体装置，发展其高耐压、大电流化而在控制例如新干线及其运输及 交通领域、产业用机器领域等的电力的装置上得到广泛应用。 这种半导体装置通过进行导通、截止的切换动作来控制大电流。在进行切换动作 时要求在称为SOA(安全操作区域)的区域进行切换。SOA规定半导体装置进行导通、截止 时的安全动作区域。具体地说，SOA规定集电极电流(Ic)和集电极-发射极电压(Vce)的 动作轨迹应该得到约束的范围。S0A由Ic的额定电流和Vce的额定电压来规定。特别是规 定截止时的Ic-Vce动作轨迹的S0A被称为RBS0A(反偏压(Reverse Bias) S0A)。在实际的 IGBT等半导体装置中进行缓冲(s皿bber)电路等的设计，以不超过该SOA。
如此在RBSOA等SOA的范围内进行半导体装置的切换，对使半导体装置安全动作 而言是必需的。但是，有这种情况，例如在P型的基极层中蓄积了空穴而基极层被充电。这 充电的结果，认为在半导体装置上寄生地形成的晶闸管(thyristor)导通而引起闩锁现 象。在这种情况下，认为会脱离上述SOA并给半导体装置带来损伤。 作为抑制上述闩锁的方法，例如在专利文献1中公开了在主体(body)区域形成p
型的高浓度区域而抑制寄生晶闸管的导通动作的结构。 专利文献1 :日本特开2001-308328号公报 专利文献2 :日本特开平08-330589号公报 专利文献3 :日本特开2004-095962号公报 专利文献4 :日本特开2003-101019号公报 专利文献5 :日本特开2004-303964号公报 专利文献6 :日本特开2001-168333号公报 借助上述专利文献1的方法的闩锁现象的抑制是在基极区域形成新的P+层。该 P+层的附加会影响半导体装置的阈值电压等的诸特性。这不仅在专利文献1所公开的结 构，例如在提高基极层本身的杂质浓度而谋求基极区域的低电阻化时也同样。如此，需要在 考虑诸特性伴随基极层的杂质轮廓(profile)变化而发生的变动的基础上进行上述P+层 的形成。因而出现了如何选择是牺牲半导体装置诸特性的最优化而进行闩锁抑制，还是牺 牲充分的闩锁抑制而进行诸特性的最优化的问题。
发明内容
本发明为解决上述那样的课题构思而成，其目的在于提供一种不影响半导体装置
的阈值电压等诸特性的情况下进行闩锁抑制并能改善RBSOA的半导体装置。
本发明的半导体装置具备第一导电型的半导体衬底；在该半导体衬底的表面形成的第二导电型的基极区域；在该基极区域的表面形成的第一导电型的源极区域；在该半 导体衬底的背面形成的第二导电型的集电极区域；在沟槽内隔着栅极绝缘膜形成的沟槽 栅，所述沟槽形成为贯通该源极区域及该基极区域；在接触沟内形成的导电层，所述接触沟 形成为贯通该源极区域；与该导电层及该源极区域相接的源电极；以及杂质浓度比该基极 区域高的第二导电型的闩锁抑制区域，该闩锁抑制区域与该导电层相接而形成在该基极区 域。其特征在于该栅极绝缘膜和该闩锁抑制区域的距离是该沟槽栅在该基极层形成的最 大耗尽层宽度以上。 本发明的半导体装置具备第一导电型的半导体衬底；在该半导体衬底的表面形 成的第二导电型的基极区域；在该基极区域的表面形成的第一导电型的源极区域；杂质浓 度比该基极区域高的第二导电型的高浓度杂质区域，该第二导电型的高浓度杂质区域与该 源极区域相接而形成在该基极区域的表面；在该半导体衬底的背面形成的第二导电型的集 电极区域；在沟槽内隔着栅极绝缘膜形成的沟槽栅，所述沟槽以贯通该源极区域的方式形 成在该基极区域；与该沟槽栅平行地形成在比该高浓度杂质区域更靠该沟槽栅一侧的伪沟 槽；以及与该高浓度杂质区域及该源极区域相接的源电极。其特征在于该伪沟槽形成为 具有缝隙。(发明效果) 通过本发明抑制对半导体装置特性的影响，从而能够抑制闩锁。
图1是实施方式1的半导体装置的平面图。 图2是沿图1的2-2剖面的示图，是用于说明闩锁抑制区域的图。 图3是沿图1的3-3剖面的示图。 图4是沿图1的4-4剖面的示图。 图5是说明最大耗尽层宽度的基极浓度依存性的图。 图6是实施方式2的半导体装置的平面图。 图7是沿图6的7-7剖面的示图，是说明伪沟槽的缝隙的图。 图8是沿图6的8-8剖面的示图。 图9是沿图6的9-9剖面的示图。 图10是伪沟槽和沟槽栅被交互配置的半导体装置的平面图。 图11是沿图10的11-11剖面的示图，是说明伪沟槽的缝隙的图。 图12是沿图10的12-12剖面的示图。 图13是沿图10的13-13剖面的示图。 图14是以凹形状形成源极区域的半导体装置的平面图。 图15是沿图14的15-15剖面的示图。 图16是沿图14的16-16剖面的示图。 图17是沿图14的17-17剖面的示图。(符号说明) 20沟槽栅；22栅极绝缘膜；23伪沟槽；24源极区域；26P+区域；30接触沟；31导 电层；32基极区域；34闩锁抑制区域；60半导体衬底；64集电极区域；68源电极。
具体实施方式
实施方式1 本实施方式涉及抑制对半导体装置特性的影响而能抑制闩锁的半导体装置。图 1 图5是说明本实施方式的半导体装置的图。在这些图中，标记了同一符号的部分是归为 同一概念的部分或者由同一材料构成的部分，因此有不重复说明的情况。在其它实施方式 中说明的图中也同样。 图1是本实施方式的半导体装置的平面图。被传输栅极驱动信号的沟槽栅20形 成为与栅极绝缘膜22相接。与栅极绝缘膜22相接而形成源极区域24。源极区域24是被 掺杂n型杂质的区域。而且，与源极区域24相接而形成P+区域26。 P+区域26为高浓度 杂质区域，是P型杂质以高浓度掺杂的区域。再者，高浓度杂质区域是指被掺杂的杂质浓度 比后述的基极层更高的区域，是主要用于决定基极层的电位的区域。在本实施方式中高浓 度杂质区域是P+区域26。 而且，在源极区域24形成有接触沟30。在图1中用虚线表示接触沟30。接触沟 30是被导电层31填埋的沟。如果导电层31由导电体形成就没有特别的限定，典型的由？+ 多晶硅形成。具备这样的导电层31的接触沟30，形成在沟槽栅20与其它沟槽栅20之间。 以下，参照图2，对本实施方式的半导体装置进行说明。 图2是说明上述接触沟30的剖面等的图。图2是沿图1的2-2线的剖视图。在 图2中为了方便说明，记载了图1中没有记载的绝缘膜66和源电极68。在图1中，用线围 起来表示的、将源电极68与P+区域26或源极区域24等相接而取得接触的部分设为接触 部28。 又，本实施方式的半导体装置与众所周知的纵型功率器件的结构同样地，具备n 型的导电率调制区域的半导体衬底60。在半导体衬底60的表面形成有基极区域32。基极 区域32为p型的半导体层。基极区域32与上述沟槽栅20 —起形成MOS结构，是进行众所 周知的纵型功率器件的导通/截止动作的区域。另一方面在半导体衬底60的背面形成有 n型的载流子抑制区域62。此外，与载流子抑制区域62相接地形成p型的集电极区域64。 这些结构及功能是众所周知的，因此不做详细说明。 如图2所示，在本实施方式中接触沟30贯通源极区域24而到达基极区域32。又， 在基极区域32，与形成在接触沟30内的导电层31相接地形成有闩锁抑制区域34。闩锁抑 制区域34是p型的半导体层，是使杂质浓度比上述基极区域32更高地进行杂质注入的区 域。闩锁抑制区域34经由导电层31连接到源电极68。故，如后所述，能够通过闩锁抑制区 域34降低基极区域32的电阻。 作为闩锁抑制区域34的形成方法，例示了以下方法。S卩，闩锁抑制区域34是在形 成接触沟30之后在接触沟30被导电层31埋入之前进行离子注入而形成的。为了縮短工 序，该离子注入是以将接触沟30开口时使用的抗蚀剂图案等为掩模进行的。如此在比源极 区域24更深的基极区域32，形成与导电层31相接的闩锁抑制区域34。
用于形成闩锁抑制区域34的离子注入，实施适当倾斜注入等。在本实施方式中， 闩锁抑制区域34的轮廓被定为闩锁抑制区域34和栅极绝缘膜22的间隔满足以下条件。 即，闩锁抑制区域34和栅极绝缘膜22的距离D满足以下的公式。
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[数学式1]
「 ， n/2fi^o-2^, ,
" > -^ =max e s =基极区域的相对介电常数
￡0=真空的介电常数
①F二费米势
q二电荷 NA =基极区域的载流子密度[/cm3]
xd max =最大耗尽层宽度 上述公式是规定闩锁抑制区域34和栅极绝缘膜22的距离D成为比最大耗尽层宽 度xd max大的值的公式。该最大耗尽层宽度xd max是对沟槽栅20施加了与上述M0S结构 的阈值电压相当的电压时形成在基极区域32的耗尽层的宽度。在IGBT等的功率器件中，
若算出xd max的典型值，则成为3936ATNA(/cm3) xlE4[ ium]程度。在此，一般功率
器件的基极浓度(基极区域的载流子密度)为1. 0E16 1. 0E18/cm3。此外，栅极绝缘膜的 膜厚(Tox)为0. 1 ii m程度。费米势Of为0. 6V程度。图5是以这些为前提将xd max的 NA依存性图表化的图。由图5可知基极浓度在1.0E16 1.0E18/cm3的范围内，xd max是 Tox的4倍以下。如此，闩锁抑制区域34形成在这样的场所，即沟槽栅20不到达在基极区 域32形成的耗尽层的场所。接着，参照图3，对没有形成闩锁抑制区域34的区域进行说明。
图3是沿图1的3-3线的剖视图。在该剖面中，在基极区域32上与源极区域24 相接地形成有P+区域26。 P+区域26与发射极电极68连接，降低决定基极区域32的电位 时的发射极电极68与基极区域32之间的电阻。接着，对沿着沟槽栅20的长边方向的剖视 图即图4进行说明。 图4是沿图1的4-4线的剖视图。图4中的闩锁抑制区域34的宽度表示闩锁抑 制区域34的沟槽栅20长边方向的幅度。在沟槽栅20长边方向上没有上述公式1那样的 限制，因此闩锁抑制区域34的宽度形成为较宽。如此较宽地形成宽度，能够促进基极区域 32的低电阻化。 本实施方式的主要特征在于具备与填埋接触沟30的导电层31相接而形成在基极 区域32的闩锁抑制区域34。基极区域32中的空穴能够通过闩锁抑制区域34而溜到基极 区域32的外部。因而，能够抑制成为由源极区域24-基极区域32-半导体衬底60-集电极 区域64构成的寄生晶闸管闩锁的因素的基极区域32的充电。 特别是，在源极区域24正下方的基极区域32中的空穴，因在其附近没有空穴的通 路而往往滞留在基极区域32。可是依据本实施方式的结构，在源极区域24正下方的基极区 域32中的空穴经由闩锁抑制区域34迅速排出到源极区域24的外部，因此源极区域24被 低电阻化。因而能够提高抗闩锁能力。 如此，在基极区域32形成新的P+区域即闩锁抑制区域34，还会影响半导体装置的 其它特性。具体地说，可举出对由沟槽栅20及栅极绝缘膜22及基极区域32构成的MOS结 构的阈值电压的影响等。但是依据本实施方式的结构，由于闩锁抑制区域34和栅极绝缘膜 22仅相隔之前定义的距离D，在基极区域32形成的耗尽层不会到达闩锁抑制区域34。因 而，即使形成闩锁抑制区域34，也不会对半导体装置的其它特性产生有意的影响。这有以下
6优点消除了例如在增加整个基极区域的杂质掺杂量并使基极区域低电阻化时，考虑对其 它特性的影响而无法做充分的低电阻化的情况下，如何选择的问题。 此外，如本发明那样抑制闩锁，在不影响半导体层诸特性的情况下能够改善 RBSOA，在此特点上也是有意义的。 在此，形成反转层，当在沟槽发生可动电荷时栅极(沟槽栅)上被施加的电压即阈
值电压Vth由以下公式来表示。[数学式2] Vth = _QB/C0X+VFB+2OF QB = _qNA xd max C。，二栅极氧化膜的电容 VFB =没有频带偏移的电压 在该公式中，与提供上述距离D的公式相同的记号与上述相同。最大耗尽层宽度 xdmax是表面电势成为费米势2倍时获得的。这与在基极区域形成反转层对应。Qe是在基极 区域中耗尽层延伸的区域的每单位面的电荷量。因而由耗尽层延伸的区域的每单位面积的 电荷量(QB)来决定Vth。即，当基极电位和源极电位相等的场合，比最大耗尽层宽度xdmax 更加外侧的杂质浓度不会影响Vth。因而如本实施方式的结构那样通过使闩锁抑制区域34 与栅极绝缘膜22的相隔距离比由xdmax决定的值还大，能够在不影响Vth的情况下将基极 区域低电阻化。再者，要获得本实施方式的效果，理想的情况是基极电位与源极电位相等， 但是即使两者有差异也在能忽略闩锁抑制区域对Vth的影响的情况下，能够得到本实施方 式的效果。 本实施方式的闩锁抑制区域34形成在基极区域32，但对其深度没有特别的限定。 例如，即使接触沟30以达到基极区域32和源极区域24的界面的方式贯通源极区域24而 形成的情况下，也能在基极区域32形成闩锁抑制区域34，因此不会丢失本发明的效果。因 而只要能得到本发明的效果，接触沟30的深度就可任意。 但是，如果在比P+区域26更深的场所形成闩锁抑制区域34，则对基极区域32的 低电阻化是有效果的。在这种情况下，将接触沟30形成至所希望的深度即可。如果令接触 沟30形成至基极区域32，则与接触沟30形成至基极区域32和源极区域24的界面的情况 相比，能够降低为形成闩锁抑制区域34而离子注入时的注入能量。如果降低注入能量而 形成闩锁抑制区域34，则对闩锁抑制区域34扩展的控制性变高，能够稳定地形成确保上述 "距离D"的闩锁抑制区域34。 在本实施方式中特定了导电型，但是并不特别限定于上述导电型的组合。此外，只
要不超出本发明范围的情况下，可做各式各样的变形。 实施方式2 本实施方式涉及通过在伪沟槽形成缝隙来进行基极区域的低电阻化的半导体装 置。参照图6 图17，说明本实施方式。 图6是本实施方式的半导体装置的平面图。由图6可知伪沟槽23具有缝隙而形 成为不连续且线形。伪沟槽23通常与沟槽栅20并行形成。又，源极区域24沿着栅极绝缘 膜22而形成。源极区域24在从栅极绝缘膜22朝着伪沟槽23的方向上具备形成为较短的 部分和形成为较长的部分。上述形成为较长的部分形成为到达伪沟槽23的缝隙。
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图7是说明这种伪沟槽23的缝隙的图。在此，伪沟槽23是间苗的沟槽栅，不接受 栅极驱动信号的供给。伪沟槽23专门为抑制饱和电流及提高抗短路能力而形成的。S卩，伪 沟槽23本来能够用作沟槽栅，但是为了减小M0S部的总沟道长度使饱和电流成为适当值， 是不与栅极电极连接的沟槽。图7是沿图6的7-7线的剖视图。在图7中为了方便说明， 记载了在图6中没有记载的绝缘膜66和源电极68。在图6中，将用线围起来的、将源电极 68与P+区域26或源极区域24等相接而得到接触的部分设为接触部28。
由图7可知在伪沟槽23的缝隙中，位于源极区域24正下方的基极区域32与高浓 度杂质区域的P+区域26电连接并确保了空穴的排出路径。 图8是表示伪沟槽23的配置的剖面，是图6的8_8剖面。此外图9是图6的9_9 剖面。由图8可知一部分基极区域32被伪沟槽23和沟槽栅20所夹持。伪沟槽23在深度 方向上与沟槽栅20同样地，形成为到达半导体衬底60。 如在实施方式1中说明的那样，想要抑制闩锁，就必需在元件截止时等使源极区 域24正下方的基极区域32的空穴迅速排出。在本实施方式中在伪沟槽23设置缝隙，重新 形成源极区域24正下方的基极区域32中的空穴的排出目的地。 在此，例如在伪沟槽没有缝隙的场合，图6的源极区域24形成为较长的部分的正 下方的空穴向形成在与沟槽栅20的长边方向平行的方向的P+区域26迁移并向基极区域 32外部排出。即，空穴能够向图6中用箭头A和箭头B表示的方向溜走。可是在本实施方 式的结构中由于伪沟槽23具有缝隙，在源极区域24正下方的基极区域32中的空穴也能向 图6的箭头C表示的方向排出。因而能够将基极区域32低电阻化，并能抑制半导体装置的 闩锁。 如上所述，本实施方式的特征在于将具有缝隙的伪沟槽23配置在比P+区域26的 一部分更靠沟槽栅20的一侧。从而能够使源极区域24正下方的空穴，通过伪沟槽23的缝 隙而向与从伪沟槽23朝着沟槽栅20的方向相反的方向的P+区域26排出。本实施方式通 过这种结构，能够实现在连续形成伪沟槽时没有实现的基极区域32的低电阻化。接着，借 助图10-图12及图14-图16，说明本发明的变形例。 图10-图12是说明沟槽栅和伪沟槽以1 : l的比率配置时应用本发明的半导体装 置的结构的图。图IO是说明该变形例的平面图。形成为线形且不连续地具有缝隙的l个 伪沟槽23对从沟槽栅20延伸的源极区域24及从其它沟槽栅(未图示)延伸的源极区域 24，分别供给不同的缝隙。因而从伪沟槽23观看时对于配置在左右的个别源极区域24，分 别提供空穴的排出路径。再者，图11是沿图10的11-11线的剖视图。图12是沿图10的 12-12线的剖视图。图13是沿图10的13-13线的剖视图。 图14-图16是说明源极区域24的形状为凹形状而进行基极区域的低电阻化的半 导体装置的图。图14是说明该变形例的平面图的图。如上述那样，伪沟槽23具有缝隙。 该变形例中特征在于源极区域24的平面图中看到的形状为凹形状。为了使半导体装置的 饱和电流成为适当值，在较宽的范围内形成源极区域24的形成为较长的部分。在这种情况 下，特别难排出源极区域24形成为较长的部分的中央部分正下方的基极区域32中的空穴。 可是如本实施方式那样确保充分的源极区域24，且将源极区域24做成凹形状时，也容易向 P+区域26排出源极区域24形成为较长的部分的中央部分正下方的基极区域32中的空穴。 因而提高了将基极区域32低电阻化的效果。再者，图15是沿图14的15-15线的剖视图。图16是沿图14的16-16线的剖视图。图17是沿图14的17-17线的剖视图。 如上所述，本发明通过令伪沟槽具有缝隙实现基极层的低电阻化，或者将源极区
域24的形状做成例如凹形状来进行源极区域24的低电阻化，并非有意影响半导体装置的
诸特性。再者，只要不超出本发明的范围，本发明可做各式各样的变形。例如，源极区域24
形成为较长的部分达到伪沟槽的缝隙，但并不限定于此。即，只要源极区域24正下方的基
极区域32中的空穴能够通过伪沟槽23的缝隙排出到P+区域26，源极区域24的形状就没
有限定。
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权利要求
一种半导体装置，其特征在于具备第一导电型的半导体衬底；在所述半导体衬底的表面形成的第二导电型的基极区域；在所述基极区域的表面形成的第一导电型的源极区域；在所述半导体衬底的背面形成的第二导电型的集电极区域；在沟槽内隔着栅极绝缘膜而形成的沟槽栅，所述沟槽形成为贯通所述源极区域及所述基极区域；形成在接触沟内的导电层，所述接触沟形成为贯通所述源极区域；与所述导电层及所述源极区域相接的源电极；以及杂质浓度比所述基极区域高的第二导电型的闩锁抑制区域，该闩锁抑制区域与所述导电层相接而形成在所述基极区域，所述栅极绝缘膜和所述闩锁抑制区域的距离为所述沟槽栅在所述基极层形成的最大耗尽层宽度以上。
2. 如权利要求1所述的半导体装置，其特征在于所述接触沟的深度达到所述基极区域。
3. —种半导体装置，其特征在于具备 第一导电型的半导体衬底；在所述半导体衬底的表面形成的第二导电型的基极区域； 在所述基极区域的表面形成的第一导电型的源极区域；杂质浓度比所述基极区域高的第二导电型的高浓度杂质区域，该第二导电型的高浓度 杂质区域与所述源极区域相接而形成在所述基极区域的表面； 在所述半导体衬底的背面形成的第二导电型的集电极区域；在沟槽内隔着栅极绝缘膜而形成的沟槽栅，所述沟槽以贯通所述源极区域的方式形成 在所述基极区域；与所述沟槽栅平行地形成在比所述高浓度杂质区域更靠所述沟槽栅一侧的伪沟槽；以及与所述高浓度杂质区域及所述源极区域相接的源电极， 所述伪沟槽形成为具有缝隙。
4. 如权利要求3所述的半导体装置，其特征在于所述源极区域达到所述伪沟槽的缝隙。
5. 如权利要求3所述的半导体装置，其特征在于所述伪沟槽的深度达到所述基极区 域和所述半导体衬底的界面。
全文摘要
本发明提供一种在不影响其它特性的情况下进行基极区域的低电阻化的半导体装置。该半导体装置具备第一导电型的半导体衬底；该半导体衬底表面的第二导电型的基极区域；该基极区域表面的第一导电型的源极区域；该半导体衬底背面的第二导电型的集电极区域；在贯通该源极区域及该基极区域的沟槽内隔着栅极绝缘膜形成的沟槽栅；在以贯通该源极区域的方式形成的接触沟内形成的导电层；与该导电层及该源极区域相接的源电极；以及杂质浓度比该基极区域更高的第二导电型的闩锁抑制区域，该闩锁抑制区域与该导电层相接而形成在该基极区域。又，该栅极绝缘膜与该闩锁抑制区域的距离为该沟槽栅在该基极层形成的最大耗尽层宽度以上。
文档编号H01L29/36GK101794813SQ20091017949
公开日2010年8月4日 申请日期2009年10月9日 优先权日2009年2月2日
发明者奥野高广, 楠茂 申请人:三菱电机株式会社