专利名称：静电放电保护电路以及集成电路的制作方法
技术领域：
本发明是关于一种静电放电(electrostatic discharge,以下简称为ESD)保护 电路以及集成电路，且特别是关于一种使用扩散电阻(diffusion resistor)及寄生二极管 (parasitic diode)的ESD保护电路以及集成电路。
背景技术：
从半导体的制造工艺发展看来，互补金属氧化物半导体(complementary metal-oxide-semiconductor,以下简称为CMOS)晶体管的尺寸已达到亚微米 (sub-micron)级别，提升了超大规模集成(verylarge scale integrated,以下简称 为VLSI)电路的性能及计算速度。随着VLSI电路尺寸的縮小，VLSI电路的ESD公差 (tolerance)及可靠性也在很大程度上降低。 ESD模型包含人体模型(human-body model, HBM)，机器模型(machine model, 匪)以及充电装置模型(charged-device model,CDM)。这三种模型均产生几安培(ampere) 的瞬时电流，且所述瞬时电流仅持续几百甚到几个纳秒(nanosecond)。 [OO(H] 由于VLSI电路的尺寸已縮减到微米(micrometer)或纳米(nanometer)级别，当 ESD电流过度超过内部电路的极限时，ESD会轻易地损坏所述VLSI电路。若增加VLSI电路 的导线宽度，VLSI电路就可以容忍或忍受较大的ESD电流，但VLSI电路的尺寸则会增大。 此外，增加芯片内的电路也会增大芯片的尺寸。 一种避免ESD损坏VLSI电路的可选方案是 防止ESD电流流经内部电路，其中限制ESD电流流经内部电路是本发明的发明重点。
发明内容
为解决以上技术问题，本发明提供了一种静电放电保护电路以及集成电路。
本发明提供了一种集成电路，包含基垫单元，内部电路，以及静电放电保护电路。 其中基垫单元耦接于第一节点，用于接收或传输信号；内部电路耦接于第一节点，用于处理
信号；以及静电放电保护电路，包含静电放电箝位电路，第一限流分流单元，以及第二限 流分流单元。其中静电放电箝位电路耦接于第一节点，用于箝位流经第一节点的静电放电 电流；第一限流分流单元通过第一节点耦接于基垫单元，用于限制静电放电电流并分流部 分静电放电电流到第一电压通路；以及第二限流分流单元耦接于第一限流分流单元，用于 限制静电放电电流并分流部分静电放电电流到第二电压通路。 本发明另提供了一种ESD保护电路，用于保护内部电路以防受ESD电流损坏。所 述ESD保护电路包含第一扩散电阻以及第二扩散电阻。其中，第一扩散电阻耦接于基垫单 元及内部电路，用于限制ESD电流并分流部分ESD电流到第一电压通路，第二扩散电阻耦接 于第一扩散电阻，用于限制ESD电流并分流部分ESD电流到第二电压通路。当第一扩散电 阻为N型时，第二扩散电阻为不同于N型的类型，当第一扩散电阻为P型时，第二扩散电阻 为不同于P型的类型。 本发明提供的ESD保护电路以及集成电路，通过限制ESD电流流经内部电路，可以避免过载的ESD电流损坏VLSI电路，同时不会增大VLSI电路的尺寸。
图1是包含ESD保护电路的集成电路的示意图。
图2是依据本发明一实施方式的ESD保护电路的示意图。
图3是依据本发明另一实施方式的ESD保护电路的示意图。
图4是依据本发明另一实施方式的ESD保护电路的示意图。
图5是依据本发明另一实施方式的ESD保护电路的示意图。
图6是依据本发明实施方式的特定MO S晶体管的示意图。 图7是依据本发明实施方式的沿图6所示的线x到x'的截面示意图，其中，图6 所示的MOS晶体管为NMOS晶体管。 图8是依据本发明实施方式的沿图6所示的线x到x'的截面示意图，其中，图6 所示的MOS晶体管为PMOS晶体管。
具体实施例方式
以下描述是实施本发明的较佳预期模式。此描述仅用于说明本发明的原理，而并 非作为本发明的限制。本发明的保护范围应当以后附的权利要求范围所界定为准。
图1是包含ESD保护电路100的集成电路的示意图。ESD保护电路100阻滞由输 入输出基垫单元(I/O pad，以下简称为1/0基垫单元)106到内部电路110的ESD。 ESD保 护电路IOO包含上拉(pull up，PU)ESD箝位电路102，下拉(pull down，PD)ESD箝位电路 104以及电阻R1。 1/0基垫单元106耦接于节点121，用于接收或传输信号。上拉ESD箝位 电路102耦接于第一电压通路(即电平(voltage level)为Vdd的电压通路)及节点121 之间，用于箝位电平低于Vdd的ESD信号。下拉ESD箝位电路104耦接于第二电压通路(即 电平为Vss的电压通路)及节点121之间，用于箝位电平高于Vss的ESD信号。若内部电路 110的传输门(transmission gates)Mnl及Mpl在ESD应力下不足以承受流经传输门Mnl 及Mpl的电流，所述传输门Mnl及Mpl可能会受到损坏。电阻R1为限流电阻，可降低ESD 电流以防止内部电路110受到损坏。由于电阻Rl ，流经传输门Mnl及Mp 1的电流大为降低， 也防止了内部电路受到损坏。然而，过大的电阻可能使信号带宽降低或使信号严重失真。
图2是依据本发明一实施方式的ES D保护电路200的示意图。实现时，ESD保护 电路200位于1/0基垫单元206与内部电路210之间。ESD保护电路200包含上拉ESD 箝位电路202，下拉ESD箝位电路204，第一限流分流单元232，以及第二限流分流单元233。 I/O基垫单元206耦接于节点221，用于接收或传输信号。上拉ESD箝位电路202等同于上 拉ESD箝位电路102，下拉ESD箝位电路204等同于下拉ESD箝位电路104。第一限流分流 单元232通过节点221耦接于I/O基垫单元206，用于限制ESD电流，并分流部分ESD电流 使其不流入内部电路210。例如，可以分流ESD电流到第一电压通路(即电平为Vdd的电压 通路)。如图2所示，第一限流分流单元232包含扩散电阻R2以及寄生二极管D2，其中，扩 散电阻R2耦接于节点221以及节点222之间，用于限制ESD电流，寄生二极管D2用于分流 部分ESD电流到第一电压通路。第二限流分流单元233串联耦接于第一限流分流单元232， 用于限制ESD电流并分流部分ESD电流使其不流入内部电路210，例如，可以分流ESD电流到第二电压通路(即电平为Vss的电压通路)。如图2所示，第二限流分流单元233包含扩 散电阻R3以及寄生二极管D3，其中，扩散电阻R3用于限制ESD电流，寄生二极管D3用于分 流部分ESD电流到第二电压通路。扩散电阻R2及扩散电阻R3可以是不同类型，例如，扩散 电阻R2为N型，且其N阱(N well)耦接于第一电压通路，扩散电阻R3为P型，且其P阱耦 接于第二电压通路。因为寄生二极管D2及寄生二极管D3可以分流ESD电流，扩散电阻R2 及扩散电阻R3的电阻之和小于电阻R1的电阻。因此，信号带宽不会过度降低，且信号不会 严重失真。此外，可以分别调谐(fine-tune)扩散电阻R2及扩散电阻R3的布局以匹配内 部电路210的大小，从而使内部ESD保护及电路布局最优化。 图3是依据本发明另一实施方式的ESD保护电路300的示意图。ESD保护电路300 包含上拉ESD箝位电路302，下拉ESD箝位电路304，第一限流分流单元332，以及第二限流 分流单元333。如图3所示，第一限流分流单元332通过节点321耦接于基垫单元306，用 于限制ESD电流，并分流部分ESD电流使其不流入内部电路310。第一限流分流单元332 包含扩散电阻R4以及寄生二极管D4，其中，扩散电阻R4用于限制ESD电流，寄生二极管D4 用于分流部分ESD电流到第一电压通路(即电平为Vdd的电压通路)。第二限流分流单元 333包含扩散电阻R5以及寄生二极管D5，其中，扩散电阻R5用于限制ESD电流，寄生二极 管D5用于分流部分ESD电流到第二电压通路(即电平为Vss的电压通路)。ESD保护电路 300与ESD保护电路200类似，区别在于所述ESD保护电路200的第一限流分流单元232与 第二限流分流单元233为串联耦接，而ESD保护电路300的第一限流分流单元332与第二 限流分流单元333为并联耦接。 图4是依据本发明另一实施方式的ESD保护电路400的示意图。ESD保护电路400 包含上拉ESD箝位电路402，下拉ESD箝位电路404，第一限流分流单元432，以及第二限流 分流单元433。图4所示的ESD保护电路400是由图2所示的ESD保护电路200变化而来。 第一限流分流单元432与图2中的第一限流分流单元232的扩散电阻R2及寄生二极管D2 具有类似功能，第二限流分流单元433与图2中的第二限流分流单元233的扩散电阻R3及 寄生二极管D3具有类似功能。如图4所示，第一限流分流单元432通过第一节点421耦接 于基垫单元406，用于限制ESD电流，并分流部分ESD电流使其不流入内部电路410。第一 限流分流单元432为特定NMOS晶体管441，特定NMOS晶体管441的漏极配置有较大的阻抗 (例如，图4所示的具有较大阻抗的电阻R4)，以限制ESD电流。第二限流分流单元433为 特定PMOS晶体管442，特定PMOS晶体管442的漏极配置有较大的阻抗(例如，图4所示的 具有较大阻抗的电阻R5)，以限制ESD电流。特定NMOS晶体管441及特定PMOS晶体管442 的说明参见本说明书中对图6的描述。 图5是依据本发明另一实施方式的ESD保护电路500的示意图。ESD保护电路500 包含上拉ESD箝位电路502，下拉ESD箝位电路504，第一限流分流单元532，以及第二限流 分流单元533。图5所示的ESD保护电路500是由图3所示的ESD保护电路300变化而来。 如图5所示，第一限流分流单元532通过节点521耦接于基垫单元506，用于限制ESD电流， 并分流部分ESD电流使其不流入内部电路510。第一限流分流单元532与图3中的第一限 流分流单元332的扩散电阻R4及寄生二极管D4具有类似功能，且第二限流分流单元533 与图3中的第二限流分流单元333的扩散电阻R5及寄生二极管D5具有类似功能。第一限 流分流单元532为特定NMOS晶体管541，特定NMOS晶体管541的漏极配置有较大的阻抗(例如，图5所示的具有较大阻抗的电阻R4)，以限制ESD电流。第二限流分流单元533为 特定PM0S晶体管542，特定PM0S晶体管542的漏极配置有较大的阻抗(例如，图5所示的 具有较大阻抗的电阻R5)，以限制ESD电流。特定NM0S晶体管541及特定PM0S晶体管542 的说明参见本说明书中对图6的描述。 图6是依据本发明实施方式的特定M0S晶体管600的示意图。M0S晶体管600可 以是图4所示的第一限流分流单元432及第二限流分流单元433。 M0S晶体管600的漏极 包含第一触头(contacts) 601，第二触头602以及电阻区，在此实施方式中，电阻区为硅化 物阻隔区(silicide block area) 603。硅化物阻隔区603是在加工过程中遮蔽(masking) 硅化物膜(masking silicide film)或在加工过程后移除M0S晶体管600上的硅化物所形 成。因为硅化物阻隔区603含有少量导电材料甚至不含导电材料，因此硅化物阻隔区603 的电阻较大。以第一限流分流单元432为例，第一触头601耦接于第一节点421，第二触头 602耦接于第二节点422，硅化物阻隔区603形成于第一触头601及第二触头602之间，硅 化物阻隔区603可作为图4所示的扩散电阻R4。同样地，以第二限流分流单元433为例，第 一触头601耦接于第二节点422，第二触头602耦接于第三节点423，硅化物阻隔区603形 成于第一触头601及第二触头602之间，硅化物阻隔区603可作为图4所示的扩散电阻R5。 与此类似地，M0S晶体管600可以是图5所示的第一限流分流单元532及第二限流分流单 元533。 图7是依据本发明实施方式的沿图6所示的线x到x'的截面示意图，其中，图6所 示的M0 S晶体管600为NM0S晶体管。在图7所示的实施方式中，M0S晶体管600为NM0S 晶体管。电阻701由硅化物阻隔区603产生，可以等效为图2所示的扩散电阻R2或图3所 示的扩散电阻R4。 二极管702形成于N阱及p+区(p+area)之间，可以等效为图2所示的 寄生二极管D2或图3所示的寄生二极管D4。
图8是依据本发明实施方式的沿图6所示的线x到x'的截面示意图，其中，图6所 示的M0S晶体管600为PM0 S晶体管。在图8所示的实施方式中，M0S晶体管600为PM0S 晶体管。电阻801由硅化物阻隔区603产生，可以等效为图2所示的扩散电阻R3或图3所 示的扩散电阻R5。 二极管802形成于P阱及n+区(n+area)之间，可以等效为图2所示的 寄生二极管D3或图3所示的寄生二极管D5。 以上所述仅为本发明的较佳实施方式，意在例举本发明的通用原理，应可理解，本 发明并不仅限于以上所述实施方式的范围。凡依本发明权利要求所做的均等变化与修饰， 皆应属本发明的涵盖范围。
权利要求
一种集成电路，包含基垫单元，耦接于第一节点，用于接收或传输信号；内部电路，耦接于所述第一节点，用于处理所述信号；以及静电放电保护电路，包含静电放电箝位电路，耦接于所述第一节点，用于箝位流经所述第一节点的静电放电电流；第一限流分流单元，通过所述第一节点耦接于所述基垫单元，用于限制所述静电放电电流并分流部分所述静电放电电流到第一电压通路；以及第二限流分流单元，耦接于所述第一限流分流单元，用于限制所述静电放电电流并分流部分所述静电放电电流到第二电压通路。
2. 如权利要求1所述的集成电路，其特征在于，所述第一限流分流单元及所述第二限 流分流单元为串联耦接，所述第一限流分流单元耦接于所述第一节点与第二节点之间，且 所述第二限流分流单元耦接于所述第二节点与第三节点之间。
3. 如权利要求1所述的集成电路，其特征在于，所述第一限流分流单元与所述第二限 流分流单元并联耦接于所述第一节点与所述内部电路之间。
4. 如权利要求1所述的集成电路，其特征在于，所述第一限流分流单元包含 第一扩散电阻，用于限制所述静电放电电流；以及第一寄生二极管，用于分流部分所述静电放电电流到所述第一电压通路。
5. 如权利要求4所述的集成电路，其特征在于，所述第一限流分流单元是一个第一金 属氧化物半导体晶体管，所述第一金属氧化物半导体晶体管的第一漏极包含第一触头，耦接于所述第一节点， 第二触头，耦接于第二节点，以及第一电阻区，形成于所述第一触头及所述第二触头之间，作为所述第一扩散电阻。
6. 如权利要求5所述的集成电路，其特征在于，所述第一电阻区是在所述第一金属氧 化物半导体晶体管加工过程中遮蔽硅化物膜所形成。
7. 如权利要求5所述的集成电路，其特征在于，所述第一电阻区是在所述第一金属氧 化物半导体晶体管加工过程后移除所述第一金属氧化物半导体晶体管的硅化物所形成。
8. 如权利要求4所述的集成电路，其特征在于，所述第二限流分流单元包含 第二扩散电阻，用于限制所述静电放电电流；以及第二寄生二极管，用于分流部分所述静电放电电流到所述第二电压通路。
9. 如权利要求8所述的集成电路，其特征在于，所述第二限流分流单元是一个第二金 属氧化物半导体晶体管，所述第二金属氧化物半导体晶体管的第二漏极包含第三触头，耦接于第二节点， 第四触头，耦接于第三节点，以及第二电阻区，形成于所述第三触头及所述第四触头之间，作为所述第二扩散电阻。
10. 如权利要求8所述的集成电路，其特征在于，所述第二限流分流单元是一个第二金 属氧化物半导体晶体管，所述第二金属氧化物半导体晶体管的第二漏极包含第三触头，耦接于第二节点， 第四触头，耦接于所述第一节点，以及第二电阻区，形成于所述第三触头及所述第四触头之间，作为所述第二扩散电阻。
11. 一种静电放电保护电路，用于保护内部电路不受静电放电电流的损坏，所述静电放电保护电路包含第一扩散电阻，耦接于基垫单元以及所述内部电路，用于限制所述静电放电电流并分流部分所述静电放电电流到第一电压通路；以及第二扩散电阻，耦接于所述第一扩散电阻，用于限制所述静电放电电流并分流部分所述静电放电电流到第二电压通路；其中，当所述第一扩散电阻为N型时，所述第二扩散电阻为不同于N型的类型，当所述第一扩散电阻为P型时，所述第二扩散电阻为不同于P型的类型。
12. 如权利要求11所述的静电放电保护电路，其特征在于，所述第一扩散电阻及所述第二扩散电阻为串联耦接，所述第一扩散电阻耦接于所述基垫单元及第一节点之间，且所述第二扩散电阻耦接于所述第一节点及所述内部电路之间。
13. 如权利要求11所述的静电放电保护电路，其特征在于，所述第一扩散电阻以及所述第二扩散电阻并联耦接于所述基垫单元以及所述内部电路之间。
14. 如权利要求11所述的静电放电保护电路，其特征在于，所述第一扩散电阻为第一电阻区，所述第一电阻区位于第一金属氧化物半导体晶体管的漏极中，所述第一金属氧化物半导体晶体管的所述漏极进一步包含第一触头，耦接于第一节点，以及第二触头，耦接于第二节点，且所述第一电阻区形成于所述第一触头及所述第二触头之间。
15. 如权利要求14所述的静电放电保护电路，其特征在于，所述第一电阻区是在所述第一金属氧化物半导体晶体管加工过程中遮蔽硅化物膜所形成。
16. 如权利要求14所述的静电放电保护电路，其特征在于，所述第一电阻区是在所述第一金属氧化物半导体晶体管加工过程后移除所述第一金属氧化物半导体晶体管的硅化物所形成。
17. 如权利要求14所述的静电放电保护电路，其特征在于，所述第二扩散电阻为第二电阻区，所述第二电阻区位于第二金属氧化物半导体晶体管的漏极中，所述第二金属氧化物半导体晶体管的所述漏极进一步包含第三触头，耦接于所述第二节点，以及第四触头，耦接于第三节点，且所述第二电阻区形成于所述第三触头及所述第四触头之间。
18. 如权利要求14所述的静电放电保护电路，其特征在于，所述第二扩散电阻为第二电阻区，所述第二电阻区位于第二金属氧化物半导体晶体管的漏极中，所述漏极进一步包含第三触头，耦接于所述第二节点，以及第四触头，耦接于所述第一节点，且所述第二电阻区形成于所述第三触头及所述第四触头之间。
全文摘要
本发明提供了一种集成电路，包含基垫单元，内部电路，以及静电放电保护电路。其中，基垫单元耦接于第一节点，用于接收或传输信号；内部电路耦接于第一节点，用于处理信号；以及静电放电保护电路，包含静电放电箝位电路，耦接于第一节点，用于箝位流经第一节点的静电放电电流；第一限流分流单元，通过第一节点耦接于基垫单元，用于限制静电放电电流并分流部分静电放电电流到第一电压通路；以及第二限流分流单元，耦接于第一限流分流单元，用于限制静电放电电流并分流部分静电放电电流到第二电压通路。本发明提供的集成电路，通过限制静电放电电流流经内部电路，可以避免过载的静电放电电流损坏集成电路，同时也不会增大集成电路的尺寸。
文档编号H01L23/58GK101741075SQ200910180459
公开日2010年6月16日 申请日期2009年10月15日 优先权日2008年11月14日
发明者林奕成 申请人:联发科技股份有限公司