专利名称：用于制造半导体器件的方法
技术领域：
本发明涉及半导体制造工艺，特别涉及防止半导体器件受等离子体损伤的制造工 艺。
背景技术：
集成电路的制造需要根据指定的电路布局在给定的芯片区域上形成大量的电路 元件。考虑到操作速度、耗电量及成本效率的优异特性，COMS技术目前是最有前景的用于制 造复杂电路的方法之一。在使用COMS技术制造复杂的集成电路时，有数百万个晶体管(例 如，N沟道晶体管与P沟道晶体管)形成于包含结晶半导体层的衬底上。不论所研究的是N 沟道晶体管还是P沟道晶体管，MOS晶体管都含有所谓的PN结，PN结由以下两者的界面形 成高浓度掺杂的漏极/源极区、以及配置于该漏极区与该源极区之间的反向掺杂沟道。用形成于沟道区附近且通过薄绝缘层而与该沟道区分隔的栅极电极来控制沟道 区的导电率，例如控制导电沟道的驱动电流能力。当在栅极电极上施加适当的控制电压形 成导电沟道后，沟道区的导电率取决于掺杂浓度和多数电荷载流子的迁移率。对于沟道区 在晶体管宽度方向的给定延伸部分而言，沟道区的导电率取决于源极区与漏极区之间的距 离，该距离也被称作沟道长度。因此，沟道区的导电率是决定MOS晶体管效能的主要因素。 因此，减小沟道长度以及减小与沟道长度相关联的沟道电阻率，成为用来提高集成电路操 作速度的重要设计准则。然而，持续缩减晶体管尺寸从而减小沟道长度会带来诸多问题，例如沟道的可控 性减小(这也被称为短沟道效应)。这些问题必须加以克服，以免过度地抵消掉逐步减小 MOS晶体管沟道长度所得到的优势。另外，持续减小关键尺寸(例如，晶体管的栅极长度) 还需要相适应的工艺技术或开发更复杂的工艺技术用来补偿短沟道效应，因此从工艺角度 上看会越来越困难。目前已提出从另一个角度来提高晶体管的开关速度，即通过对于给定 沟道长度增大沟道的电子载流子迁移率。这种提高载流子迁移率的方法可以避免或至少延 缓在与装置缩放尺寸相关联的工艺中所遇到的许多问题。用来增加电荷载流子迁移率的一个有效机制是改变沟道内的晶格结构，例如通过 在沟道区附近产生拉伸或压缩应力以便在沟道内产生对应的应变，而拉伸或压缩会分别造 成电子和空穴迁移率的改变。例如，就标准的晶向而言，在沟道区中沿沟道长度方向产生单 轴拉伸应变会增加电子的迁移率，其中，取决于拉伸应变的大小和方向，可增加迁移率达百 分之五十或更多。迁移率的增大可直接转化成导电率的提高。另一方面，就P型晶体管的沟 道区而言，单轴压缩应变可增加空穴的迁移率，从而提高P型晶体管的导电率。目前看来， 在集成电路制造中引进应力或应变技术是对于下一代技术节点而言极有前景的方法。因 为，受应变的硅可视为是一种“新型”的半导体材料，这使得制造速度更快的半导体器件成 为可能而不需另外开发昂贵的新型半导体材料，同时也可兼容目前所普遍使用的半导体工 艺制造技术。在晶体管的沟道区附近产生拉伸或压缩应力有几种方式，例如使用永久性应力覆盖层、间隔层元件等产生外部应力，以便在沟道内产生所需要的应变。这些方法虽然看起来 很有效也很有前景，但对于例如以接触层、间隙壁(spacer)等来提供外部应力至沟道内以 产生所需要的应变时，施加外部应力产生应变的工艺可能取决于应力传递机构的效率。因 此，对于不同的晶体管类型，必须提供不同的应力覆盖层，这会导致增加多个额外的工艺步 骤。特别是，如果增加的工艺步骤是光刻步骤的话，会使整体的生产成本显著增加。因此，目前更为普遍应用的在沟道区产生应变的技术是一种被称为“应力记忆”的 技术。在半导体器件的中间制造阶段，在栅极电极附近形成大量非晶化区，然后在晶体管 区域上方形成应力层，在该应力层的存在下，可使该非晶化区重结晶。在用于使晶格重结晶 的退火工艺期间，在该应力层产生的应力下，晶体会成长并且产生受应变的晶格。在重结晶 后，可移除该应力层(因此这种应力层也被称为“牺牲”应力层)，而在重结晶的晶格部分内 仍可保留一些应变量。虽然这种效应产生的机制目前尚未完全了解，但大量实验已证实，在 覆盖的多晶硅栅极电极中会产生某一程度的应变，即使引发应力的层(即牺牲应力层)移 除后，这种应变仍会存在。由于在移除该初始应力层后栅极结构仍维持着某些应变量，对应 的应变也可转移到再成长的晶体部分，从而也可保持某一部分的初始应变。该应力记忆技术有利于与其它的“永久性”应变引发源结合，例如受应力的接触式 蚀刻停止层、受应变的嵌入式半导体材料等等，以便增加应变引发机构的整体效率。不过， 这可能需要额外的光刻步骤来对与晶体管类型有关的额外牺牲应力层进行构图，从而使整 体的生产成本增加。应力记忆技术能够诱发应力转移到MOSFET的沟道区域，借此改善先进 工艺(例如65纳米工艺)的元件特征。传统的采用应力记忆技术制造半导体器件100的方法如图IA至IF所示。如图IA 所示，提供一衬底101，材料可以选择为单晶硅衬底。在衬底101上沉积一层栅氧化层102， 可以选择为利用氧化工艺在氧蒸气环境中温度约在800 1000摄氏度下形成栅氧化层 102。然后在栅氧化层102上以化学气相沉积(CVD)法沉积一层掺杂多晶硅层。刻蚀栅氧 化层102以及多晶硅层形成栅电极103。接着，如图IB所示，在栅极氧化层102、栅电极103 的侧壁上以及衬底101上面以CVD方法沉积间隙壁绝缘层104A以及104B，此时会同时在衬 底101的背面生长同样成分的第一绝缘层105，材料可以选择为Si02。然后，如图IC所示， 在间隙壁绝缘层104A以及104B的侧壁上形成间隙壁106A以及106B，此时会同时在第一绝 缘层105的背侧生成第二绝缘层107，材料可以选择为SiN。接着实施离子注入工艺形成源 /漏极112A与112B。接下来，如图ID所示，在间隙壁106A以及106B上面以CVD方法沉积 一层氧化层作为蚀刻停止层108，其厚度为30 200埃。然后，在蚀刻停止层108上以CVD 方法沉积一层高应力诱发层109，形成条件为，源气体的气压为5torr，功率为100w，所采用 的源气体优选为SiH4、NH3与N2的混合气体。SiH4的流速为50sccm，NH3的流速为3200sccm， N2的流速为lOOOOsccm，温度为480摄氏度，压力为900MPa。其中，sccm是标准状态下，也 就是1个大气压、25摄氏度下每分钟1立方厘米(lml/min)的流量，ltorr ^ 133. 32帕斯 卡。接着，如图IE所示，在半导体器件上涂敷一层具有图案的光刻胶(未示出)，进行光刻， 施以蚀刻步骤将高应力诱发层109薄化，成为高应力诱发层109’。接着，进行灰化工艺，去 除光刻胶(未示出)。将该半导体器件100施以快速热退火(RTA)工艺，其工艺温度范围为 1000 1100摄氏度。最后，如图IF所示，采用湿刻蚀法将薄化的高应力诱发层109’和蚀 刻停止层108移除，蚀刻液例如选择磷酸溶液，同时衬底101背侧的第二绝缘层107以及第一绝缘层105也被移除。在此之后，还要对半导体器件100进行后续的多道工艺，如离子注入、金属化等 等，在这些工艺中经常需要对半导体器件100的表面进行等离子体处理。例如，在源/漏区 注入过程中，要求注入离子束具有超低的能量且呈电中性。这是因为离子束带来的电荷会 在栅氧化物层上形成积累，即所谓的“荷电效应”。晶圆上溅射出二次电子更会加重了这一 电荷积累效应。电荷积累直接的影响是产生电荷破坏，从而影响器件的结构、制造缺陷，降 低成品率，尤其是会破坏薄介电层以及影响到CMOS器件的使用寿命。解决晶圆电荷积累的方法是用等离子枪处理晶圆的表面来中和底材上的电荷。如 图2A所示，在未进行SMT处理的半导体器件100中，由于保留了第二绝缘层107以及第一 绝缘层105，因此半导体器件100与机台进行了有效的电绝缘，等离子枪可以发射电子来中 和晶片表面上由于离子注入而堆积的正电荷。然而，在进行了 SMT处理的半导体器件100中，由于第二绝缘层107以及第一绝缘 层105被去除了，因此半导体器件100的晶背一侧将直接与机台接触，因此半导体器件100 将通过机台直接接地。如图2B所示，此时当对半导体器件100的表面进行等离子处理时，接 地的晶背一侧会自动从接地一端吸引电子来中和等离子枪所发射的正电荷。电荷在半导体 器件100中的这种移动导致了从栅电极103向衬底101产生放电电流(如图中箭头所示) 现象，这种放电电流会破坏栅电极103，从而使半导体器件的特性变差，即产生所谓的等离 子体损伤(PID)，破坏了器件的性能。因此，需要一种方法，能够有效地克服在进行了 SMT处理之后的半导体器件受到 等离子体损伤的问题，以便降低半导体器件生产的成本，提高良品率。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式
部分中进 一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的 关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。为了克服在进行了 SMT处理之后的半导体器件受到等离子体损伤的问题，本发明 提供了一种用于制造半导体器件的方法，所述方法包括下列步骤提供一衬底；在所述衬 底上形成栅极氧化层以及栅电极；在所述栅极氧化层和所述栅电极的侧壁上形成间隙壁绝 缘层，同时在所述衬底的背侧形成第一绝缘层；在所述间隙壁绝缘层的侧壁上形成间隙壁， 同时在所述第一绝缘层的背侧形成第二绝缘层；在所述衬底上形成源极和漏极；在所述间 隙壁上形成蚀刻停止层；在所述蚀刻停止层上形成高应力诱发层；刻蚀所述高应力诱发层 以便将其薄化；利用干法刻蚀去除所述薄化的高应力诱发层和蚀刻停止层。根据本发明的半导体器件及其制造方法，能够有效地克服在进行了 SMT处理之后 的半导体器件受到等离子体损伤的问题，降低了半导体器件生产的成本，提高了良品率。
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发 明的实施例及其描述，用来解释本发明的原理。在附图中，图IA至图IF是传统的采用应力记忆技术的方法形成半导体器件的剖面结构示意图；图2A是由于绝缘层的存在半导体器件未遭受等离子体损伤示意图；图2B是由于绝缘层的去除半导体器件遭受等离子体损伤示意图；图3A至3F是根据本发明的在应力记忆技术中采用干刻蚀方法移除高应力诱发层 的半导体器件的剖面结构示意图；图4是根据本发明的在应力记忆技术中采用干刻蚀方法移除高应力诱发层的半 导体器件工艺流程图。
具体实施例方式在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然 而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以 实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进 行描述。为了彻底了解本发明，将在下列的描述中提出详细的步骤，以便说明本发明是如 何在应力记忆技术中采用干刻蚀方法移除高应力诱发层来解决等离子体损伤的问题。显 然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实 施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。为了克服应力记忆技术中等离子体损伤的问题，本发明提出在应力记忆技术中采 用干刻蚀方法移除高应力诱发层。参照图3A至图3F，示出根据本发明的在应力记忆技术中 采用干刻蚀方法移除高应力诱发层以避免在移除高应力诱发层时同时移除绝缘层的半导 体器件300制作工艺中各个步骤的剖视图。如图3A所示，提供一衬底301，材料可以选择为单晶硅衬底，包含掺杂ρ-阱区供 NMOS元件区域(未示出)。例如，互补式金属-氧化物-半导体(CM0Q晶体管包括NMOS 晶体管形成于P-阱区(未示出)之上。在衬底301上沉积一层栅氧化层302，可以选择为 利用氧化工艺在氧蒸气环境中温度约在800 1000摄氏度下形成栅氧化层302。然后在栅 氧化层302上以化学气相沉积(CVD)法沉积一层掺杂多晶硅层。刻蚀栅氧化层302以及多 晶硅层形成栅电极303。如图;3B所示，在栅极氧化层302、栅电极303的侧壁上以及衬底301上面以CVD方 法沉积间隙壁绝缘层304A以及304B，此时会同时在衬底301的背面生长同样成分的第一绝 缘层305，材料可以选择为SiO2。然后，如图3C所示，在间隙壁绝缘层304A以及304B的侧壁上形成间隙壁306A以 及306B，此时会同时在第一绝缘层305的背侧生成第二绝缘层307，材料可以选择为SiN。 接着实施离子注入工艺形成源/漏极312A与312B。接下来，如图3D所示，在间隙壁306A以及306B上面以CVD方法沉积一层氧化层 作为蚀刻停止层308，其厚度为30 200埃。然后，在蚀刻停止层308上以CVD方法沉积一 层高应力诱发层309，形成条件为，源气体的气压为5torr，功率为100w，所采用的源气体优 选为SiH4、NH3与N2的混合气体。SiH4的流速为50sccm，NH3的流速为3200sccm，N2的流速 为lOOOOsccm，温度为480摄氏度，压力为900MPa。其中，sccm是标准状态下，也就是1个 大气压、25摄氏度下每分钟1立方厘米(lml/min)的流量，Itorr 133. 32帕斯卡。
接着，如图3E所示，在半导体器件上涂敷一层具有图案的光刻胶(未示出)，进行 光刻，施以蚀刻步骤将高应力诱发层309薄化，成为高应力诱发层309’。接着，进行灰化工 艺，去除光刻胶(未示出)。将该半导体器件300施以快速热退火(RTA)工艺，其工艺温度 范围为1000 1100摄氏度，较佳温度为约1030 1040摄氏度。最后，如图3F所示，施以干蚀法将薄化的高应力诱发层309’和蚀刻停止层308 移除，蚀刻速率为800埃/s。利用干蚀法移除高应力诱发层309’，可以选择性地只移除半 导体器件晶面上的高应力诱发层309’和蚀刻停止层308，而不会去除掉晶背的第一绝缘层 305和第二绝缘层307。这样，第一绝缘层305和第二绝缘层307可以有效地将半导体晶片 与机台相隔离，克服了在等离子体处理过程中从栅电极向衬底产生放电电流从而破坏栅电 极，进而造成半导体器件遭受等离子体损伤的问题。图5的流程图示出了制作根据本发明实施例的采用改进工艺沉积高应力诱发层 的半导体器件工艺流程图。在步骤501中，提供一衬底，材料可以选择为单晶硅衬底，在衬 底上沉积一层栅氧化层，然后在栅氧化层上沉积一层掺杂多晶硅层，刻蚀栅氧化层以及多 晶硅层形成栅电极。在步骤502中，在栅极氧化层、栅电极的侧壁上以及衬底上面沉积间隙 壁绝缘层，此时会同时在衬底的背面生长同样成分的第一绝缘层。在步骤503中，在间隙壁 绝缘层侧壁上形成间隙壁，此时会同时在第一绝缘层的背侧生成第二绝缘层。接着实施离 子注入工艺形成源/漏极。在步骤504中，在间隙壁上面沉积一层氧化层作为蚀刻停止层。 然后，在蚀刻停止层上沉积一层高应力诱发层。在步骤505中，在半导体器件上涂敷一层具 有图案的光刻胶，进行光刻，施以蚀刻步骤将高应力诱发层薄化。接着，进行灰化工艺，去除 光刻胶，将半导体器件施以快速热退火(RTA)工艺。在步骤506中，施以干蚀法将薄化的高 应力诱发层和蚀刻停止层移除。根据如上所述的实施例制造的采用干刻蚀方法移除高应力诱发层以避免在移除 高应力诱发层时同时移除绝缘层的半导体器件可应用于多种集成电路(IC)中。根据本发 明的IC例如是存储器电路，如随机存取存储器(RAM)、动态RAM(DRAM)、同步DRAM (SDRAM)、 静态RAM(SRAM)、或只读存储器(ROM)等等。根据本发明的IC还可以是逻辑器件，如可编程 逻辑阵列(PLA)、专用集成电路(ASIC)、合并式DRAM逻辑集成电路(掩埋式DRAM)或任意 其他电路器件。根据本发明的IC芯片可用于例如用户电子产品，如个人计算机、便携式计 算机、游戏机、蜂窝式电话、个人数字助理、摄像机、数码相机、手机等各种电子产品中，尤其 是射频产品中。本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于 举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人 员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的 变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由 附属的权利要求书及其等效范围所界定。
权利要求
1.一种用于制造半导体器件的方法，所述方法包括下列步骤提供一衬底；在所述衬底上形成栅极氧化层以及栅电极；在所述栅极氧化层和所述栅电极的侧壁上形成间隙壁绝缘层，同时在所述衬底的背侧 形成第一绝缘层；在所述间隙壁绝缘层的侧壁上形成间隙壁，同时在所述第一绝缘层的背侧形成第二绝缘层；在所述衬底上形成源极和漏极；在所述间隙壁上形成蚀刻停止层；在所述蚀刻停止层上形成高应力诱发层；刻蚀所述高应力诱发层以便将其薄化；利用干法刻蚀去除所述薄化的高应力诱发层和蚀刻停止层。
2.如权利要求1所述的用于制造半导体器件的方法，其特征在于，所述方法还包括在 刻蚀所述高应力诱发层以便将其薄化的步骤之后将半导体器件进行快速热退火。
3.如权利要求2所述的用于制造半导体器件的方法，其特征在于，所述快速热退火的 温度范围为1000 1100摄氏度。
4.如权利要求1所述的用于制造半导体器件的方法，其特征在于，所述第一绝缘层的 成分为SiO2。
5.如权利要求1所述的用于制造半导体器件的方法，其特征在于，所述第二绝缘层的 成分为SiN。
6.如权利要求1所述的用于制造半导体器件的方法，其特征在于，所述高应力诱发层 的成分为SiN。
7.如权利要求1所述的用于制造半导体器件的方法，其特征在于，所述SiN生成的工 艺条件为源气体的气压为5torr，功率为100w，所采用的源气体优选为5让4力!13与队的混 合气体，SiH4的流速为50sccm，NH3的流速为3200sccm，N2的流速为lOOOOsccm，温度为480 摄氏度，压力为900MPa。
8.一种利用如权利要求1所述的方法制造的半导体器件的集成电路，所述集成电路选 自随机存取存储器、动态随机存取存储器、同步随机存取存储器、静态随机存取存储器、只 读存储器、可编程逻辑阵列、专用集成电路和掩埋式DRAM、射频器件。
9.一种利用如权利要求1所述的方法制造的半导体器件的电子设备，其中所述电子 设备选自个人计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机和数码相 机。
全文摘要
本发明公开了一种用于制造半导体器件的方法，所述方法包括下列步骤提供一衬底；在所述衬底上形成栅极氧化层以及栅电极；在所述栅极氧化层和所述栅电极的侧壁上形成间隙壁绝缘层，同时在所述衬底的背侧形成第一绝缘层；在所述间隙壁绝缘层的侧壁上形成间隙壁，同时在所述第一绝缘层的背侧形成第二绝缘层；在所述衬底上形成源极和漏极；在所述间隙壁上形成蚀刻停止层；在所述蚀刻停止层上形成高应力诱发层；刻蚀所述高应力诱发层以便将其薄化；利用干法刻蚀去除所述薄化的高应力诱发层和蚀刻停止层。根据本发明的制造方法，能够有效地克服在进行了SMT处理之后的半导体器件受到等离子体损伤的问题，降低了半导体器件生产的成本，提高了良品率。
文档编号H01L27/112GK102044492SQ20091019757
公开日2011年5月4日 申请日期2009年10月21日 优先权日2009年10月21日
发明者吴永玉, 张静, 陈建奇 申请人:中芯国际集成电路制造(上海)有限公司