专利名称：制造具有垂直栅极的半导体器件的方法
技术领域：
本发明涉及制造半导体器件的方法，更具体涉及制造具有垂直栅极的半导体器件的方法。
背景技术：
最近，已使用具有40nm以下尺寸的存储器件以改善集成度。然而，难于将在8^或6P单元结构(其中，F为最小特征尺寸)中所使用的具有平面沟道或凹陷沟道的晶体管按比例放縮成具有40nm以下尺寸。由此，在相同的比例放縮中可改善集成度至1. 5-2倍的具有4^单元结构的动态随机存取存储器(DRAM)令人期待，并因此提出具有垂直栅极的半导体器件。 通过处理衬底以具有柱型有源柱状物(active pillar)及包围所述有源柱状物的
外壁的垂直栅极，从而制造具有垂直栅极的半导体器件。在具有垂直栅极的半导体器件中，
在有源柱状物的上部与下部之间的区域上形成沿垂直方向延伸的沟道。 在具有垂直栅极的半导体器件的制造中，通过实施离子注入工艺形成埋置位线
(BBL)，以及实施沟槽工艺以使相邻的埋置位线彼此分隔。 图1A是描述依据现有技术的具有垂直栅极的半导体器件的剖面图。以下，将描述用以形成依据现有技术具有垂直栅极的半导体器件的方法。 参考图1A，通过使用保护层13作为蚀刻阻挡来蚀刻衬底11，以形成具有凹陷侧壁的有源柱状物12，并且通过栅极绝缘层17及垂直栅极14来包围每个有源柱状物12的凹陷侧壁。 通过离子注入工艺在衬底11中成杂质区域，以及通过形成沟槽16来分隔杂质区域。在沟槽形成工艺中，蚀刻衬底ll至可隔开杂质区域的深度。分隔的杂质区域变成埋置位线15A和15B。 如上所述，通过实施离子注入工艺及沟槽形成工艺，形成埋置位线15A和15B。在沟槽形成工艺中使用光刻胶掩模。该光刻胶掩模称为'BBL掩模'。 图1B为描述依据现有技术的埋置位线的平面图。通过沟槽16使埋置位线15A和15B彼此分隔。 因为在形成有源柱状物12后，实施用以分隔埋置位线15A和15B的蚀刻工艺，所
以在有源柱状物12与沟槽16之间较易发生未对准(misalignment)。 图2A是显示BBL掩模对准的扫描式电子显微照片；图2B是显示BBL掩模未对准
的扫描式电子显微照片；以及图2C是显示因BBL掩模未对准而对保护层所造成损伤的扫描
式电子显微照片。
如果发生未对准，则如图2B所示，使得沟槽16与有源柱状物12未对准，或者如图2C所示，在形成沟槽的蚀刻工艺期间损伤并覆盖(见附图标记A)形成在有源柱状物12上的保护层13。因此，期望可防止上述覆盖(overlay)并使沟槽与有源柱状物对准的新工艺。
发明内容
本发明的一个实施方案涉及提供一种制造具有垂直栅极的半导体器件的方法，可根本防止在有源柱状物与用以分隔埋置位线的沟槽之间的未对准。 本发明的另一实施方案涉及提供一种制造具有垂直栅极的半导体器件的方法，可防止在有源柱状物上所形成的保护层的损伤。 依据本发明的一方面，提供一种制造半导体器件的方法，包括在衬底中形成埋置位线，该埋置位线通过相应沟槽而彼此分隔；在埋置位线上形成多个有源柱状物；以及形成包围有源柱状物的侧壁的垂直栅极。 多个有源柱状物的形成可以包括在包括埋置位线的衬底上形成有源柱状物衬底；在有源柱状物衬底上形成保护层；通过使用用以形成沟槽的第一掩模来蚀刻保护层；通过使用与第一掩模交叉的第二掩模来蚀刻保护层，由此形成保护图案；以及通过使用保护图案作为蚀刻阻挡，蚀刻有源柱状物衬底。 依据本发明的另一方面，提供一种制造半导体器件的方法，包括在第一衬底中形成埋置位线；形成使埋置位线彼此分隔的沟槽；形成层间绝缘层以间隙填充(g即-fill)沟槽；在间隙填充有层间绝缘层的第一衬底上形成第二衬底；在第二衬底上形成保护图案；通过使用保护图案作为蚀刻阻挡来蚀刻第二衬底，以形成多个有源柱状物；以及形成包围有源柱状物的侧壁的垂直栅极。 保护图案的形成可包括在第二衬底上形成保护层；通过使用用以形成沟槽的第一掩模来蚀刻保护层；以及通过使用与第一掩模交叉的第二掩模来蚀刻保护层，由此形成保护图案。
图1A是描述依据现有技术具有垂直栅极的半导体器件的剖面图。 图1B是描述依据现有技术的埋置位线的平面图。 图2A是显示埋置位线掩模对准的扫描式电子显微照片。 图2B是显示埋置位线掩模未对准的扫描式电子显微照片。 图2C是显示因BBL掩模未对准而对保护层造成损伤的扫描式电子显微照片。 图3A至13B是描述依据本发明实施方案的制造具有垂直栅极的半导体器件的方
法的图。
具体实施例方式
本发明的其它目的及优点可通过下面叙述来了解，并且可参考本发明的实施方案而变得显而易见。 参考附图，放大图示的层及区域的厚度，以有助于说明。当提及第一层是在第二层〃 上〃 或在衬底〃 上〃 时，它可能表示第一层直接形成于第二层或衬底上，或者它亦可表示第三层可以存在于第一层与衬底之间。再者，出现在本发明不同实施方案或附图中的相同或相似附图标记表示相同或相似构成元件。 图3A至13B是描述依据本发明实施方案制造具有垂直栅极的半导体器件的方法的图。图3A、4A、5A、6A、7A、8A、9A、10A、11A、12A及13A是半导体器件的剖面图；以及图3B、4B、5B、6B、7B、8B、9B、10B、11B及12B是半导体器件的分别对应于图3A、4A、5A、6A、7A、8A、9A、10A、11A及12A的平面图。 参考图3A和3B，通过对第一衬底21实施杂质离子注入，以形成杂质区域22。杂质可以是磷(Ph)或砷(As)。第一衬底21可以包括硅层。杂质区域22用以作为埋置位线。
参考图4A和4B，通过使用第一光刻胶层，在第一衬底21上形成第一掩模23。第一掩模23被图案化为其间具有间距的线，第一掩模23用作用以分隔埋置位线的埋置位线(BBL)掩模。 参考图5A和5B，通过使用第一掩模23作为蚀刻阻挡，蚀刻第一衬底21至可分隔
杂质区域22的深度，以形成沟槽24。然后，使第一掩模23剥离。 如上所述，通过沟槽24分隔杂质区域22以形成埋置位线22A。 参考图6A和及6B，形成层间绝缘层25以间隙填充沟槽24。层间绝缘层25可以
包括具有良好间隙填充特性的氧化物层(例如，硼磷硅酸盐玻璃(BPSG))。层间绝缘层25
使相邻埋置位线22A之间绝缘。 然后，平坦化层间绝缘层25，直到暴露第一衬底21为止。平坦化工艺包括化学机械抛光(CMP)工艺。 参考图7A和7B，在第一衬底21上形成第二衬底26。第二衬底26可以使用外延生长法来形成，因此，第二衬底26可以是硅外延层。可以通过使用诸如SiH4的硅源的选择性外延生长(SEG)法形成硅外延层。在SEG工艺期间，工艺温度为至少15t:或更高，并且可以掺杂具有预定浓度的杂质，以提供沟道。 第二衬底26可用以通过随后蚀刻工艺来形成有源柱状物。因此，可以通过考虑有源柱状物的高度来控制第二衬底26的厚度。 在第二衬底26上形成保护层27。保护层27可以由氮化物层形成。保护层27在随后蚀刻工艺期间用作蚀刻阻挡。 通过使用第二光刻胶层在保护层27上形成第二掩模28。第二掩模28被图案化为其间具有间距的线。第二掩模28的形状与图4A及4B所示的第一掩模23的形状相同。因此，在第一掩模23与第二掩模28之间没有未对准。即，因为以第一掩模23来实施下层的对准，所以防止/减少覆盖(套刻)误差(overlay error)。 参考图8A和8B，通过使用第二掩模28作为蚀刻阻挡，蚀刻保护层27。因此，保护层27被图案化为其间具有间距的线，形成第一保护图案27A。在保护层27的蚀刻过程中，应用保护层27相对于第二衬底26而言具有高选择性的工艺方法(recipe)。
在平面图中，第一保护图案27A重叠为具有与埋置位线22A相同的形状。
然后，使第二掩模28剥离。 参考图9A和9B，在第一保护图案27A上形成第三掩模29。第三掩模29被图案化为其间具有间距的线，并且垂直于图7A及7B所示的第二掩模28。通常，掩模29称为镶嵌字线掩模(damascene wordline mask, D丽)。第三掩模29形成为横跨图9A的整个表面，并且第三掩模29垂直于图9B的第一保护图案27A。 参考图10A和IOB，通过使用第三掩模29作为蚀刻阻挡，蚀刻第一保护图案27A，以形成第二保护图案27B。第二保护图案27B是对应于所要形成的有源柱状物的矩阵形状。
然后，使第三掩模29剥离。 参考图IIA和11B，通过使用第二保护图案27B作为蚀刻阻挡，蚀刻第二衬底26以形成有源柱状物26A。 通过蚀刻第二衬底26，暴露出在沟槽24中所填充的层间绝缘层25的表面，并暴露出第一衬底21。 参考图12A和12B，在蚀刻工艺期间，图IIA和11B所示的矩形第二保护图案27B以及矩形有源柱状物26A分别变成圆形保护图案及圆形有源柱状物。结果，形成椭圆第二保护图案27C及椭圆有源柱状物26B。 参考图13A和13B，垂直栅极31包围椭圆有源柱状物26B的侧壁。可以使椭圆有源柱状物26B的侧壁的部分凹陷，并且可以在形成垂直栅极31之前，在椭圆有源柱状物26B的侧壁上形成栅极绝缘层30。在此，图13B是显示图13A的半导体器件沿着线A-A'的平面图。 通过在具有椭圆有源柱状物26B的衬底结构上沉积栅极导电层并对栅极导电层实施回蚀刻工艺，以形成垂直栅极31。栅极导电层可以包括多晶硅层或金属层。金属层可以包括氮化钛(TiN)层或钨(W)层。钨层具有至少50l或更大的厚度。而且，以至少15°C或更高的温度沉积钨层。 本发明的方法通过在形成有源柱状物之前，形成埋置位线并实施用以分隔埋置位线的沟槽形成工艺，以防止在有源柱状物与沟槽间的未对准。 而且，本发明的方法可通过在形成有源柱状物之前，实施用以分隔埋置位线的沟槽形成工艺，以稳定地形成有源柱状物而不损伤保护图案。 虽然已关于特定实施方案描述了本发明，但是本领域技术人员将明显易知，在不脱离由所附权利要求限定的本发明精神及范围的情况下可以实施各种变化和修改。
权利要求
一种制造半导体器件的方法，包括在衬底中形成通过相应沟槽而彼此分隔的埋置位线；在所述埋置位线上形成多个有源柱状物；和形成包围所述有源柱状物的侧壁的垂直栅极。
2. 根据权利要求1所述的方法，其中所述多个有源柱状物的形成包括在所述包括埋置位线的衬底上形成有源柱状物衬底；在所述有源柱状物衬底上形成保护层；通过使用用以形成所述沟槽的第一掩模蚀刻所述保护层；通过使用与所述第一掩模交叉的第二掩模蚀刻所述保护层，由此形成保护图案；禾口通过使用所述保护图案作为蚀刻阻挡蚀刻所述有源柱状物衬底。
3. 根据权利要求2所述的方法，其中所述第一掩模和所述第二掩模是由其间具有间距的线所形成的光刻胶图案。
4. 根据权利要求2所述的方法，其中所述保护图案包括氮化物层或氧化物层。
5. 根据权利要求1所述的方法，其中通过使用外延生长法形成所述有源柱状物衬底。
6. 根据权利要求2所述的方法，其中所述有源柱状物衬底包括外延硅层。
7. 根据权利要求1所述的方法，其中所述衬底包括硅层。
8. 根据权利要求1所述的方法，其中通过实施杂质离子注入形成所述埋置位线。
9. 一种制造半导体器件的方法，包括在第一衬底中形成埋置位线；形成用以使所述埋置位线彼此分隔的沟槽；形成层间绝缘层以间隙填充所述沟槽；在所述间隙填充有所述层间绝缘层的第一衬底上形成第二衬底；在所述第二衬底上形成保护图案；通过使用所述保护图案作为蚀刻阻挡蚀刻所述第二衬底，以形成多个有源柱状物；禾口形成包围所述有源柱状物的侧壁的垂直栅极。
10. 根据权利要求9所述的方法，其中所述保护图案的形成包括在所述第二衬底上形成保护层；通过使用用以形成所述沟槽的第一掩模蚀刻所述保护层；禾口通过使用与所述第一掩模交叉的第二掩模蚀刻所述保护层，由此形成所述保护图案。
11. 根据权利要求io所述的方法，其中所述第一掩模和所述第二掩模是形成为其间具有间距的线的光刻胶图案。
12. 根据权利要求10所述的方法，其中所述保护图案包括氮化物层或氧化物层。
13. 根据权利要求9所述的方法，其中通过使用外延生长法形成所述第二衬底。
14. 根据权利要求9所述的方法，其中所述第二衬底包括外延硅层。
15. 根据权利要求9所述的方法，其中所述第一衬底包括硅层。
16. 根据权利要求9所述的方法，其中通过实施杂质离子注入形成所述埋置位线。
全文摘要
一种用以制造半导体器件的方法包括在第一衬底中形成埋置位线；形成用以使所述埋置位线彼此分隔的沟槽；形成层间绝缘层，以间隙填充所述沟槽；在所述间隙填充有所述层间绝缘层的第一衬底上形成第二衬底；在所述第二衬底上形成保护图案；通过使用所述保护图案作为蚀刻阻挡，蚀刻所述第二衬底，以形成多个有源柱状物；以及形成包围所述有源柱状物的侧壁的垂直栅极。
文档编号H01L21/8242GK101740485SQ20091020882
公开日2010年6月16日 申请日期2009年10月29日 优先权日2008年11月17日
发明者郑永均 申请人:海力士半导体有限公司