半导体器件及其制造方法

专利名称：半导体器件及其制造方法
技术领域：
本发明涉及一种包括场效应晶体管(FET)的半导体器件和制造该半导体器件的 方法，并且更具体而言，涉及一种包括具有在沟道区中出现晶体畸变的金属_绝缘体_半导 体(MIS)结构的FET的半导体器件和制造该半导体器件的方法。
背景技术：
平面结构被认为是具有MIS结构的FET的典型结构。在平面结构中，源区、漏区和 沟道区基本上布置在平面上。近年来，随着元件小型化的发展，根据现有技术的平面型结构 出现的问题在于，由于杂质浓度增大，导致迁移率下降，或者由于由硅化物工艺造成的结深 度减小，导致结漏电流的量增大。为了解决上述问题，已经提出了一些元件结构，这些元件 结构中的一种是鳍状(fin)结构。 具有鳍状结构的FET (下文中被称作"鳍型FET")具有的结构为半导体衬底被蚀 刻成鳍形三维结构，并且该三维结构的侧表面用作MIS型FET的沟道。近年来，鳍型FET结 构是诸如双栅结构或三栅结构的元件结构的通用术语。双栅结构意味着在三维结构的两个 侧表面上形成栅电极的结构，并且三栅结构意味着在三维结构的两个侧表面和上表面上形 成栅电极的结构。 如在2000年D.Hisamoto等人的IEEE Transactions on ElectronDevice第47 巻第12期第2320-2325页中描述的，在鳍型FET中，为了防止由于结深度降低导致的短沟 道效应，使沟区域变窄。另外，由于鳍型FET具有的结构能够降低沟道区的杂质浓度，因此 可以容易地控制载流子迁移率，以及还可以防止半导体衬底中耗尽层的宽度增加。因此，鳍 型FET具有改进的亚阈值特性。这些特性使得可以降低待机功耗并且可以提高切换速度。
另外，已经提出了所谓的晶体畸变技术，该技术向形成沟道区的晶体衬底施加来 自外部的畸变，以改进载流子迁移率，由此提高元件的电流驱动能力。这种类型的晶体畸 变技术公开在例如日本未经审查的专利公布No. 2005-019970和日本未经审查的专利公布 No. 2007-294757中。日本未经审查的专利公布No. 2005-019970公开了一种如下的技术 在p型鳍状FET中形成由SiC晶体制成的三维结构(种子鳍(seed f in))，并且在n型鳍状 FET中形成由SiGe晶体制成的三维结构(种子鳍)。在所公开的技术中，在种子鳍的表面 上外延生长Si晶体，以形成沟道区，并且向沟道区的硅晶体施加压縮和拉伸晶体畸变，由 此改进性能。日本未经审查的专利公布No. 2007-294757公开了一种如下的技术使用栅电 极将畸变施加到沟道区的硅晶体。 然而，根据现有技术的结构是不适合的，因为晶体畸变技术被施加到互补型金属 氧化物半导体(CMOS)。为了制造CMOS,必须将至少n型和p型鳍状FET集成。在n型鳍状 FET中，使电流能够从源电极流向漏电极的载流子是电子。在p型鳍状FET中，载流子是空 穴。
6
当通过晶体畸变技术将晶体畸变施加到硅晶体时，提高作为载流子的电子和空穴的迁移率的晶体畸变方向彼此不同。例如，在沟道平面中，在拉伸应变的一个轴方向上，应力被施加到电子，并且在压縮应变的两个轴方向上，应力被施加到空穴，由此提高电子和空穴的迁移率。可替选地，必需将拉伸应变或压縮应变施加到电流流动的至少一个轴方向。因此，为了得到充分的CMOS性能，必须在同一衬底上将不同的晶体畸变集成。
在日本未经审查的专利公布No. 2005-019970所公开的技术中，为了制造CMOS,在同一衬底上形成SiC晶体和SiGe晶体。然而，由于在SiC晶体的晶格与SiGe晶体的晶格之间存在大的不匹配，因此即使当例如使用外延生长技术时，也难以在同一衬底上形成SiC晶体和SiGe晶体来制造高性能的CM0S。 在日本未经审查的专利公布No. 2007-294757所公开的技术中，为了制造CMOS,必须在n型MIS FET和p型MIS FET中形成具有不同畸变的两种栅电极。另外，为了形成栅电极，必须执行两次制造工艺。然而，当通过第一制造工艺形成两个栅电极中的一个时，在执行第一制造工艺时，半导体衬底中将通过第二制造工艺形成另一个栅电极的区域可能遭到蚀刻损坏。因此，担心的是栅绝缘膜的可靠性将下降。另外，制造工艺变得复杂。

发明内容
在一个实施例中，提供了一种半导体器件，该半导体器件包括衬底；三维结构，其形成在衬底的主表面上方，所述三维结构包括第一侧表面和第二侧表面并且在沟道方向上延伸，所述第一侧表面和所述第二侧表面在与平行于衬底的面内方向的沟道方向交叉的方向上彼此相对；应力膜，其形成在第一侧表面上方，并且包括作用在第一侧表面上的残留应力；栅绝缘膜，其形成在第二侧表面上方；以及栅电极，其覆盖所述三维结构的至少第二侧表面且在三维结构与栅电极之间插入栅绝缘膜，并且在第一侧表面和第二侧表面彼此相对的方向延伸。三维结构包括在沟道方向上在栅电极两侧上的源电极和漏电极，并且包括源电极与漏电极之间的沟道区。 在另一个实施例中，提供了一种制造半导体器件的方法(第一制造方法)，该方法包括蚀刻在衬底上方形成的半导体层，以形成包括第一侧表面的台阶结构；在台阶结构的上表面和第一侧表面上方，形成构图的应力膜；使用应力膜作为蚀刻掩模，对台阶结构执行蚀刻，以形成与第一侧表面相对的第二侧表面，由此形成三维结构，所述三维结构包括第一侧表面和第二侧表面并且在与衬底的面内方向平行的沟道方向上延伸；在第二侧表面上方形成栅绝缘膜；以及形成栅电极，其覆盖三维结构的至少第二侧表面且在三维结构和栅电极之间插入栅绝缘膜，并且栅电极在第一侧表面和第二侧表面彼此相对的方向上延伸。应力膜包括作用在第一侧表面上的残留应力。三维结构包括在沟道方向上在栅电极两侧上的源电极和漏电极，并且包括源电极和漏电极之间的沟道区。 在又一个实施例中，提供了一种制造半导体器件的方法(第二制造方法)，该方法包括在衬底上方形成的半导体层上方，形成构图的掩模层；使用半导体层作为蚀刻掩模，对半导体层执行蚀刻，以形成具有第一侧表面的台阶结构；在第一侧表面上方，形成应力膜；形成构图的抗蚀剂膜，以便覆盖第一侧表面；使用抗蚀剂膜作为蚀刻掩模，对层压的台阶结构和掩模层执行蚀刻，以形成与第一侧表面相对的第二侧表面，由此形成三维结构，所述三维结构包括第一侧表面和第二侧表面并且在平行于衬底的面内方向的沟道方向上延
7伸；在第二侧表面上方，形成栅绝缘膜；以及形成栅电极，所述栅电极覆盖三维结构的至少第二侧表面且在三维结构与栅电极之间插入栅绝缘膜，并且在第一侧表面和第二侧表面彼此相对的方向上延伸。应力膜包括作用在第一侧表面上的残留应力。所述三维结构包括在沟道方向上的在栅电极两侧上的源电极和漏电极，并且包括在源电极与漏电极之间的沟道区。 如上所述，根据本发明上述实施例的半导体器件包括应力膜和栅电极，该应力膜具有作用在具有沟道区的三维结构的第一侧表面上的残留应力，该栅电极形成在三维结构与第一侧表面相对的第二侧表面上且在其间插入栅绝缘膜。以此方式，由于晶体畸变发生在沟道区中，因此可以提高在沟道区中的载流子迁移率。另外，在不考虑n型FET和p型FET的情况下，都可以向具有MIS结构的沟道区容易地施加晶体畸变。因此，可以制造具有高电流驱动能力的MIS结构，并由此制造出具有高电流驱动能力的CMOS结构。
在制造根据本发明上述实施例的第一方法中，在台阶结构的上表面和第一侧表面上形成构图的应力膜，使用应力膜作为蚀刻膜，对台阶结构执行蚀刻，以形成与第一侧表面相对的第二侧表面。以此方式，形成包括第一侧表面和第二侧表面并且在沟道区上延伸的三维结构。栅绝缘膜和栅电极形成在三维结构的第二侧表面上。因此，可以使用自对准方法形成沟道区作为三维结构的一部分，并且因此将沟道区精确定位。结果，可以制造出具有微小结构的半导体器件。 在制造根据本发明的上述实施例的半导体器件的第二方法中，在台阶结构的侧表面上形成应力膜之后，使用构图的抗蚀剂膜(抗蚀剂图案)来蚀刻台阶结构，以形成三维结构。在三维结构的另一侧表面上形成栅绝缘膜和栅电极。因此，可以以少量的工艺来制造半导体器件。


从下面结合附图对某些优选实施例进行的描述中，本发明的以上和其他目的、优点和特征将更清楚，其中 图1A和图IB是示意性示出根据本发明第一实施例的半导体器件结构的一部分的
图示；
图示；
图示；
图示；
图示；
图示；
图示；
图2A和图2B是示意性示出制造根据第-图3A和图3B是示意性示出制造根据第-图4A和图4B是示意性示出制造根据第-图5A和图5B是示意性示出制造根据第-图6A和图6B是示意性示出制造根据第-图7A和图7B是示意性示出制造根据第-
-实施例的半导体器件的工艺的--实施例的半导体器件的工艺的--实施例的半导体器件的工艺的--实施例的半导体器件的工艺的--实施例的半导体器件的工艺的--实施例的半导体器件的工艺的-
-部分的-部分的-部分的-部分的-部分的-部分的
图8A和图8B是示意性示出制造根据第一实施例的半导体器件的工艺的一部分的图示； 图9A和图9B是示意性示出制造根据第一实施例的半导体器件的工艺的一部分的图示； 图IOA和图IOB是示意性示出制造根据第一实施例的半导体器件的工艺的一部分的图示； 图IIA和图IIB是示意性示出制造根据第一实施例的半导体器件的工艺的一部分的图示； 图12A和图12B是示意性示出制造根据第一实施例的半导体器件的工艺的一部分的图示； 图13A和图13B是示意性示出制造根据第一实施例的半导体器件的工艺的一部分的图示； 图14A和图14B是示意性示出制造根据第一实施例的半导体器件的工艺的一部分的图示； 图15A和图15B是示意性示出根据本发明第二实施例的半导体器件结构的一部分的图示； 图16A至图16D是示意性示出制造根据第二实施例的半导体器件的工艺的一部分的图示； 图17A至图17D是示意性示出制造根据第二实施例的半导体器件的工艺的一部分的图示； 图18A和图18B是示意性示出根据本发明第三实施例的半导体器件结构的一部分的阅S .
的图示
的图示 图21是示意性示出制造根据第四实施例的半导体器件的工艺的一部分的图示； 图22A和图22B是示意性示出根据本发明第五实施例的半导体器件结构的一部分的图示； 图23A和图23B是示意性示出根据本发明第六实施例的半导体器件结构的一部分的图示； 图24A和图24B是示意性示出制造根据第六实施例的半导体器件的工艺的一部分的图示； 图25A和图25B是示意性示出制造根据第六实施例的半导体器件的工艺的一部分的图示； 图26A和图26B是示意性示出制造根据第六实施例的半导体器件的工艺的一部分的图示； 图27是示意性示出根据本发明第七实施例的半导体器件结构的一部分的图示； 图28A至图28C是示意性示出制造根据第七实施例的半导体器件的工艺的一部分
6h阅^ —
图29A至图29C是示意性示出制造根据第七实施例的半导体器件的工艺的一部分 的图示； 图30A和图30B是示意性示出制造根据第七实施例的半导体器件的工艺的一部分 的图示； 图31A和图31B是示意性示出制造根据第七实施例的半导体器件的工艺的一部分 的图示； 图32A和图32B是示意性示出制造根据第七实施例的半导体器件的工艺的一部分 的图示。
具体实施例方式
现在将参照示例性实施例在此描述本发明。本领域的技术人员将认识到，可以使 用本发明的教导来完成许多可替选的实施例，并且本发明不限于为了说明目的而示出的实 施例。 下文中，将参照附图来描述本发明的示例性实施例。
(第一实施例) 图1A是示意性示出根据本发明第一实施例的半导体器件1的结构的一部分的横 截面图，并且图1B是示意性示出半导体器件1的主要结构的顶视图。图1A是示出沿着图 1B的线Nl-N2截取的半导体器件1的横截面图。然而，为了便于说明，在图1B中未示出绝 缘膜22。 如图lA的横截面图所示，半导体器件l包括支撑衬底ll以及沟道区13Qa和13Qb， 所述沟道区13Qa和13Qb形成在支撑衬底11的主表面上并且其间插入了氧化物膜12Q。沟 道区13Qa和13Qb中的每个都具有鳍形的三维结构。三维结构中的每个在沟道方向(与图 的平面垂直的方向)上延伸。形成沟道区13Qa的三维结构具有两个侧表面，所述两个侧表 面在与平行于支撑衬底11的面内方向的沟道方向(与图的平面垂直的方向)交叉的方向 上彼此相对。在这两个侧表面中的一个上形成应力膜16Sa，并且在另一个侧表面上形成栅 氧化物膜19a。类似地，形成沟道区13Qb的三维结构具有两个侧表面，所述两个侧表面在与 平行于支撑衬底ll的面内方向的沟道方向(与图的平面垂直的方向)交叉的方向上彼此 相对。在这两个侧表面中的一个上形成应力膜16Sb，并且在另一个侧表面上形成栅氧化物 膜19b。另外，分别在沟道区13Qa和13Qb的上表面上形成应力膜16Ua和16Ub。
应力膜16Sa和16Sb中的每个具有作用在三维结构侧表面上的残留应力。与应力 膜16Sa和16Sb相类似，应力膜16Ua和16Ub中的每个具有作用在三维结构侧表面上的残 留应力。应力膜16Sa、16Sb、16Ua和16Ub的残留应力在表面的面内方向上使拉伸应变或压 縮应变施加到三维结构表面，由此在沟道区13Qa和13Qb中产生晶体畸变。晶体畸变使得 可以提高沟道区13Qa和13Qb中的载流子迁移率。当形成n型FET半导体器件1时，应力 膜16Sa、16Sb、16Ua和16Ub被形成为使得由三维结构表面产生拉伸应变。当形成p型FET 半导体器件1时，应力膜16Sa、16Sb、16Ua和16Ub被形成为使得由三维结构表面产生压縮 应变。 如图1A和图1B所示，栅电极IOP连续形成，以便从而在三维结构的两个侧表面彼 此相对的方向上延伸。如图1A所示，栅电极IOP覆盖沟道区13Qa且栅氧化物膜19a插入其间，并且栅电极10P覆盖沟道区13Qb且栅氧化物膜19b插入其间。 如图1A所示，沟道区13Qa和13Qb形成在栅电极10P下方。如图IB所示，源电极 13Sa和13Sb在沟道方向上形成在栅电极10P的一侧，并且漏电极13Da和13Db在沟道方向 上形成在栅电极10P的另一侧。沟道区13Qa、源电极13Sa和漏电极13Da形成一个三维结 构，并且沟道区13Qb、源电极13Sb和漏电极13Db形成另一个三维结构。
如图IB所示，应力膜16Ua延伸到形成源电极13Sa和漏电极13Da的一个三维结 构的上表面，并且应力膜16Ub延伸到形成源电极13Sb和漏电极13Db的另一个三维结构的 上表面。另外，应力膜16Sa延伸到形成源电极13Sa和漏电极13Da的一个三维结构的侧表 面，并且应力膜16Sb延伸到形成源电极13Sb和漏电极13Db的另一个三维结构的侧表面。 因此，应力膜16Ua和16Sa形成在载流子可以移动的整个区域中，使得在一个三维结构中出 现晶体畸变，并且应力膜16Ub和16Sb形成在载流子可以移动的整个区域中，使得在另一个 三维结构中出现晶体畸变。 例如，可以使用氮化硅膜或者氧化硅膜作为应力膜16Sa、16Ua、16Sb和16Ub。可以 改变沉积条件来控制应力膜16Sa、16Ua、16Sb和16Ub的残留应力。例如，可以使用以下材料 作为向硅晶体的三维结构施加拉伸应变的应力膜通过低压化学气相沉积法(LPCVD法)、 在70(TC至80(TC的温度范围下、在硅烷气体和氨气的混合气体气氛中形成的氮化硅膜。例 如，可以使用以下材料作为向三维结构施加压縮应变的应力膜通过热氧化法形成的氧化 硅膜；通过LPCVD法、在850°C至900°C的温度范围中、在乙硅烷气体和一氧化二氮气体的混 合气氛中形成的氧化硅膜；或者通过等离子体增强化学气相沉积法(PECVD法)或者原子层 沉积法(ALD法)在例如60(TC或更低的温度下形成氮化硅膜，该氮化硅膜包含15at^或更 多的氢、可优选地为20at^至25at^的氢。 然后，形成覆盖元件结构的绝缘膜22。在绝缘膜22中形成的贯通孔中设置接触插 塞25，以便达到栅电极IOP。另外，如图1B所示，在绝缘膜22中，设置与源电极13Sa连接 的接触插塞23S、与漏电极13Da连接的接触插塞23D、与源电极13Sb连接的接触插塞24S 以及与漏电极13Db连接的接触插塞24D。 接着，将描述制造具有上述结构的半导体器件1的优选方法。图2A至图14B是示 意性示出制造图1A所示半导体器件1的工艺的图示，该半导体器件1使用通过LPCVD法形 成的氮化硅膜作为应力膜16Sa、16Ua、16Sb和16Ub。应力膜16Sa、 16Ua、 16Sb和16Ub具有 引起拉伸应变施加到沟道区13Qa和13Qb的残留应力。在制造工艺的过程中，假设制造了 n型FET。图2A是示出沿着线A1-A2截取的图2B的顶视图中所示出结构的横截面图。图 3A是示出沿着线B1-B2截取的图3B的顶视图中所示出结构的横截面图。图4A是示出沿着 线Cl-C2截取的图4B的顶视图中所示出结构的横截面图。图5A是示出沿着线D1-D2截取 的图5B的顶视图中所示出结构的横截面图。图6A是示出沿着线E1-E2截取的图6B的顶 视图中所示出结构的横截面图。图7A是示出沿着线F1-F2截取的图7B的顶视图中所示出 结构的横截面图。图8A是示出沿着线G1-G2截取的图8B的顶视图中所示出结构的横截面 图。图9A是示出沿着线H1-H2截取的图9B的顶视图中所示出结构的横截面图。图10A是 示出沿着线11-12截取的图IOB的顶视图中所示出结构的横截面图。图IIA是示出沿着线 Jl-J2截取的图11B的顶视图中所示出结构的横截面图。图12A是示出沿着线Kl-K2截取 的图12B的顶视图中所示出结构的横截面图。图13A是示出沿着线Ll-L2截取的图13B的
11顶视图中所示出结构的横截面图。图14A是示出沿着线M1-M2截取的图14B的顶视图中所 示出结构的横截面图。 首先，如图2A的横截面图所示，制备绝缘体上硅(SOI)衬底，该SOI衬底具有由半 导体材料制成的支撑衬底11、掩埋氧化物膜(BOX膜)12以及在其上形成的SOI层13。
然后，如图3A的横截面图所示，通过LPCVD法，在SOI层13上形成作为氧化硅膜 的掩模层14。 BOX膜12的厚度可以是例如500nm， SOI层13的厚度可以是例如200nm，以 及掩模层14的厚度可以是例如100nm。 然后，在SOI层13上涂覆抗蚀剂膜，并且通过光刻技术处理抗蚀剂膜中的三维结 构(鳍)之间的区域。结果，如图4A所示，形成具有在其中设置的开口 15a的构图的抗蚀 剂膜15。然后，使用抗蚀剂膜15作为蚀刻掩模，对掩模层14和SOI层13执行干法蚀刻来 处理掩模层14和S0I层13，由此形成凹槽。接着，去除抗蚀剂膜15。因此，形成了图5A所 示的具有两个台阶结构的硅层13Pa和13Pb以及掩模层14P。将凹槽的宽度调节成例如约 150nm。 然后，用稀释的氢氟酸(DHF)将图5A和图5B所示的掩模层14P选择性地蚀刻了 20nm，以暴露凹槽侧壁附近的硅层13Pa和13Pb中的每个的一部分(图6A和图6B)。表面 所暴露部分的宽度(在水平方向上的宽度)是20nm，所述宽度基本上等于用DHF蚀刻的掩 模层14P的量。同时，还蚀刻B0X膜12，以形成图6A所示的具有凹陷部的硅层12P。然而， 由于BOX膜12的厚度足够大，因此没有由于蚀刻而暴露出支撑衬底11。
然后，通过LPCVD技术在图6A和图6B所示的元件上保形地沉积应力膜16 (图7A 和图7B)。应力膜16的厚度大于20nm，这是用DHF蚀刻掩模层14P的量。例如，可以将应 力膜16的厚度调节成约50nm。可以使用高温下形成的氮化硅膜作为应力膜16，使得拉伸 应力施加到沟道区。作为图5A和图5B所示的掩模层14P的蚀刻量的应力膜16的厚度大 于20nm的原因在于防止三维结构(鳍)的上表面由于使用应力膜作为蚀刻掩模、在随后制 造过程(图11A)中执行蚀刻时应力膜的凹陷而被暴露出来。 然后，通过干法蚀刻技术在垂直方向上蚀刻应力膜16，使得应力膜16Sa保留在硅 层13Pa的侧表面上，并且掩模层14Q以及应力膜16Ta和16Tb保留在硅层13Pa和13Pb暴 露的上表面上(图8A和图8B)。 接着，将用于元件隔离的抗蚀剂膜覆盖在图8A所示的结构上，并且通过光刻技术 将元件区中的抗蚀剂膜构图。结果，如图9A和图9B所示，形成构图的抗蚀剂膜17。然后，蚀 刻元件区外部的硅层13Pa和13Pb上的应力膜16，以暴露硅层13Pa和13Pb中的每个的上 表面的一部分，并且抗蚀剂膜17剥离。在蚀刻工艺中，在元件区外部，在硅层13Pa和13Pb 的侧表面上形成的应力膜16Sa和16Sb被部分蚀刻。然而，在元件区中，应力膜不受蚀刻工 艺影响。然后，用DHF溶液选择性地蚀刻作为氧化硅膜的掩模层，由此得到图IOA和图10B 所示的结构。在蚀刻工艺期间，氧化物膜12P的一部分被蚀刻成获得具有在其内形成图10A 所示的凹陷部的氧化物膜12Q。然而，由于氧化物膜12P厚，所以支撑衬底11没有被暴露。
然后，使用应力膜16Ua和16Ub作为蚀刻掩模，对硅层13Pa和13Pb执行干法蚀 亥lj，以形成图11A所示的具有沟道区(鳍沟道)13Qa和13Qb的三维结构(鳍)。鳍的宽度 为约20nm。通过侧应力膜16Sa和上应力膜16Ua在沟道区13Qa中产生双轴拉伸应力。类 似地，通过侧应力膜16Sb和上应力膜16Ub在沟道区13Qb中产生双轴拉伸应力。这些拉伸应力使得可以提高载流子迁移率(电子)。 然后，如果有必要，则将诸如硼的III族元件通过离子注入技术注入到沟道区 13Qa和13Qb中，并且接着通过热处理来活性化。 接着，如图12A所示，分别在沟道区13Qa和13Qb的表面上形成栅氧化物膜19a和 19b，并且在元件的整个表面上形成电极层10。例如，可以使用通过热氧化方法和等离子体 氮化法形成的氮氧化硅膜作为栅氧化物膜19a和19b。例如，使用通过LPCVD法形成的多晶 硅膜作为电极层10。 然后，在图12A所示的结构上沉积抗蚀剂膜，并且通过光刻技术来处理抗蚀剂膜， 以形成构图的抗蚀剂膜21(图13A和图13B)。然后，使用抗蚀剂膜21作为掩模，对电极层 10执行干法蚀亥lJ，以形成图14A和图14B所示的栅电极10P。然后，剥离抗蚀剂膜21。由于 沟道区13Qa和13Qb由作为氮化物膜的应力膜16Ua、16Ub、16Sa和16Sb保护，因此它们没 有被蚀刻。 然后，如图14A所示，使用栅电极10P作为掩模，通过离子注入技术，将诸如砷或磷 的V族元素注入到在沟道方向上的栅电极10P两侧设置的区域中，并且进行热处理以活性 化杂质，由此形成源电极13Sa和13Sb以及漏电极13Da和13Db(图1B)。
接着，如果有必要，形成用于电连接到外部电路的布线。具体地，在图14A所示的 结构上沉积绝缘膜，并且通过CMP技术将绝缘膜平坦化。然后，通过光刻技术在绝缘膜上涂 覆抗蚀剂膜，并且将接触孔图案转移到抗蚀剂膜上。另外，通过干法蚀刻技术来蚀刻绝缘 膜，并且将源电极13Sa和13Sb以及漏电极13Da和13Db(图1A和图1B)上的应力膜16Ua 和16Ub(图14B)被部分地蚀刻，以形成接触孔。然后，抗蚀剂膜剥离，并且用诸如钨的金属 材料填充所形成的接触孔，由此形成接触插塞23S、23D、24S、24D和25(图1A和图1B)。
以下是根据第一实施例的半导体器件1的效果和制造半导体器件1的方法。
如上所述，在半导体器件1中，应力膜16Sa、16Sb、16Ua和16Ub形成在包括沟道区 13Qa和13Qb的三维结构的侧表面和上表面上。以此方式，在沟道区13Qa和13Qb中出现晶 体畸变。因此，可以提高沟道区13Qa和13Qb中的载流子迁移率。结果，可以制造具有高电 流驱动能力的FET。 根据制造半导体器件1的方法，形成了形成台阶结构的硅层13Pa和13Pb(图 6A和图6B)，并且在台阶结构的上表面和侧表面上形成构图的应力膜16Ua、16Ub、16Sa和 16Sb(图IOA和图IOB)。然后，使用应力膜16Ua、16Ub、16Sa和16Sb作为蚀刻掩模，来蚀刻 台阶结构，以形成包括沟道区13Qa和13Qb的三维结构(图IIA和图IIB)。以此方式，可 以使用自对准方法来形成作为三维结构的一部分的沟道区13Qa和13Qb，并且因此精确定 位沟道区13Qa和13Qb。因此，可以形成微小的鳍，该鳍超出了光刻技术中掩模的限制。结 果，可以使用晶体畸变技术来提高漏电流，并且用微小结构来制造半导体器件1 。
在根据该实施例的制造方法中，通过相同的制造工艺来形成包括沟道区13Qa和 13Qb的两个鳍。S卩，如图IIA和图11B所示，形成了一对沟道区13Qa和13Qb，且在其间插入 凹槽。该形成被称作"成对形成"或"孤立的形成"。由于鳍通过自对准来形成，因此可以将 鳍之间的间隙减小成小于可以通过光刻技术进行分割的微小的线间隔和微小的空间间隔。
(第二实施例) 接着，将描述第二实施例。图15A是示意性示出根据第二实施例的半导体器件2结构的一部分的横截面图，并且图15B是示意性示出半导体器件2的主要结构的顶视图。图 15A是示出沿着图15B的线Pl-P2截取的半导体器件2的横截面图。 如图15A所示，除了应力膜16Sa、16Ua、16Sb和16Ub是氧化硅膜以外，半导体器件 2具有与根据第一实施例的半导体器件l(图1A和图1B)的结构相同的结构。由于通过作 为氧化硅膜的应力膜16Sa、16Ua、16Sb和16Ub的影响向沟道区(鳍沟道)13Qa和13Qb施 加压縮应力，因此在提高p型FET的性能方面，半导体器件2的FET结构是有效的。
接着，将描述制造半导体器件2的优选方法。图16A至图16D以及图17A至图17D 是示意性示出制造包括P型FET的半导体器件2的工艺的一部分的横截面图。
首先，如图16A所示，制备SOI衬底，该SOI衬底具有支撑衬底11、 BOX膜12以及 在其上形成的SOI层13。 然后，如图16B所示，作为氧化硅膜的薄掩模表面氧化物膜30和作为氮化硅膜的 掩模层14顺序地形成在SOI层13上。可以通过热氧化法将氧化物膜30形成为例如约2nm 的厚度，并且可以通过LPCVD法将掩模层14形成为例如约100nm的厚度。
然后，通过与第一实施例的制造工艺(图4A和图4B以及图5A和图5B)相同的制 造工艺，通过光刻技术在掩模层14上形成构图的抗蚀剂膜。然后，使用抗蚀剂膜作为蚀刻 掩模，对掩模层14、氧化物膜30和SOI层13执行干法蚀刻，以形成用于形成台阶结构的凹 槽。然后，抗蚀剂膜剥离。接着，对暴露的S0I层13的侧壁选择性地执行热氧化。结果，如 图16C所示，形成硅层13Pa和13Pb、氧化物膜30Ta、30Tb、30Sa和30Sb以及掩模层14P。在 硅层13Pa和13Pb的侧表面上分别形成的氧化物膜30Sa和30Sb是厚度为约2nm的氧化硅 膜。 然后，用磷酸将掩模层14P蚀刻了约20nm，以暴露凹槽侧壁附近的氧化物膜30Ta 和30Tb中的每个的上表面的一部分。在这种情况下，蚀刻掩模层14P从凹槽的侧壁开始， 并且凹槽附近的掩模层14P凹陷。然而，当使用磷酸时，用于氧化硅膜的蚀刻速率显著低于 用于硅晶体的蚀刻速率。因此，氧化硅膜用作保护膜，并且磷不蚀刻硅层13Pa和13Pb。结 果，如图17A所示，保留覆盖有掩模层14Qa和14Qb的氧化物膜30Ua和30Ub。
然后，通过LPCVD法保形地沉积作为氧化硅膜的应力膜16 (图17A)。应力膜16的 厚度大于用磷酸蚀刻掩模层14的量。例如，应力膜16的厚度为50nm。
然后，通过垂直干法蚀刻技术来蚀刻应力膜16。结果，如图17B所示，分别在硅层 13Pa和13Pb的侧表面上形成应力膜16Sa和16Sb，并且分别在硅层13Pa和13Pb的上表面 上形成应力膜16Ta和16Tb。然后，用磷酸蚀刻掩模层14Qa和14Qb (氮化硅膜)，以将其去 除。在这种情况下，由于硅层13Pa和13Pb由氧化物膜30Ua和30Ub覆盖和保护，因此它们 不被磷酸蚀刻。 然后，通过与第一实施例中的制造工艺(图9A和图9B、图IOA和图10B以及图 IIA和图11B)相同的制造工艺，通过光刻技术，在元件区中形成构图的抗蚀剂膜，并且使用 抗蚀剂膜作为蚀刻掩模，对硅层13Pa和13Pb上形成的应力膜16Ta和16Tb执行干法蚀刻。 结果，应力膜16Ua和16Ub仅保留在元件区中(图17C)。接着，抗蚀剂膜剥离。
然后，通过垂直干法蚀刻技术，将保留在硅层13Pa和13Pb上的掩模表面氧化物膜 30 (氧化硅膜)蚀刻了约2nm。然后，使用硅层13Pa和13Pb上的应力膜16Ua和16Ub (氧 化硅膜)作为掩模，对掩模表面氧化物膜30选择性地执行垂直干法蚀刻。结果，如图17D
14所示，形成具有沟道区(鳍沟道)13Qa和13Qb的三维结构(鳍)。鳍的宽度为约20nm。通 过侧应力膜16Sa和上应力膜16Ua，在沟道区13Qa中产生双轴压縮应力。类似地，通过侧应 力膜16Sb和上应力膜16Ub，在沟道区13Qb中产生双轴压縮应力。这些压縮应力使得可以 提高载流子迁移率(空穴)。 随后的处理工艺与第一实施例中的相同。即，如果有必要，通过离子注入，将诸如 砷或磷的V族元素注入到沟道区13Qa和13Qb中，并且执行热处理来活性化杂质。然后，形 成图15A所示的栅氧化物膜19a和19b以及栅电极10P。然后，使用栅电极10P作为掩模， 通过离子注入技术，将诸如B或BF2的III族元素在沟道方向上注入到栅电极10P两侧上设 置的区域中，并且执行热处理来活性化杂质，由此形成源电极13Sa和13Sb以及漏电极13Da 和13Db (图15B)。接着，形成具有在其中设置有接触插塞23S、23D、24S、24D和25 (图15A 和图15B)的绝缘膜22。 以下是根据第二实施例的半导体器件2的效果和制造半导体器件2的方法。
如上所述，由于根据本实施例的半导体器件2具有与根据第一实施例的结构基本 相同的结构，因此可以提高沟道区13Qa和13Qb中的载流子迁移率。根据半导体器件2的 结构，由于在p型FET的沟道区13Qa和13Qb中容易出现晶体畸变，因此可以容易制造出具 有高电流驱动能力的P型FET。作为另一个效果，可以得到与根据第一实施例的半导体器件 1及其制造方法的效果相同的效果。
(第三和第四实施例) 接着，将描述本发明的第三实施例和第四实施例。图18A是示意性示出根据第三 实施例的半导体器件3结构的一部分的横截面图，并且图18B是示意性示出半导体器件3 的主要结构的顶视图。图18A是示出沿着图18B的线Ql-Q2截取的半导体器件3的横截面 图。然而，为了便于说明，在图18B中没有示出绝缘膜22R。 根据第一和第二实施例的半导体器件1和2均包括通过相同制造工艺形成的一对 鳍。该对鳍共享一个栅电极10P。与此相比，根据第三实施例的半导体器件3包括孤立的 鳍，并且不共享栅电极IOR。类似地，以下将描述的根据第四实施例的半导体器件4(图20A) 包括孤立的鳍。 根据第三实施例的半导体器件3的结构与根据第一实施例的半导体器件1的一对 鳍左边的一个基本相同。即，半导体器件3包括支撑衬底11和沟道区13R，所述沟道区13R 形成在支撑衬底11的主表面上且其间插入氧化物膜12R。沟道区13R形成鳍形三维结构 (鳍)，并且三维结构在沟道方向(垂直于图平面的方向)上延伸。三维结构具有在与沟道 方向(垂直于图平面的方向)交叉的方向上彼此相对的两个侧表面。在两个侧表面的一个 上形成应力膜16Sr，并且在另一个侧表面上形成栅氧化物膜19r。另外，在沟道区13R的上 表面上形成应力膜16Ur。应力膜16Sr和16Ur中的每个具有作用在三维结构的侧表面上的残留应力。应力 膜16Sr和16Ur的残留应力在表面的面内方向上使拉伸应力或压縮应力施加到三维结构的 表面，由此在沟道区中产生晶体畸变。当形成n型FET半导体器件3时，应力膜16Sr被形 成为使得由三维结构的表面产生拉伸应变。当形成P型FET半导体器件3时，应力膜16Sr 被形成为使得由三维结构的表面产生压縮应变。
以下将简要描述制造半导体器件3的方法。
首先，与根据第一实施例的制造工艺(图2A和图2B)相类似，制备SOI衬底。然 后，通过LPCVD法，在SOI层13上沉积作为氧化硅膜的掩模层14。然后，在SOI层13上涂 覆抗蚀剂膜，并且通过光刻技术处理抗蚀剂膜。结果，形成具有台阶差的抗蚀剂膜(未示 出)。然后，使用抗蚀剂膜作为蚀刻掩模，对掩模层14和SOI层13执行干法蚀刻，以处理掩 模层14和SOI层13，由此形成台阶结构。然后，去除抗蚀剂膜。 结果，如图19所示，形成具有台阶差的硅层(沟道区)13R和掩模层14R。随后的 制造工艺与第一实施例中的制造工艺(图6A至图14B)基本上相同，并且因此将不再重复 对其的描述。最后，形成具有在其中设置的接触插塞24S、24D和25的绝缘膜22R，以制造图 18A和图18B所示的半导体器件3。 图20A是示意性示出根据第四实施例的半导体器件4结构的一部分的横截面图， 并且图20B是示意性示出半导体器件4的主要结构的顶视图。图20A是示出沿着图20B的 线Rl-R2截取的半导体器件4的横截面图。然而，为了便于说明，在图20B中未示出绝缘膜 22R。 除了氧化物膜12的上表面是平坦的以外，根据第四实施例的半导体器件4的结构 与根据第三实施例的半导体器件3的结构(图18A和图18B)基本上相同，并且因此将不再 重复对结构的详细描述。另外，半导体器件4的结构与根据第二实施例的半导体器件2的 一对鳍的左边一个的结构基本上相同。
以下将简要描述制造半导体器件4的方法。 首先，与根据第二实施例的制造工艺(图16A)相类似，制备S0I衬底。然后，通过 与图16B所示的制造工艺相同的制造工艺，在S0I层13上顺序地形成作为氧化硅膜的薄掩 模表面氧化物膜30和作为氮化硅膜的掩模层14。然后，在SOI层13上涂覆抗蚀剂膜，并且 通过光刻技术处理该抗蚀剂膜。结果，形成具有台阶差的抗蚀剂膜(未示出)。接着，使用 抗蚀剂膜作为蚀刻掩模，对掩模层14、氧化物膜30和SOI层13执行干法蚀刻，以处理掩模 层14、氧化物膜30和S0I层13，由此形成台阶结构。然后，去除抗蚀剂膜。此后，对暴露的 SOI层13的侧壁选择性地执行热氧化。 结果，如图21所示，形成具有台阶差的硅层(沟道区)13R和掩模层14R。在硅层 13R的上表面上形成氧化物膜30T，并且在硅层13R的侧表面上形成氧化物膜30S。随后的 制造工艺与第二实施例中的制造工艺(图16D至图17D)基本上相同，并且因此将不再重复 对其的详细描述。最后，形成具有在其中设置有接触插塞24S、24D和25的绝缘膜22R，以制 造图20A和图20B所示的半导体器件4。 根据第三实施例的半导体器件3的效果与根据第一实施例的半导体器件1的效果 基本上相同。另外，根据第四实施例的半导体器件4的效果与根据第二实施例的半导体器 件2的效果基本上相同。
(第五实施例) 接着，将描述本发明的第五实施例。图22A是示意性示出根据第五实施例的半导 体器件5结构的一部分的横截面图，并且图22B是示意性示出半导体器件5的主要结构的 顶视图。图22A是示出沿着图22B中的线X1-X2截取的半导体器件5的横截面图。然而， 为了便于说明，在图22B中未示出图22A所示的绝缘膜22R和22K。根据该实施例的半导体器件5是n型FET和p型FET集成在同一支撑衬底11上的CMOS半导体器件。 n型FET包括沟道区13K，所述沟道区13K形成在支撑衬底11的主表面上且其间插 入氧化物膜12。沟道区13K形成鳍形三维结构(鳍)，并且该三维结构在沟道方向(与图平 面垂直的方向)上延伸。该三维结构具有两个侧表面，所述两个侧表面在与沟道方向(与 图平面垂直的方向)交叉的方向上彼此相对。在这两个侧表面的一个上形成应力膜16Sk， 并且在另一个侧表面上形成栅氧化物膜19K。另外，在沟道区13K的上表面上形成应力膜 16Tk。 应力膜16Sk和16Tk中的每个具有作用在该三维结构的侧表面上的残留应力。应 力膜16Sk和16Tk的残留应力在表面的面内方向上使拉伸应力施加到三维结构的表面，由 此在沟道区13K中产生晶体畸变。以此方式，可以提高作为载流子的电子的迁移率。
p型FET包括沟道区13R，所述沟道区13R形成在支撑衬底11的主表面上且其间插 入氧化物膜12。沟道区13R形成鳍形三维结构(鳍)，并且该三维结构在沟道方向(与图平 面垂直的方向)上延伸。该三维结构具有两个侧表面，所述两个侧表面在与沟道方向(与 图平面垂直的方向)交叉的方向上彼此相对。在这两个侧表面的一个上形成应力膜16Sr， 并且在另一个侧表面上形成栅氧化物膜19r。另外，在沟道区13R的上表面上形成应力膜 16Tr。应力膜16Sr和16Tr中的每个具有作用在该三维结构的侧表面上的残留应力。应 力膜16Sr和16Tr的残留应力在表面的面内方向上使压縮应变施加到三维结构的表面，由 此在沟道区13R中产生晶体畸变。以此方式，可以提高作为载流子的空穴的迁移率。
n型FET和p型FET可以通过根据第三实施例或第四实施例的制造方法来单独制 造。 如上所述，在根据该实施例的半导体器件5中，n型FET和p型FET集成在同一支 撑衬底11上。因此，半导体器件5具有高电流驱动能力的CMOS结构。
(第六实施例) 接着，将描述本发明的第六实施例。图23A是示意性示出根据第六实施例的半导 体器件6结构的一部分的横截面图，并且图23B是示意性示出半导体器件6的主要结构的 顶视图。图23A是示出沿着图23B中的线Wl-W2截取的半导体器件6的横截面图。
在根据该实施例的半导体器件6中，通过光刻技术形成沟道区(鳍沟道)。当使用 光刻技术时，与根据第一至第五实施例的鳍自对准方法相比，可以减少制造工艺的数目。
如图23A的横截面图所示，半导体器件6包括支撑衬底11和沟道区13R，所述沟道 区13R形成在支撑衬底11的主表面上且其间插入氧化物膜12。沟道区13R形成鳍形三维 结构(鳍)，并且该三维结构在沟道方向(与图平面垂直的方向)上延伸。该三维结构具有 两个侧表面，所述两个侧表面在平行于支撑衬底ll的面内方向的沟道方向(与图平面垂直 的方向)交叉的方向上彼此相对。在这两个侧表面的一个上形成应力膜16R，并且在另一个 侧表面上形成栅氧化物膜19s。另外，在沟道区13R的上表面上形成掩模层14S。
应力膜16R具有作用在三维结构的侧表面上的残留应力。应力膜16R的残留应力 在侧表面的面内方向上使拉伸应变或压縮应变施加到三维结构的侧表面，由此在沟道区中 产生晶体畸变。晶体畸变使得可以提高沟道区中的载流子迁移率。当形成n型FET半导体 器件6时，应力膜16R被形成为使得由三维结构的侧表面产生拉伸应变。当形成p型FET
17半导体器件6时，应力膜16R被形成为使得由三维结构的侧表面产生压縮应变。
如图23A和图23B所示，栅电极IOS连续形成，以在三维结构的两个侧表面彼此相 对的方向上延伸。如图23A所示，栅电极IOS覆盖沟道区13R，且其间插入栅氧化物膜19s。
如图23A所示，在栅电极IOS下方形成沟道区13R。如图23B所示，在沟道方向上 在栅电极10S的一侧形成源电极13Ss，并且在沟道方向上在栅电极10S的另一侧形成漏电 极13Ds。沟道区13R、源电极13Ss和漏电极13Ds形成三维结构。如图23B所示，应力膜 16R延伸到三维结构(鳍)的源电极13Ss的侧表面和漏电极13Ds的侧表面。因此，应力 膜16R形成在载流子可以移动的整个区域中，使得在三维结构中出现晶体畸变。在与第一 实施例的沉积条件相同的沉积条件下，采用与形成根据第一实施例的应力膜16Ua的材料 相同的材料制成应力膜16R。 然后，形成覆盖元件结构的绝缘膜22R。接触插塞25设置在绝缘膜22R中形成的 贯通孔中，以达到栅电极IOS。另外，如图23B所示，在绝缘膜22R中设置与源电极13Ss连 接的接触插塞24S以及与漏电极13Ds连接的接触插塞24D。 接着，将描述制造具有上述结构的半导体器件6的优选方法。图24A至图26B示 意性示出制造具有n型FET或p型FET的半导体器件6的工艺的图示。图25A是示出沿着 线S1-S2截取的图25B的顶视图中所示的结构的横截面图，并且图26A是示出沿着线T1-T2 截取的图26B的顶视图中所示的结构的横截面图。 首先，与根据第一实施例的制造工艺相类似，制备具有由半导体材料制成的支撑 衬底11、掩埋氧化物膜12和在其上形成的SOI层13的SOI衬底(图2A)。然后，与根据第 一实施例的制造工艺相类似，通过LPCVD法在SOI层13上沉积厚度为约100nm的掩模层 14。然后，通过光刻工艺和干法蚀刻工艺蚀刻掩模层14和S0I层13，以形成台阶结构。例 如，使用氮化硅膜作为掩模层14。图24A是示出形成台阶结构的硅层(沟道区)13R和掩模 层14R的图示。 然后，当形成n型FET时，通过LPCVD法，将厚度为例如50nm的氮化硅膜保形地形 成为应力膜。当形成P型FET时，通过LPCVD法，将厚度为例如50nm的氧化硅膜保形地形 成为应力膜。然后，通过干法蚀刻技术垂直蚀刻应力膜，以在硅层13R的侧表面上形成厚度 为50nm的应力膜16R，如图24B所示。 接着，如图25A所示，构图的抗蚀剂膜23被形成为覆盖将形成鳍的区域和应力膜 16R。使用抗蚀剂膜23作为蚀刻掩模，对硅层13R和掩模层(氮化硅膜)14R垂直地执行具 有高选择性的干法蚀刻。然后，抗蚀剂膜23剥离。结果，如图26A所示，形成沟道区13R和 鳍。沟道区13R的宽度可以是例如80nm。 可替选地，可以使用氧化硅膜替代氮化硅膜作为掩模层14R。在这种情况下，当蚀 刻图25A所示的掩模层14R和硅层13R时，元件区外部的掩埋氧化物膜12有可能被蚀刻， 使得支撑衬底11被暴露。当为了防止暴露而充分地增加掩埋氧化物膜12的厚度时，可以 防止当源电极或漏电极与支撑衬底11短路时出现的错误。可以使用除了氧化硅膜之外的 氧化物膜作为掩模层14R。 接着，如果有必要，通过离子注入技术将杂质元素注入到沟道区13R中，并且执行 热处理来活性化杂质元素。随后的制造工艺与第一实施例中的制造工艺(图12A至图13B) 基本上相同，因此将不再重复对其的详细描述。最后，形成具有在其中设置有接触插塞24S、24D和25的绝缘膜22R，以制造图23A和图23B所示的半导体器件6。根据鳍型FET是n型 还是P型，来选择注入到沟道区13R、源电极13Ss和漏电极13Ds的杂质。
以下是根据第六实施例的半导体器件6的效果和制造该半导体器件6的方法。
如上所述，在半导体器件6中，在台阶结构的侧表面上形成应力膜16R(图24B)之 后，通过使用构图的抗蚀剂膜(抗蚀剂图案)来蚀刻台阶结构，由此形成三维结构(图25A 和图25B以及图26A和图26B)。在三维结构的第二侧表面上形成栅氧化物膜19s和栅电 极10S。因此，可以以少量的工艺来形成高性能的鳍型FET。因为由于应力16R导致沟道区 13R中出现晶体畸变，所以可以提高漏电流。 以上已经描述了制造具有孤立的鳍的半导体器件6的方法。然而，通过根据该实 施例的制造方法，可以形成具有一对鳍的结构。即，当通过使用构图的抗蚀剂膜来蚀刻SOI 层13和掩模层14时，可以形成凹槽，并且在形成凹槽的两个台阶结构中可以形成鳍。
(第七实施例) 接着，将描述本发明的第七实施例。图27是示出根据第七实施例的半导体器件7 的结构的一部分的横截面图。下文中，将描述将P型鳍FET和n型鳍FET集成在同一衬底 上的制造方法。该制造方法可以实现具有微小结构的高性能的CMOS。如以下将描述的，由 于使用应力膜作为掩模，通过自对准方法来形成鳍，因此在不受光刻技术中掩模限制的影 响的情况下，可以得到微小元件。 图28A至图32B是示意性示出制造半导体器件7的工艺的图示。
首先，如图28A所示，制备具有由半导体材料制成的支撑衬底11、掩埋氧化物膜12 和在其上形成的SOI层13的SOI衬底。掩埋氧化物膜12的厚度可以是例如500nm，并且 SOI层13的厚度可以是例如200nm。 然后，如图28B所示，通过热氧化，在S0I层13的上表面上形成作为氧化硅膜的掩 模表面氧化物膜30，并且通过LPCVD法，在掩模表面氧化物膜30上沉积作为氮化硅膜的掩 模层14。掩模表面氧化物膜30的厚度可以是例如2nm，并且掩模层14的厚度可以是例如 100nm。 然后，通过光刻技术，在掩模层14上形成构图的抗蚀剂膜(未示出)。使用抗蚀剂 膜作为掩模，在垂直方向上蚀刻掩模层14、掩模表面氧化物膜30和硅层13，以形成凹槽，并 且抗蚀剂膜剥离。在这种情况下，凹槽的宽度是例如150nm。然后，通过蚀刻而暴露的硅层 13P的侧表面通过热氧化法来氧化，以形成掩模侧表面氧化物膜30S(图28C)，所述掩模侧 表面氧化物膜30S是厚度为例如约2nm的氧化硅膜。在这种情况下，只有硅被选择性地氧 化，并且在氮化物膜上没有形成氧化物膜。结果，如图28C所示，获得具有在其中形成的凹 槽14a的结构。如以下将描述的，分别在形成凹槽14a的两个台阶结构上形成p型FET。
然后，通过光刻技术，在掩模层14上形成构图的抗蚀剂膜(未示出)。使用抗蚀剂 膜作为掩模，在垂直方向上蚀刻图28C所示的掩模层14P，并且随后抗蚀剂膜剥离。结果，形 成具有图29A所示的凹槽14b的掩模层14Q。如以下将描述的，在凹槽14b附近形成n型 FET。 接着，用磷酸处理掩模层14Q，然后对其进行各向同性地蚀刻了例如20nm(图 29B)。在这种情况下，由于蚀刻是从掩模层14Q中形成的凹槽的侧表面开始的，因此硅层 13P上的掩模层14Q在宽度上凹陷20nm。在磷酸处理期间，由于硅层13P由掩模表面氧化物膜30T和掩模侧表面氧化物膜30S保护，因此硅层13P没有被蚀刻。结果，如图29B所示， 形成蚀刻的掩模层14Qa、14Qb和14Qc。 然后，如图29C所示，在高温下，通过LPCVD法，保形地形成作为氧化硅膜的应力膜 16。应力膜16的厚度可以是例如50nm。 接着，在垂直方向上对第一应力膜16执行干法蚀刻。结果，如图30A所示，应力膜 16Sa和16Sb以及应力膜16Ta和16Tb分别形成在台阶结构的侧表面和上表面上，以成为形 成P型FET的鳍。当在随后工艺中通过自对准形成鳍时，在侧表面上形成的应力膜16Sa和 16Sb用作保护掩模。 接着，使用图30A所示的掩模层14Qa和14Qc以及应力膜16Tc和16Td作为蚀刻 掩模，在硅层13P上在垂直方向上选择性地执行干法蚀刻。结果，如图30B所示，形成具有 达到氧化物膜12的凹槽13a的硅层13Q。 然后，如图31A所示，在高温下，通过LPCVD法，在图30B所示的结构上保形地形成 作为氮化硅膜的第二应力膜36。应力膜36的厚度可以是例如50nm。 接着，如图31B所示，在垂直方向上对应力膜36执行干法蚀刻。结果，应力膜36S 形成在台阶结构的侧表面上，以成为形成n型FET的鳍。 然后，与根据第一实施例的制造工艺相类似，通过光刻技术，在元件区中形成构图 的抗蚀剂膜(未示出)。然后，与根据第一实施例的制造工艺相类似，对元件区外部的应力 膜16Ta、16Tb、16Tc、16Td和36S、掩模层14Qa、14Qb和14Qc以及掩模表面氧化物膜30Ua、 30Ub和30Uc执行干法蚀刻，以暴露硅层13Q。然后，抗蚀剂膜剥离。另外，在垂直方向上， 对元件区中的掩模层14Qa、 14Qb和14Qc (氮化硅膜)以及掩模表面氧化物膜30Ua、30Ub和 30Uc选择性地执行干法蚀刻。结果，如图32A所示，应力膜36Sc和36Sd保留在台阶结构的 侧表面上，以成为形成n型FET的鳍。另外，应力膜16Sa和16Sb保留在台阶结构的侧表面 上，以成为形成P型FET的鳍，并且应力膜16Ua和16Ub保留在台阶结构的上表面上。 [OH8] 然后，使用应力膜16Ua、16Ub、36Sc和36Sd(氧化硅膜)作为蚀刻掩模，在垂直方 向上对硅层13Q选择性地执行干法蚀刻，以形成用于形成p型FET的一对沟道区13Qa和 13Qb以及用于形成n型FET的一对沟道区13Qc和13Qd，如图32B所示。
随后的制造工艺与第一实施例或第二实施例中的制造工艺相同，并且因此将不再 重复对其的详细描述。如图27所示，在p型FET中，分别在沟道区13Qa和13Qb的侧表面上 形成栅氧化物膜19a和19b。栅电极10a和10b被形成为分别覆盖栅氧化物膜19a和19b。 在n型FET中，分别在沟道区13Qc和13Qd的侧表面上形成栅氧化物膜19c和19d。栅电极 10c和10d被形成为分别覆盖栅氧化物膜19c和19d。然后，形成绝缘膜22，并且在绝缘膜 22中设置接触插塞25、26A、26B、27、28C、28D。 在形成p型鳍FET的三维结构和形成n型鳍FET的三维结构中，将不同的杂质注 入到鳍沟道、栅电极以及源/漏电极中。因此，可以使用如下方法使用抗蚀剂膜(未示出) 作为掩模，单独地且选择性地将离子注入到n型区域和p型区域中。 根据第七实施例的制造方法，可以将p型鳍FET和n型鳍FET集成在同一衬底上。 可以在最佳方向上将晶体畸变施加到P型鳍FET和n型鳍FET的沟道区。因此，可以实现 包括载流子(空穴和电子)迁移率得以改进的鳍型FET的CMOS。另外，在不依靠光刻技术 的掩模精确度的情况下，通过使用自对准方法形成鳍沟道，可以实现微小的CMOS结构。
20
在该实施例中，n型FET和p型FET的鳍成对形成。然而，n型FET和p型FET的 鳍可以以孤立的方式形成。 以上参照附图已经描述了本发明的示例性实施例。 根据上述实施例的半导体器件1至7的结构都是所谓的单栅结构，在该单栅结构 中，栅电极形成在鳍(三维结构)的侧表面和上表面上且其间插入了栅氧化物膜。其他结构 包括其中栅电极形成在鳍的两个表面(两个侧表面)或三个表面(两个侧表面和上表面) 上且其间插入栅氧化物膜的双栅结构或三栅结构，以及其中栅电极形成在柱形三维结构的 整个周围表面上的结构(全包围栅结构)。在这些结构中，与单栅结构相比，作为电流流过 的区域宽度的元件宽度W更有效地增大，以提高漏电流的量。然而，在鳍的宽度等于或小于 20nm的纳米区中，由于反型层的量子影响导致有效宽度W的差消失，使得上述结构的电特 性可以与单栅结构的电特性基本上相同。在微小的元件结构中，为了提高元件的驱动能力， 重要的是提高载流子传输特性。因此，在提高纳米区域中的微小元件的性能方面，积极地使 用晶体畸变技术的根据本发明的结构是有效的。 当使用了硅晶体时，鳍沟道表面的晶体取向的代表性示例包括例如(100)面、 (110)面和(111)面。另外，在沟道电流流动的方向上的晶体取向示例包括〈100〉方向、 〈110〉方向和〈111〉方向。然而，本发明不限于这些晶体取向。 本发明的上述实施例仅是示例性的，并且本发明可以包括各种其他结构。例如，在 上述实施例中，包括沟道区的三维结构具有从支撑衬底的上表面向上突出的鳍形，但是本 发明不限于此。可以使用具有圆柱形的柱子形状或纳米尺寸的布线形状的晶体制成的三维 结构，替代鳍形三维结构。 在根据上述实施例的半导体器件1至7中，鳍形三维结构的宽度没有具体限制，但 是优选地等于或小于约20nm。由于三维结构的沟道区的宽度小，因此可以减小半导体器件 1至7的尺寸，并且因此加强从应力膜施加到沟道区中晶体的畸变。 在根据上述实施例的半导体器件1至7中，使用SOI衬底用于易于元件分离，但是 本发明不限于此。可以使用半导体衬底来替代SOI衬底。在这种情况下，可以得到与上述 实施例的效果基本上相同的效果。 在根据上述实施例的半导体器件1至7中，通过使用离子注入技术在三维结构 (鳍)中形成pn结，得到源电极13Sa、13Sb、13Sr和13Ss以及漏电极13Da、 13Db、 13Dr和 13Ds，但是本发明不限于此。例如，可以在三维结构(鳍)中形成肖特基势垒结，以形成源 电极13Sa、13Sb、13Sr和13Ss以及漏电极13Da、 13Db、 13Dr和13Ds。 显然，本发明不限于以上实施例，但是在不脱离本发明的范围和精神的情况下，可 以进行修改和变化。
权利要求
一种半导体器件，包括衬底；三维结构，其形成在所述衬底的主表面上方，所述三维结构包括第一侧表面和第二侧表面并且在所述沟道方向上延伸，所述第一侧表面和所述第二侧表面在与平行于所述衬底的面内方向的沟道方向交叉的方向上彼此相对；应力膜，其形成在所述第一侧表面上方，并且包括作用在所述第一侧表面上的残留应力；栅绝缘膜，其形成在所述第二侧表面上方；以及栅电极，其覆盖所述三维结构的至少所述第二侧表面且所述栅绝缘膜插入在所述三维结构与所述栅电极之间，并且所述栅电极在所述第一侧表面和所述第二侧表面彼此相对的方向上延伸，其中，所述三维结构包括在所述沟道方向上在所述栅电极的两侧上的源电极和漏电极，以及包括在所述源电极与所述漏电极之间的沟道区。
2. 根据权利要求1所述的半导体器件，其中，所述应力膜延伸到所述源电极的侧表面和所述漏电极的侧表面。
3. 根据权利要求1所述的半导体器件，其中，所述应力膜延伸到所述源电极的上表面和所述漏电极的上表面。
4. 根据权利要求1所述的半导体器件，其中，所述应力膜的残留应力在所述第一侧表面的面内方向上使拉伸应变施加到所述 第一侧表面。
5. 根据权利要求1所述的半导体器件，其中，所述应力膜的残留应力在所述第一侧表面的面内方向上使压縮应变施加到所述 第一侧表面。
6. 根据权利要求1所述的半导体器件，其中，所述应力膜是包括氮化硅膜和氧化硅膜中的至少一个的绝缘膜。
7. 根据权利要求1所述的半导体器件，还包括 上应力膜，其形成在所述三维结构的上表面上方，其中，所述上应力膜包括作用在所述三维结构的上表面上的残留应力。
8. 根据权利要求7所述的半导体器件，其中，所述上应力膜的残留应力在所述上表面的面内方向上使拉伸应变施加到所述上 表面。
9. 根据权利要求7所述的半导体器件，其中，所述上应力膜的残留应力在所述上表面的面内方向上使压縮应变施加到所述上 表面。
10. 根据权利要求7所述的半导体器件，其中，所述上应力膜是包括氮化硅膜和氧化硅膜中的至少一个的绝缘膜。
11. 根据权利要求1所述的半导体器件，其中，所述衬底包括支撑衬底以及在所述支撑衬底上方形成的氧化物膜，以及 所述三维结构形成在所述氧化物膜上方。
12. —种制造半导体器件的方法，包括蚀刻在衬底上方形成的半导体层，以形成包括第一侧表面的台阶结构； 在所述台阶结构的上表面和所述第一侧表面上方，形成构图的应力膜； 使用所述应力膜作为蚀刻掩模，对所述台阶结构执行蚀刻，以形成与所述第一侧表面相对的第二侧表面，由此形成三维结构，所述三维结构包括所述第一侧表面和所述第二侧表面并且在与所述衬底的面内方向平行的沟道方向上延伸； 在所述第二侧表面上方，形成栅绝缘膜；以及形成栅电极，所述栅电极覆盖所述三维结构的至少所述第二侧表面且所述栅绝缘膜插 入在所述三维结构与所述栅电极之间，并且所述栅电极在所述第一侧表面和所述第二侧表 面彼此相对的方向上延伸，其中，所述应力膜包括作用在所述第一侧表面上的残留应力，以及所述三维结构包括在所述沟道方向上在所述栅电极的两侧上的源电极和漏电极，并且 包括在所述源电极与所述漏电极之间的沟道区。
13. 根据权利要求12所述的制造半导体器件的方法，其中，所述应力膜延伸到所述源电极的侧表面以及所述漏电极的侧表面。
14. 根据权利要求12所述的制造半导体器件的方法， 其中，所述应力膜延伸到所述源电极的上表面以及所述漏电极的上表面。
15. 根据权利要求12所述的制造半导体器件的方法，其中，所述应力膜的残留应力在所述第一侧表面的面内方向上使拉伸应变施加到所述 第一侧表面。
16. 根据权利要求12所述的制造半导体器件的方法，其中，所述应力膜的残留应力在所述第一侧表面的面内方向上使压縮应变施加到所述 第一侧表面。
17. 根据权利要求12所述的制造半导体器件的方法， 其中，所述应力膜是包括氮化硅膜和氧化硅膜中的至少一个的绝缘膜。
18. 根据权利要求12所述的制造半导体器件的方法， 其中，形成所述台阶结构的所述步骤包括 在所述衬底上方，形成将形成所述应力膜的膜； 在所述膜上方，形成构图的掩模层；使用所述掩模层作为蚀刻掩模，对所述膜执行蚀刻，以形成所述台阶结构；以及 通过蚀刻，去除所述第一侧表面附近的所述掩模层的一部分，以暴露所述台阶结构的 上表面的一部分。
19. 根据权利要求12所述的制造半导体器件的方法， 其中，形成所述台阶结构的所述步骤包括 在所述衬底上方，形成第一保护膜； 在所述第一保护膜上方，形成将形成所述应力膜的膜； 在所述膜上方，形成构图的掩模层；以及使用所述掩模层作为蚀刻掩模，对所述膜执行蚀刻，以形成所述台阶结构，以及 形成所述应力膜的所述步骤包括在形成所述台阶结构的所述步骤之后，在所述第一侧表面上方，形成第二保护膜； 使用所述第一保护膜和所述第二保护膜作为蚀刻掩模，对所述掩模层执行蚀刻，以暴露所述第一保护膜的上表面的一部分；以及去除所述第一保护膜和所述第二保护膜的暴露部分，以暴露所述台阶结构的所述上表面的一部分和所述第一侧表面。
20. 根据权利要求12所述的制造半导体器件的方法， 其中，形成所述结构的所述步骤包括蚀刻所述半导体层以形成凹槽，由此同时形成包括所述第一侧表面的台阶结构和包括 第三侧表面的台阶结构，形成所述应力膜的所述步骤包括形成所述应力膜作为第一应力膜，以及在包括所述第三侧表面的所述台阶结构的上表 面和所述第三侧表面上形成构图的第二应力膜， 形成所述三维结构的所述步骤包括使用所述第一应力膜和所述第二应力膜作为蚀刻掩模，对包括所述第一侧表面的所述 台阶结构和包括所述第三侧表面的所述台阶结构执行蚀刻，以形成所述第二侧表面和与所 述第三侧表面相对的第四侧表面，由此同时形成包括所述第一侧表面和所述第二侧表面的 三维结构以及包括所述第三侧表面和所述第四侧表面并且在所述沟道方向上延伸的三维 结构，形成所述栅绝缘膜的所述步骤包括在所述第二侧表面上方形成所述栅绝缘膜作为第一栅绝缘膜，并且在所述第四侧表面 上方形成第二栅绝缘膜，所述栅电极延伸以便覆盖所述第四侧表面，且所述第二栅绝缘膜插入在所述三维结构 与所述栅电极之间，所述第二应力膜包括作用在所述第三侧表面上的残留应力，以及包括所述第三侧表面和所述第四侧表面的所述三维结构包括在所述沟道方向上在所 述第二栅电极的两侧上的源电极和漏电极，以及包括在所述源电极与所述漏电极之间的沟 道区。
21. 根据权利要求12所述的制造半导体器件的方法，其中，所述衬底包括支撑衬底、在所述支撑衬底上方形成的掩埋氧化物膜以及在所述 掩埋氧化物膜上方形成的所述半导体层。
22. —种制造半导体器件的方法，包括 在衬底上方形成的半导体层上方，形成构图的掩模层；使用所述掩模层作为蚀刻掩模，对所述半导体层执行蚀刻，以形成包括第一侧表面的 台阶结构；在所述第一侧表面上方，形成应力膜； 形成构图的抗蚀剂膜，以覆盖所述第一侧表面；使用所述抗蚀剂膜作为蚀刻掩模，对层压的所述台阶结构和所述掩模层执行蚀刻，以 形成与所述第一侧表面相对的第二侧表面，由此形成三维结构，所述三维结构包括所述第 一侧表面和所述第二侧表面并且在与所述衬底的面内方向平行的沟道方向上延伸；在所述第二侧表面上方，形成栅绝缘膜；以及形成栅电极，所述栅电极覆盖所述三维结构的至少所述第二侧表面且所述栅绝缘膜插 入在所述三维结构与所述栅电极之间，并且所述栅电极在所述第一侧表面和所述第二侧表 面彼此相对的方向上延伸，其中，所述应力膜包括作用在所述第一侧表面上的残留应力，以及所述三维结构包括在所述沟道方向上的在所述栅电极的两侧上的源电极和漏电极，并 且所述三维结构包括在所述源电极与所述漏电极之间的沟道区。
全文摘要
本发明提供一种半导体器件及其制造方法。该半导体器件包括三维结构，该三维结构在沟道方向上延伸；应力膜，该应力膜具有作用在三维结构的第一侧表面上的残留应力；栅绝缘膜，该栅绝缘膜形成在该三维结构的第二侧表面上方；以及栅电极，该栅电极覆盖三维结构且在其间插入栅绝缘膜，并且在第一侧表面和第二侧表面彼此相对的方向上延伸。三维结构具有在源电极与漏电极之间的沟道区。
文档编号H01L29/78GK101740624SQ20091022203
公开日2010年6月16日 申请日期2009年11月13日 优先权日2008年11月14日
发明者田中圣康 申请人:恩益禧电子股份有限公司