专利名称：接垫结构及其制法的制作方法
技术领域：
本发明是关于一种新颖的接垫结构，特别是有关于一种电路板(circuit board) 或封装基板(package substrate)上的外露电性接点或接垫结构及其制法。本发明同时具 备低成本、耐磨、防刮及抗腐蚀等优点。
背景技术：
在电路板(circuit board)或封装基板(package substrate)的制作过程中， 除了形成细密的铜导线图案外，最终还会在外露出来的电性连接点上，例如，打线手指 (wire-bond finger)、锡球焊垫(solder bond pad)等接合垫或者接触垫的表面，另外镀上 一镍金(Ni/Au)层，以确保电路板或基板与芯片间构成稳定可靠的电性连接。同时，此镍金 层亦有防止铜导线氧化的功能。本领域技术人员都可以了解，目前形成镍金层的方式主要包括电镀法及化学镀法 (chemical plating)两种，其中，打线手指上的镍金层通常以电镀方式形成，因为电镀法形 成的金层结构上较致密，可避免下方的镍层受到酸蚀，而且电镀金层的打线接合力较好。然 而，以电镀法形成的金层厚度较厚，约在0. 4 μ m至0. 9 μ m之间，故其制造成本高。表面黏 着组件(surface-mount device, SMD)上的镍金层通常是采化学镀法为主，其金层厚度约为 0. Ιμπι至0.2μπι之间，故制造成本相对较低，但是采化学镀法会有黑垫(black pad)的问 题。为了使化学镀镍金层也能够被广泛的应用在打线接合领域，业界于是发展出所 谓的化学镀镍/化学镀钯/镀金层技术，也就是在化学镀镍层表面另外镀上钯金属层 (palladium)，借此提高化学镀镍层的抗腐蚀能力。然而，此法的缺点是使用钯金属能提升 的抗腐蚀效果有限，且钯金属的价格亦不便宜，故仍无法进一步降低其成本。此外，在许多应用场合中，除了耐腐蚀性之外，也会要求前述电路板或封装基板上 外露出来的打线手指或锡球焊垫等接合垫需具备较高的耐磨特性。然而，先前技术形成的 镍金层表面耐磨特性均明显不足，故仍有待进一步的改善与改良。
发明内容
本发明于是提供一种改良的接垫结构及其制法，以解决上述现有技术的不足与缺点。根据本发明其中一个优选实施例，本发明提供一种接垫结构，包括一铜线路图案， 设于一基材上；一镍金属层，叠设于该铜线路图案上；一金层，叠设于该镍金属层上；以及 一纳米纳米镀膜，叠设于该金层上。一个根据本发明的另外一个优选实施例，本发明提供一种接垫结构，包括一铜线路图 案，设于一基材上；一金层，叠设于铜线路图案上；以及一纳米镀膜，叠设于该金层上。根据本发明的另外一个优选实施例，本发明提供一种制作接垫结构的方法，包含 有提供一基材；于该基材上形成一铜线路图案；于该铜线路图案上形成一镍金属层；于该镍金属层上形成一金层；以及选择性的于该金层上沉积一纳米镀膜。根据本发明的另外一个优选实施例，本发明提供一种接垫结构，包含有一铜线路 图案，设于一基材上；一镍金属层，叠设于该铜线路图案上；一银层，叠设于该镍金属层上； 以及一纳米镀膜，叠设于该银层上。其中，前述的基材为发光二极管(LED)封装基材。本发明接垫结构及其制法具备低成本、耐磨、防污、防刮及耐腐蚀等优点。本发明 接垫结构可同时被应用在打线接合、覆晶(flip Chip)封装、LED封装等等技术领域。为让本发明的上述目的、特征及优点能更明显易懂，下文列举优选实施方式，并配 合所附图式，作详细说明如下。然而如下的优选实施方式与图式仅供参考与说明用，并非用 来对本发明加以限制。
图1为依据本发明其中一个优选实施例所示的接垫结构的剖面示意图。图2至图5为依据本发明另外一个优选实施例所示的接垫结构的制作方法示意 图。图6为依据本发明另一个优选实施例所示的接垫结构的剖面示意图。图7为依据本发明另一个实施例所示的接垫结构的剖面示意图。图8为依据本发明另一个优选实施例所示的接垫结构的剖面示意图。图9为依据本发明另一个优选实施例所示的接垫结构的剖面示意图。其中，附图标记说明如下10基材118钯金属层
IOa表面120接垫结构
11防焊层120a接垫结构
Ila防焊开孔200基材
12铜线路图案200a表面
13镍金属层220接垫结构
14金层212铜线路图案
14a晶粒213镍金属层
14b间隙214金层
15纳米镀膜215纳米镀膜
15a内米镀膜表面220接垫结构
20接垫结构300集成电路芯片
30圆圈处312底层线路图案
112铜线路图案314表面金属层
113镍金属层315内米镀膜
114金层320接垫结构115纳米镀膜
具体实施例方式在以下说明书全文中，「接垫」或者「接垫结构」广泛是指接合垫或者接触垫结构，其中，接合垫可以是打线手指(wire-bond finger)或锡球焊垫(solder bond pad)等，而 接触垫可以包括基板上的电性接触金手指，例如，DRAM的外接接触手指，或者集成电路芯片 上的输入/输出接垫(input/output pad)等等。虽然，在以下所举的优选实施例中，是以 电路板或封装基板上的外露电性接点或接垫结构为例来说明，但本发明并不局限在这些应 用领域，而应以所附权利要求来界定本发明的范畴。请参考图1，其为依据本发明其中一个优选实施例所示的接垫结构的剖面示意图。 如图1所示，依据本发明优选实施例，接垫结构20形成在一基材10的表面IOa上，其中，基 材10可以是印刷电路板、集成电路(IC)载板或者各种封装基板。本发明接垫结构20可以 是接合垫或者接触垫结构，其中，接合垫可以是打线手指或锡球焊垫等，而接触垫可以包括 基板上的接触金手指，例如，DRAM的外接接触手指，或者集成电路芯片上的输入/输出接垫 (I/O pad)等等。为简化说明，基材10的内连结结构并未显示出来。此外，本领域的技术人 员者应能理解，前述的基材10可以是单面线路板、双面线路板或者多层线路板，在此并不 设限。依据本发明优选实施例，在基材10的表面IOa上覆盖有一防焊层(solder mask) 11，其主要是用来保护形成在基材10的表面IOa上的铜线路图案12。另外，在防焊 层11中形成有一防焊开孔11a，曝露出部分的铜线路图案12，其定义出打线接合或者焊接 锡球的电连接点的位置，例如，打线手指或锡球焊垫，而电路板或基板就是通过该电连接点 与芯片构成电性连接。前述的防焊开孔Ila可以利用曝光、显影等工艺形成，或者利用激光 烧蚀而成，并不设限。依据本发明优选实施例，在前述的防焊开孔Ila所曝露出来的铜线路图案12 上，依次有以化学镀法形成的镍金属层(或者化学镀镍层)13、金层14以及一纳米镀膜 (nano-structured coating film) 15。前述的金层14可以是电镀金或化学镀金。依据本 发明优选实施例，前述的金层14为化学镀金时，其厚度小于0. 15 μ m,例如，最佳是0. 1 μ m， 但是当前述的金层14为电镀金，则金层14厚度小于0. 3 μ m，最佳是0. 2 μ m。前述的金层14可以是利用化学镀法形成，或者由其它镀法形成，在此并不设限。 本发明其中一个特征在于金层14的厚度可以很薄(约0. 1 μ m或更薄)，比现有技术的金层 最低厚度要求更薄，故不论是相对于传统电镀法或化学镀法所形成的，均可以明显降低生 产成本。此外，在其它实施例中，前述的金层14亦可以是其它金属层，例如，银层，而前述的 纳米镀膜15与金层或银层均有良好的接合力。依据本发明的优选实施例，前述的纳米镀膜15为一导电膜，其选择性的与金层14 具有良好的接合力，并且能够渗入到金层14表面晶粒1 的间隙(grain boundary) 14b，并 构成致密平滑的纳米镀膜表面15a，如图1中符号30所指圆圈处的放大图所示，这使得外 界具腐蚀性的物质无法接触到下方的化学镀镍层13，如此一来，大幅提升了接垫结构20的 抗酸、抗腐蚀能力，故即使是使用化学镀法形成的镍金层，本发明接垫结构20仍然可以同 时被应用在打线接合及覆晶封装领域。另外，前述纳米镀膜15的致密平滑的纳米镀膜表面 15a，可以经常保持干净，不易沾黏或吸附污染物或微颗粒，故本发明接垫结构20可以不需 要再进行后续的等离子清洁步骤，就可以直接进行打线接合等连接工艺。此外，依据本发明的优选实施例，前述的纳米镀膜15具有高硬度，例如，日规 (Japanese Industrial Standards, JIS)硬度可达3H-6H(以三菱铅笔硬度计测试，750g重的条件下)，优选为4H-5H，故本发明可以明显提升接垫结构20的表面耐磨特性。 依据本发明的优选实施例，前述的纳米镀膜15可以是由导电性高分子材 料所构成，其中该导电性高分子材料可以是聚泌咯(polypyrrole)、聚对位苯乙烯 (polyparaphenylene)(polythiophene)、聚苯月安(polyaniline)或上述群组至少 择一的组合物或其衍生物。当然，前述的纳米镀膜15不限于上述所举高分子材料的种类， 其它具备高硬度及导电性的表面纳米镀膜，例如，纳米碳、纳米金属、纳米导电塑料等等，也 可以使用。依据本发明优选实施例，前述的纳米镀膜15的厚度介于2 μ m至20 μ m之间。请参考图2至图5，其为依据本发明优选实施例所示的接垫结构的制作方法示意 图。首先，如图2所示，提供一基材10，其可以是印刷电路板、IC载板或者各种封装基板。 为简化说明，基材10的内连结结构并未显示出来。此外，本领域的技术人员应能理解，前述 的基材10可以是单面线路板、双面线路板或者多层线路板，在此并不设限。在基材10形成 一铜线路图案12。接着，在基材10的表面IOa上覆盖有一防焊层11，其主要是用来保护铜 线路图案12。如图3所示，接着，在防焊层11中形成一防焊开孔11a，曝露出部分的铜线路图案 12，其定义出打线接合或者焊接锡球的电连接点的位置，例如，打线手指或锡球焊垫，而电 路板或基板就是通过该电连接点与芯片构成电性连接。前述的防焊开孔Ila可以利用曝 光、显影等工艺形成，或者利用激光烧蚀而成，并不设限。如图4所示，形成防焊开孔Ila之后，随后在防焊开孔Ila曝露出来的铜线路图案 12上，依次形成镍金属层13以及金层14。前述的金层14可以是电镀金或化学镀金。依据本 发明优选实施例，前述的金层14为化学镀金时，其厚度小于0. 15 μ m,例如，最佳是0. 1 μ m， 但是当前述的金层14为电镀金，则金层14厚度小于0. 3 μ m，最佳是0. 2 μ m。最后，如图5所示，进行一化学沉积工艺，选择性的在金层14上形成一纳米镀膜 15。其中，纳米镀膜15只会选择性的沉积在金层14上，而不会沉积在防焊层11上。依据 本发明优选实施例，纳米镀膜15为一导电膜，其与金层14具有良好的接合力，并且能够渗 入到金层14表面晶粒间隙，使得外界具腐蚀性的物质无法接触到下方的化学镀镍层13，大 幅提升了接垫结构20的抗酸、抗腐蚀能力。此外，纳米镀膜15具有高硬度，例如，日规硬度 可达3H-6H(以三菱铅笔硬度计测试，750g重的条件下)，优选为4H-5H，可以明显提升接垫 结构20的表面耐磨特性。依据本发明优选实施例，前述的纳米镀膜15可以是由导电性高分子材 料所构成，其中该导电性高分子材料可以是聚泌咯(polypyrrole)、聚对位苯乙烯 (po lyparapheny lene)(polythiophene)、聚苯月安(polyaniline)或上述群组至少 择一的组合物或其衍生物。当然，前述的纳米镀膜15不限于上述所举高分子材料的种类， 其它具备高硬度及导电性的表面纳米镀膜，例如，纳米碳、纳米金属、纳米导电塑料等等，也 可以使用。依据本发明优选实施例，前述的纳米镀膜15的厚度介于2 μ m至20 μ m之间。请参考图6，其为依据本发明另一个优选实施例所示的接垫结构的剖面示意图。如 图6所示，依据本发明优选实施例，接垫结构120是形成在一基材10的表面IOa上，其中， 基材10可以是印刷电路板、IC载板或者各种封装基板。为简化说明，基材10的内连结结 构并未表示出来。此外，本领域的技术人员应能理解，前述的基材10可以是单面线路板、双 面线路板或者多层线路板，在此并不设限。
依据本发明优选实施例，在基材10的表面IOa上覆盖有一防焊层11，其主要是用 来保护形成在基材10的表面IOa上的铜线路图案112。另外，在防焊层11中形成有一防 焊开孔11a，曝露出部分的铜线路图案112，其定义出打线接合或者焊接锡球的电连接点的 位置，例如，打线手指或锡球焊垫，而电路板或基板就是通过该电连接点与芯片构成电性连 接。前述的防焊开孔Ila可以利用曝光、显影等工艺形成，或者利用激光烧蚀而成，并不设 限。依据本发明优选实施例，在前述的防焊开孔Ila所曝露出来的铜线路图案112上， 形成有金层114以及纳米镀膜115。前述的金层114可以是电镀金或化学镀金。依据本发 明优选实施例，前述的金层114为化学镀金时，其厚度小于0. 15μπι，例如，最佳是0. Ιμπι， 但是当前述的金层114为电镀金，则金层114厚度小于0. 3um，最佳是0. 2um。 依据本发明优选实施例，前述的金层114可以是利用电镀法或无电电镀法形成 者，然而，前述的金层114也可以是利用其它镀法形成的，在此并不设限。本发明其中一个 特征在于金层114的厚度可以很薄(约0. 1 μ m或更薄)，比现有技术的金层最低厚度要求 更薄，故可以明显降低生产成本。依据本发明优选实施例，前述的纳米镀膜115为一导电膜，其与金层114具有良好 的接合力。此外，纳米镀膜115具有高硬度，例如，日规硬度可达3H-6H(以三菱铅笔硬度计 测试，750g重的条件下)，优选为4H-5H，故可以明显提升接垫结构120的表面耐磨特性。依据本发明优选实施例，前述的纳米镀膜115可以是由导电性高分子材 料所构成，其中该导电性高分子材料可以是聚泌咯(polypyrrole)、聚对位苯乙烯 (polyparaphenylene)(polythiophene)、聚苯月安(polyaniline)或上述群组至少 择一的组合物或其衍生物。当然，前述的纳米镀膜115不限于上述所举高分子材料种类，其 它具备高硬度及导电性的表面纳米镀膜，例如，纳米碳、纳米金属、纳米导电塑料等等，也可 以使用。依据本发明优选实施例，前述的纳米镀膜115的厚度介于2 μ m至20 μ m之间。请参考图7，其为依据本发明另外一个优选实施例所示的接垫结构的剖面示意图。 如图7所示，依据本发明优选实施例，接垫结构120a是形成在一基材10的表面IOa上，其 中，基材10可以是印刷电路板、IC载板或者各种封装基板。为简化说明，基材10的内连结 结构并未表示出来。此外，本领域技术人员应能理解，前述的基材10可以是单面线路板、双 面线路板或者多层线路板，在此并不设限。依据本发明优选实施例，在基材10的表面IOa上覆盖有一防焊层11，其主要是用 来保护形成在基材10的表面IOa上的铜线路图案112。另外，在防焊层11中形成有一防 焊开孔11a，曝露出部分的铜线路图案112，其定义出打线接合或者焊接锡球的电连接点的 位置，例如，打线手指或锡球焊垫，而电路板或基板就是透过该电连接点与芯片构成电性连 接。前述的防焊开孔Ila可以利用曝光、显影等工艺形成，或者利用激光烧蚀而成，并不设 限。依据本发明优选实施例，在前述的防焊开孔Ila所曝露出来的铜线路图案112上， 依次形成有镍金属层113、钯金属层118、金层114以及纳米镀膜115。前述的金层114可 以是电镀金或化学镀金。依据本发明优选实施例，前述的金层114为化学镀金时，其厚度小 于0. 15 μ m，例如，最佳是0. 1 μ m，但是当前述的金层114为电镀金，则金层114厚度小于 0. 3um，最佳是 0. 2um。
依据本发明优选实施例，前述的镍金属层113、钯金属层118可以是利用化学镀法 形成者，前述的金层114可以是利用电镀法或化学镀法形成者，然而，前述的金层114也可 以是利用其它镀法形成的，在此并不设限。本发明其中一个特征在于金层114的厚度可以 很薄(约0. 1 μ m或更薄)，比现有技术的金层最低厚度要求更薄，故可以明显降低生产成 本。 依据本发明优选实施例，前述的纳米镀膜115为一导电膜，其与金层114具有良好 的接合力。此外，纳米镀膜115具有高硬度，例如，日规硬度可达3H(以三菱铅笔硬度计测 试，750g重的条件下)，优选可达到6H，故可以明显提升接垫结构120a的表面耐磨特性。依据本发明优选实施例，前述的纳米镀膜115可以是由导电性高分子材 料所构成，其中该导电性高分子材料可以是聚泌咯(polypyrrole)、聚对位苯乙烯 (polyparaphenylene)(polythiophene)、聚苯月安(polyaniline)或上述群组至少 择一的组合物或其衍生物。当然，前述的纳米镀膜115不限于上述所举高分子材料种类，其 它具备高硬度及导电性的表面纳米镀膜，例如，纳米碳、纳米金属、纳米导电塑料等等，也可 以使用。依据本发明优选实施例，前述的纳米镀膜115的厚度介于2 μ m至20 μ m之间。请参考图8，其为依据本发明另外一种优选实施例所示的接垫结构的剖面示意图。 如图8所示，依据本发明优选实施例，接垫结构220是形成在一基材200的表面200a上，其 中，基材200可以是发光二极管(LED)封装基材。接垫结构220包含有铜线路图案212上、 镍金属层213、银层214以及纳米镀膜15。前述的银层214可以是电镀银或化学镀银。依 据本发明优选实施例，前述的银层214厚度小于2μπι，最佳是Iym以下甚或更薄。依据本发明优选实施例，前述的纳米镀膜215为一导电膜，其选择性的与银层214 具有良好的接合力，并且能够渗入到银层214表面晶粒间隙(grain boundary)，并构成致 密平滑的纳米镀膜表面，这使得外界具腐蚀性的物质无法接触到下方的镍金属层213，如此 一来，大幅提升了接垫结构220的抗酸、抗腐蚀能力。此外，本发明纳米镀膜215更能够明 显提高LED封装基板的光反射率，如此提升光利用率。而且，本发明纳米镀膜215可以大幅 延长银层214的保存时效，使得银层214不容易变黑。依据本发明优选实施例，前述的纳米镀膜215具有高硬度，例如，日规硬度可达 3H-6H(以三菱铅笔硬度计测试，750g重的条件下)，优选为4H-5H，故可以明显提升接垫结 构220的表面耐磨特性。依据本发明优选实施例，前述的纳米镀膜215可以是由导电性高分子材 料所构成，其中该导电性高分子材料可以是聚泌咯(polypyrrole)、聚对位苯乙烯 (po lyparapheny lene)(polythiophene)、聚苯月安(polyaniline)或上述群组至少 择一的组合物或其衍生物。当然，前述的纳米镀膜215不限于上述所举高分子材料种类，其 它具备高硬度及导电性的表面纳米镀膜，例如，纳米碳、纳米金属、纳米导电塑料等等，也可 以使用。依据本发明优选实施例，前述的纳米镀膜215的厚度介于2 μ m至20 μ m之间。请参考图9，其为依据本发明另外一种优选实施例所示的接垫结构的剖面示意图。 如图9所示，依据本发明优选实施例，接垫结构320是形成在一集成电路芯片300上。接 垫结构320包含有底层线路图案312上、表面金属层314以及纳米镀膜315所构成的堆栈 结构。依据本发明优选实施例，前述的表面金属层314可以是凸块下金属层(under bump metallurgy, UBM)，例如，金层、镍金层等等，但不限于此。纳米镀膜315与表面金属层314中的金层构成良好的接合，并提供一防刮、防污、耐磨、防腐蚀的纳米镀膜表面。 依据本发明优选实施例，前述的纳米镀膜315具有高硬度，例如，日规硬度可达 3H-6H(以三菱铅笔硬度计测试，750g重的条件下)，优选可达到4H-5H，故可以明显提升接 垫结构320的表面耐磨特性。依据本发明优选实施例，前述的纳米镀膜315可以是由导电性高分子材 料所构成，其中该导电性高分子材料可以是聚泌咯(polypyrrole)、聚对位苯乙烯 (polyparaphenylene)(polythiophene)、聚苯月安(polyaniline)或上述群组至少 择一的组合物或其衍生物。当然，前述的纳米镀膜315不限于上述所举高分子材料种类，其 它具备高硬度及导电性的表面纳米镀膜，例如，纳米碳、纳米金属、纳米导电塑料等等，也可 以使用。依据本发明优选实施例，前述的纳米镀膜315的厚度介于2 μ m至20 μ m之间。以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修 饰，皆应属本发明的涵盖范围。
权利要求
1.一种接垫结构，其特征在于包括 铜线路图案，设于基材上；金层，叠设于该铜线路图案上；以及 纳米镀膜，叠设于该金层上。
2.如权利要求1所述的接垫结构，其特征在于另包括镍金属层，位于该金层下方。
3.如权利要求1所述的接垫结构，其特征在于该纳米镀膜为导电膜。
4.如权利要求1所述的接垫结构，其特征在于该纳米镀膜渗入到该金层的表面晶粒间隙。
5.如权利要求1所述的接垫结构，其特征在于该金层为化学镀金，其厚度小于 0. 15 μ m。
6.如权利要求1所述的接垫结构，其特征在于该金层为电镀金，其厚度小于0.3 μ m。
7.一种制作接垫结构的方法，其特征在于包括 提供基材；于该基材上形成铜线路图案； 于该铜线路图案上形成镍金属层； 于该镍金属层上形成金层；以及 选择性的于该金层上沉积纳米镀膜。
8.如权利要求7所述的制作接垫结构的方法，其特征在于该纳米镀膜以化学沉积法形成。
9.如权利要求7所述的制作接垫结构的方法，其特征在于该纳米镀膜为导电膜。
10.如权利要求7所述的制作接垫结构的方法，其特征在于该金层为化学镀金，其厚度 小于 0. 15 μ m。
11.如权利要求7所述的制作接垫结构的方法，其特征在于该金层为电镀金，其厚度小 于 0. 3 μ m。
12.—种接垫结构，包括 铜线路图案，设于基材上； 镍金属层，叠设于该铜线路图案上； 银层，叠设于该镍金属层上；以及 纳米镀膜，叠设于该银层上。
13.如权利要求12所述的接垫结构，其特征在于该纳米镀膜为导电膜。
14.如权利要求12所述的接垫结构，其特征在于该基材为发光二极管封装基材。
15.如权利要求12所述的接垫结构，其特征在于该纳米镀膜包括聚泌咯、聚对位苯乙 烯、聚噻吩、聚苯胺、纳米碳、纳米金属或纳米导电塑料。
16.如权利要求12所述的接垫结构，其特征在于该银层厚度小于2μ m。
全文摘要
一种接垫结构，包含有一铜线路图案，设于一基材上；一金层，叠设于该铜线路图案上；以及一纳米镀膜，叠设于该金层上。
文档编号H01L21/48GK102098872SQ200910252458
公开日2011年6月15日 申请日期2009年12月9日 优先权日2009年12月9日
发明者颜立盛 申请人:联致科技股份有限公司