半导体存储器件的制作方法

专利名称：半导体存储器件的制作方法
技术领域：
本发明涉及一种半导体存储器件及其制造方法。
背景技术：
为了实现LSI (Large-Scale Integration ；大型集成电路)的高集成化与高性能 化，已提出有一种具有在半导体衬底的表面形成柱状半导体层，且在柱状半导体层的侧壁 以围绕柱状半导体层的方式所形成的栅极(gate)的纵型栅极晶体管的SGT(Surrounding Gate Transistor 环绕栅极式晶体管)(专利文献1 日本国特开平2-188966)。在SGT中 因漏极(drain)、栅极(gate)、以及源极(source)配置于垂直方向，故与现有的平面型晶体 管(planar type transistor)相比，可大幅缩小占有面积。当使用SGT形成DRAM(动态随机存取存储器)时，由于可构成交叉点(cross point)型的存储器单元阵列(memory cell array)，所以理论上可实现4F2的单元尺寸 (cell size)。因此，与使用具有6F2或8F2的单元尺寸的现有的平面型晶体管的DRAM相 比，可大幅地缩小单元尺寸。因此，使用SGT的DRAM(以下表示为SGT-DRAM)非常有希望作 为以高集成化为最重要课题的DRAM或同时搭载有需要大容量化的快取(cache)用存储器 的CPU等的存储器。专利文献1及专利文献2显示有SGT-DRAM的现有技术例。以下针对 此等现有技术例来说明。使用图60中(a)的俯视图及图60中(b)的鸟瞰图来说明专利文献1的SGT-DRAM。 参照图60中(a)的俯视图，在字线(word line)701与比特线(bitline) 702的交点上形成 有柱状硅层703，使用该柱状硅层形成有选择晶体管Qm7。此外，在选择晶体管的上部形成 有电容元件Cm7。因此，在比特线与字线的交点存在存储器单元，构成交叉点型单元。参照图 60中(b)的鸟瞰图，比特线是由N+扩散层702所形成，字线701是由多晶硅(polysilicon) 所形成。柱状硅层703是通过在由字线的上部所形成的接触孔(contact hole)中使栅极绝 缘膜及硅膜予以外延生长(印itaxial growth)而形成，构成选择晶体管Qm7。此外，在选择 晶体管Qm7的上部形成有与现有的堆叠(stack)型DRAM同样的电容元件Cm7。在该现有技 术例中虽然存储器单元面积小至4F2，但具有如以下的问题点因比特线是由N+扩散层702 所形成，故与一般在具有现有的6F2或8F2的单元尺寸的DRAM所使用的钨等的金属膜相比， 电阻非常高。特别是在该SGT-DRAM中为了实现4F2的单元尺寸，因比特线必须以最小尺寸 (F)形成，故随着微细化的进行，比特线电阻的增加所造成的DRAM动作速度的降低会变大， 今后很难达成所要求的DRAM的动作速度。专利文献2显示已考虑此问题点的SGT-DRAM。使用图61中(a)的俯视图及图 61中(b)的剖面图来说明专利文献2的SGT-DRAM。参照图61中(a)的俯视图及图61中 (b)的剖面图，因在该DRAM单元中电容接触窗805由柱状硅层803的上部引出至旁边，故单 元尺寸比专利文献1还大，变成8F2左右。但是，因比特线802可由多晶硅化钨(tungsten polycide)(钨硅化物(tungsten silicide)与多晶硅的叠层膜)所形成，故为比N+扩散层 还低电阻，可抑制起因于专利文献1中的比特线电阻的增加所导致DRAM动作速度的下降。
但是，在该现有技术例中具有如以下的问题点与专利文献1 一样，柱状硅层803 是在栅极电极的上部形成接触孔，并在接触孔中使硅由多晶硅钨的比特线成长而形成。因 该硅是在晶体管形成用的热处理后变成多晶硅，故在柱状硅层产生许多硅的晶界(grain boundary)等缺陷。因DRAM的成品率(yield)对晶体管的缺陷所产生的接面漏电(junction leakage)非常敏感，故在所述制造方法中很难确保充分的成品率。因此，在专利文献2的 SGT-DRAM中虽然比特线可低电阻化，但因很难确保充分的成品率，故很难实用化。作为解决所述比特线的高电阻化的手段，考虑减少连接于比特线的存储器单元 数，并缩小比特线的长度。在使用平面型晶体管的DRAM中，比特线是以低电阻的金属膜所 形成，通常在一条比特线连接有256个或512个左右的存储器单元。例如只要能将连接于 一条比特线的存储器单元减少至32个或64个左右，即使使用高电阻的比特线也能抑制动 作速度的降低。但是，当减少连接于比特线的存储器单元的数目来减小DRAM单元阵列的尺 寸时，由于外围电路或多余的面积会增加，故晶片面积大幅地增大。[专利文献1]日本国特开平7-99311号公报[专利文献2]日本国特开平7-244414号公报

发明内容
(发明所欲解决的问题) 由于所述的问题点，为了使SGT-DRAM实用化，必须实现存储器单元尺寸缩小至4F2 左右、而比特线为低电阻、并且可确保充分的成品率的存储器单元构造。使比特线低电阻化的手段有第一、如专利文献2般，比特线使用低电阻的材料的 方法，第二、通过低电阻的配线层来衬褙比特线(lining，以低电阻的配线层衬褙比特线)， 实质上予以低电阻化的方法。在本发明中使比特线低电阻化的方法是使用通过低电阻的配 线层来衬褙第二比特线的方法。本发明提供一种在存储器单元阵列内以更低电阻的配线层来衬褙由扩散层所形 成的高电阻的比特线，借此实质上予以低电阻化，且将多余面积的增加抑制于最低限度的 存储器单元构造。(解决问题的手段)本发明的第一实施方式的半导体存储器件是使用具有漏极、栅极、以及源极配置 于柱状硅层的垂直方向，且栅极电极围绕柱状半导体层的构造的纵型晶体管而构成，其特 征为在存储器单元阵列部中，形成有由第一层所构成且连接于感测放大器(sense amplifier)的第一比特线，以及由与所述第一层不同的层所构成且连接于所述感测放大器 并比所述第一比特线还低电阻的第二比特线；在第一比特线上，所述纵型晶体管是形成一 列；所述纵型晶体管的栅极电极是形成配线于与所述第一比特线垂直方向的字线；所述纵 型晶体管包含用以选择存储器单元的第一晶体管及用以连接所述第一比特线与所述第二 比特线的第二晶体管；在存储器动作中，所述第二晶体管会变成导通(on)，借此使所述第 一比特线通过所述第二比特线予以衬褙，且所述第一比特线及所述第二比特线会实质上形 成低电阻的比特线。本发明的第二实施方式的半导体存储器件，其特征为在所述第一实施方式中，所述第一晶体管及第二晶体管具有相同构造及布局(layout)。本发明的第三实施方式的半导体存储器件，其特征为在所述第一实施方式或第二 实施方式中，所述半导体器件的存储器单元阵列为字线与比特线互相正交而构成，且在字 线与比特线的交点形成有存储器单元的交叉点型单元阵列。本发明的第四实施方式的半导体存储器件，其特征为在所述第一实施方式至第三 实施方式的任一实施方式中，所述半导体器件的存储器单元为包含一个第一晶体管及一个 电容元件的动态存储器。本发明的第五实施方式的半导体存储器件，其特征为在所述第一实施方式至第四 实施方式的任一实施方式中，在所述第一晶体管上形成有第一接触窗，且第一接触窗是连 接于形成于第一接触窗上部的电容元件，在所述第二晶体管上形成有第二接触窗，且所述 第二接触窗是连接于形成于比形成在第二接触窗上部的电容元件还下层的第二比特线，且 在第二比特线间第一接触窗以不与第二比特线接触的方式而形成。本发明的第六实施方式的半导体存储器件，其特征为在所述第五实施方式中，为 了在所述第二晶体管上保持存储器单元阵列内的电容元件的规则性，而形成有实质上未被 使用的虚拟(dmiimy)的电容元件。本发明的第七实施方式的半导体存储器件，其特征为在所述第一实施方式至第四 实施方式的任一实施方式中，在所述第一晶体管上形成有第一接触窗，且第一接触窗是连 接于形成在第一接触窗上部的电容元件，在所述第二晶体管上形成有第二接触窗，且所述 第二接触窗是通过在形成于第二接触窗上部的电容元件的电极所形成的接触孔而被引出 至电容元件的上部，并与由形成于电容元件的上层的配线层所构成的第二比特线连接。本发明的第八实施方式的半导体存储器件，其特征为在所述第一实施方式中，第 一比特线与第二比特线不通过第二晶体管，而是通过全体由扩散层所构成，且在周围未形 成有栅极电极的柱状半导体层而连接。本发明的第九实施方式的半导体存储器件，其特征为在所述第一实施方式中，第 一比特线与第二比特线不通过第二晶体管，而是通过接触窗直接连接。本发明的第十实施方式的半导体存储器件，其特征为在所述第一实施方式中，所 述第一层是形成于块状硅衬底(bulk silicon substrate)上。


图1是现有的SGT-DRAM的存储器单元阵列及外围电路的等效电路图。图2是现有的SGT-DRAM的存储器单元的等效电路图。图3是本发明的SGT-DRAM的存储器单元阵列及外围电路的等效电路图。图4是本发明的SGT-DRAM的存储器单元的等效电路图。图5是显示本发明的SGT-DRAM的存储器单元阵列的俯视图。图6是显示本发明的SGT-DRAM的存储器单元阵列的剖面图。图7是显示本发明的SGT-DRAM的存储器单元阵列的剖面图。图8是显示本发明的SGT-DRAM的存储器单元阵列的剖面图。图9是依工艺顺序显示本发明的制造方法的工艺图。图10是依工艺顺序显示本发明的制造方法的工艺图。
图11是依工艺顺序显示本发明的制造方法的工艺图。图12是依工艺顺序显示本发明的制造方法的工艺图。图13是依工艺顺序显示本发明的制造方法的工艺图。图14是依工艺顺序显示本发明的制造方法的工艺图。图15是依工艺顺序显示本发明的制造方法的工艺图。图16是依工艺顺序显示本发明的制造方法的工艺图。图17是依工艺顺序显示本发明的制造方法的工艺图。 图18是依工艺顺序显示本发明的制造方法的工艺图。图19是依工艺顺序显示本发明的制造方法的工艺图。图20是依工艺顺序显示本发明的制造方法的工艺图。图21是依工艺顺序显示本发明的制造方法的工艺图。图22是依工艺顺序显示本发明的制造方法的工艺图。图23是依工艺顺序显示本发明的制造方法的工艺图。图24是用以比较本发明的SGT-DRAM中的比特线电阻与现有的SGT-DRAM而说明 的示意图。图25是显示本发明的SGT-DRAM的存储器单元阵列的俯视图。图26是显示本发明的SGT-DRAM的存储器单元阵列的剖面图。图27是显示本发明的SGT-DRAM的存储器单元阵列的剖面图。图28是显示本发明的SGT-DRAM的存储器单元阵列的剖面图。图29是依工艺顺序显示本发明的制造方法的工艺图。图30是依工艺顺序显示本发明的制造方法的工艺图。图31是依工艺顺序显示本发明的制造方法的工艺图。图32是依工艺顺序显示本发明的制造方法的工艺图。图33是依工艺顺序显示本发明的制造方法的工艺图。图34是本发明的SGT-DRAM的存储器单元阵列及外围电路的等效电路图。图35是本发明的SGT-DRAM的存储器单元的等效电路图。图36是显示本发明的SGT-DRAM的存储器单元阵列的俯视图。图37是显示本发明的SGT-DRAM的存储器单元阵列的剖面图。图38是显示本发明的SGT-DRAM的存储器单元阵列的剖面图。图39是显示本发明的SGT-DRAM的存储器单元阵列的剖面图。图40是依工艺顺序显示本发明的制造方法的工艺图。图41是依工艺顺序显示本发明的制造方法的工艺图。图42是显示本发明的SGT-DRAM的存储器单元阵列的俯视图。图43是显示本发明的SGT-DRAM的存储器单元阵列的剖面图。图44是显示本发明的SGT-DRAM的存储器单元阵列的剖面图。图45是显示本发明的SGT-DRAM的存储器单元阵列的剖面图。图46是显示本发明的SGT-DRAM的存储器单元阵列的俯视图。图47是显示本发明的SGT-DRAM的存储器单元阵列的剖面图。图48是显示本发明的SGT-DRAM的存储器单元阵列的剖面图。
图49是显示本发明的SGT-DRAM的存储器单元阵列的剖面图。图50是显示本发明的SGT-DRAM的存储器单元阵列的俯视图。图51是显示本发明的SGT-DRAM的存储器单元阵列的剖面图。图52是显示本发明的SGT-DRAM的存储器单元阵列的剖面图。图53是显示本发明的SGT-DRAM的存储器单元阵列的剖面图。图54是依工艺顺序显示本发明的制造方法的工艺图。图55是依工艺顺序显示本发明的制造方法的工艺图。图56是依工艺顺序显示本发明的制造方法的工艺图。图57是依工艺顺序显示本发明的制造方法的工艺图。图58是依工艺顺序显示本发明的制造方法的工艺图。图59是依工艺顺序显示本发明的制造方法的工艺图。图 60 是现有的 SGT-DRAM。图 61 是现有的 SGT-DRAM。其中，附图标记说明如下101、201、301、401 埋入氧化膜102,602线状硅层102a平面状硅层103、603下部扩散层104、204、304、404、504、604选择晶体管用柱状硅层105、205、305、405、505、605 柱状硅层上部扩散层107、207、307、407、507、607 栅极绝缘膜108、208、308、408、508、608、701 栅极电极108a、208a、308a、408a、508a、608a 存储器单元部字线108b栅极导电膜109、309、409、509、609 电容接触窗110、210、310、410、510、610 电容元件下部电极111、211、311、411、511、611 电容元件绝缘膜112、212、312、412、512、612 电容元件上部电极113、213、313、413、513、613 低电阻比特线115氮化硅膜侧壁116字线图案用光刻胶120、620 氮化硅膜124、224、324、424、624衬褙用晶体管用柱状硅层128a、228a、328a、628a 衬褙用单元部字线129、329、429、529、629 比特线接触窗209第一接触窗215第二接触窗216电容元件上部电极的接触孔503下部扩散层600块状硅衬底601ST1701、801 字线702,802比特线703、803柱状硅层804电容节点配线805电容接触窗
BL、BLal、BLa2、BLa3、BLa4、BLa5、BLa6 高电阻比特线BLbl、BLb2、BLb3、BLb4、BLb5、BLb6 低电阻比特线Cm、Cml、Cm2、Cm3、Cm4、Cm5、Cm6、Cm7、Cm8 电容元件Cdl、Cd3、Cd4、Cd6 虚拟电容元件DAI、DA2、DA3、DA4、DA6 衬褙用单元部DC1、DC2、DC3、DC4、DC6 衬褙用单元DWL1、DWL2、DWL6衬褙单元用字线MCl、MC3存储器单元Qdl、Qd2、Qd6衬褙用晶体管Qd3衬褙用柱状硅层Qm, QmU Qm2、Qm3、Qm4、Qm5、Qm6、Qm7、Qm8 选择晶体管Ra高电阻比特线的电阻Rb低电阻比特线的电阻SA感测放大器WL、WL1、WL2、WL3、WL4、WL5、WL6 字线WD字线驱动器
具体实施例方式在本发明中解决问题的手段，是在每个连接于比特线上的16个或32个存储器单 元，在存储器单元阵列内插入衬褙用单元，且在衬褙用单元中通过以更低电阻的比特线来 衬褙由N+扩散层所形成的高电阻的比特线，而实质的降低比特线电阻。但是，在使用所述的 衬褙用单元的情形中，当衬褙用单元的布局为与存储器单元阵列内的一般的存储器单元不 同的布局或构造时，由于光刻(lithography)或蚀刻(etching)造成的尺寸或形状的变动 的影响，有邻接于衬褙用单元的存储器单元的特性会产生变动之虞。因此，衬褙用单元具有 与一般的存储器单元极度相同的布局及构造较佳。在本发明中提出一种存储器单元构造， 形成具有与一般的存储器单元极度相同的布局及构造的衬褙用单元，借此不会对邻接的存 储器单元的特性造成影响，而实质的降低比特线电阻。[实施例一]在本实施例中，因衬褙用单元部的选择晶体管及电容元件的布局及构造与一般的 存储器单元相同，故针对邻接于衬褙用单元部的存储器单元的特性不会受到形成衬褙用单 元部所造成的特性变动等影响的SGT-DRAM来进行说明。图1为显示现有的交叉点型SGT-DRAM的存储器单元阵列及一部分的外围电路的 等效电路。存储器单元是形成于全部的比特线BL及字线WL的交点。比特线连接于外围电 路的感测放大器SA，字线连接于外围电路的字线驱动器WD。图2为显示形成于比特线BL 与字线WL的交点的存储器单元的等效电路。一般的存储器单元MC是由用以存储电荷的一 个电容元件Cm与用以传送电荷的选择晶体管Qm所构成。通过在电容元件Cm存储有电荷 而存储数据(data)，且存储于电容元件Cm的数据是通过选择晶体管Qm的栅极电极的字线 WL导通(on)而被比特线BL读出，所读出的信号通过连接于比特线的感测放大器所放大。图3为显示本实施例中的SGT-DRAM的存储器单元阵列及一部分的外围电路的等 效电路。在该等效电路中因由高电阻的N+扩散层所形成的比特线BLal是通过由金属等所形成的低电阻的比特线BLbl予以衬褙，故实质上比特线被低电阻化。比特线是通过形成于 存储器单元阵列内的衬褙用单元部DAl的衬褙用单元予以衬褙。图4为显示本实施例中一般的存储器单元MCl及衬褙用单元DCl的等效电路。一 般的存储器单元MCl是由用以存储电荷的一个电容元件Cml与用以传送电荷的选择晶体管 Qml所构成。动作与图2的情形一样。衬褙用单元DCl是由用以连接由N+扩散层所形成的 高电阻的比特线BLal与低电阻的比特线BLbl的衬褙用晶体管Qdl所构成。于存储器动作 时在衬褙用晶体管Qdl的字线DWLl施加特定的电压，故在存储器动作时晶体管Qdl会变成 导通。因此，因通过衬褙用晶体管Qdl来连接高电阻比特线BLal与低电阻比特线BLbl，故 比特线实质上被低电阻化。图5为显示本实施例中的存储器单元阵列的俯视图。在俯视图显示有一般的存储 器单元部及衬褙用单元部DA1。此外，图6为显示横穿图5的俯视图中一般的存储器单元部 及衬褙用单元部的截面A-A’的剖面构造，图7为显示一般的存储器单元部的B-B’中的剖 面构造，图8为显示衬褙用单元部的C-C’中的剖面构造。首先，参照图5及图6，针对存储器单元的俯视图来说明。在埋入氧化膜101上，由 下部扩散层103所构成的高电阻的比特线BLal是配线于横方向。在一般的存储器单元部 中于下部扩散层103上形成有用以存取存储器单元的选择晶体管Qml。在构成选择晶体管 Qml的柱状硅层104的周围形成有栅极绝缘膜107及栅极电极108，由自栅极电极延伸的栅 极配线108a所构成的字线WLl是配线于纵方向。在构成选择晶体管Qml的柱状硅层104 的上部形成有电容接触窗109，电容接触窗109连接于电容元件Cml。在衬褙用单元部DAl中，于下部扩散层103上形成有衬褙用晶体管Qdl。在构成衬 褙用晶体管Qdl的柱状硅层124的周围形成有栅极绝缘膜107及栅极电极108，由自栅极电 极延伸的栅极配线128a所构成的衬褙用字线DWLl是配线于纵方向。在形成衬褙用晶体管 Qdl的柱状硅层124的上部形成有比特线接触窗129，比特线接触窗129是连接于以金属膜 形成的低电阻的比特线113BLbl。此外，低电阻的比特线BLbl以避开形成于一般的存储器 单元部的电容接触窗109的方式配线于横方向。如此，经由衬褙用晶体管Qdl，由下部扩散 层103所构成的高电阻的比特线BLal是通过低电阻的比特线BLbl予以衬褙。在衬褙用单元部中因晶体管及电容元件的布局及构造完全与一般的存储器单元 相同，故不会产生因形成衬褙用单元而造成的邻接的存储器单元的选择晶体管或电容元件 的特性变动。因此，可仅追加最低限度的衬褙用单元面积来将比特线予以衬褙而低电阻化。接着，参照图6、图7及图8，针对剖面构造来说明。在埋入氧化膜101上形成有高电阻的比特线BLal的下部扩散层(第一层)103。 在图6及图7所示的一般的存储器单元部中，于下部扩散层103上形成有用以存取存储器 单元用的选择晶体管Qml。在构成选择晶体管Qml的柱状硅层104的周围形成有栅极绝缘 膜107及栅极电极108，通过自栅极电极延伸的栅极配线108a来形成字线WL。在构成选择 晶体管Qml的柱状硅层104的上部形成有上部扩散层105，在上部扩散层上形成有电容接触 窗109。此外，电容接触窗109连接于电容元件Cml。电容元件Cml是由下部电极110、电容 绝缘膜111及上部电极112所构成。在图6及图8所示的衬褙用单元部DAl中，于下部扩散层103上形成有衬褙用晶 体管Qdl。在构成衬褙用晶体管Qdl的柱状硅层124的周围形成有栅极绝缘膜107及栅极电极108，且通过自栅极电极延伸的栅极配线128a来形成衬褙用字线DWLl。在形成衬褙用 晶体管Qdl的柱状硅层124的上部形成有上部扩散层105，在上部扩散层105的上部形成有 比特线接触窗129。此外，比特线接触窗129是连接于以金属膜(第二层)所形成的低电阻 的比特线113BLbl。为了在比特线上保持电容元件的布局的规则性，形成有虚拟的电容元件 Cdl。以下参照图9至图22说明用以制造本实施例的制造方法的一例。在各图中(a) 为存储器单元阵列的俯视图，(b)为横穿单元阵列内的一般的存储器单元部及衬褙用单元 部的截面A-A’中的剖面图，(c)为存储器单元阵列内的一般的存储器单元部的B-B’中的 剖面图。如图9所示，使用在埋入氧化膜101上形成有SOI (Silicon-On-Insulator 绝缘 层上覆硅)层膜厚200nm左右的SOI衬底。在SOI层上形成氮化硅膜的掩模(mask)层120， 并利用光刻来进行图案化(patterning)及蚀刻，借此形成选择晶体管用柱状硅层104及衬 褙部柱状硅层124。此外，选择晶体管用柱状硅层104及衬褙部的柱状硅层124是以完全相 同的布局及构造所形成。在蚀刻后于柱状半导体底部以50nm左右的膜厚形成平面状硅层 102a。如图10所示，通过蚀刻来分离平面状硅层102a以形成线状硅层102。如图11所示，通过离子注入等在平面状硅层102a注入杂质，形成高电阻的比特线 BLal的N+下部扩散层103。此时，调整注入条件，使杂质到达埋入氧化膜101，且杂质覆盖 柱状硅层的底部而分布较佳。此外，通过氮化硅膜120使杂质不会导入柱状硅层上部。如图12所示，在形成栅极绝缘膜107后，将栅极导电膜108b埋入柱状硅层间而成 膜。如图13所示，通过CMP (Chemical Mechanical Polishing ；化学机械研磨)研磨 栅极导电膜108b、柱状硅层上部的栅极绝缘膜107，使栅极顶部平坦化。通过CMP使栅极顶 部平坦化，可实现良好的栅极形状，并可抑制栅极长度的变动。在进行CMP时，将柱状硅层 上部的氮化硅膜掩模120当作CMP的阻挡层(stopper)来使用。通过将氮化硅膜掩模120 当作CMP阻挡层来使用，可再现性佳地控制CMP研磨量。如图14所示，为了决定栅极长度，将栅极导电膜108b予以深蚀刻(etchback)，形 成柱状硅层侧壁的栅极电极。此时，为了将氮化硅膜掩模的膜减少抑制在最低限度，对氮化 硅膜掩模120使用选择比高的蚀刻条件。如图15所示，通过形成氮化硅膜并进行深蚀刻，在栅极的上部形成氮化硅膜侧壁 (sidewall) 115。因氮化硅膜侧壁115的膜厚会变成栅极电极的膜厚，故调整氮化硅膜的成 膜膜厚及深蚀刻量，并调整最终的氮化硅膜侧壁膜厚，使成为所要的栅极膜厚。如图16所示，涂布光刻胶(resist)或多层光刻胶，通过光刻及光刻胶116形成字 线等的栅极配线图案。如图17所示，将光刻胶116作为掩模，蚀刻栅极导电膜及栅极绝缘膜，形成栅极电 极108及栅极配线(108a，128a)。如图18所示，通过湿蚀刻(wet etch)或干蚀刻(dryetch)去除柱状硅层上部的 氮化硅膜120及氮化硅膜侧壁115。如图19所示，通过杂质注入等在柱状硅层的上部导入P或As等的杂质，形成N+下部扩散层105。如图20所示，形成层间膜的氧化硅膜，在衬褙用柱状硅层124的上部形成比特线 接触窗129。如图21所示，形成由金属膜所构成的低电阻的比特线材料，通过光刻及蚀刻形成 比特线113。比特线113连接于比特线接触窗129，且以不接触在下一工艺形成的电容接触 窗的方式形成于电容接触窗间。如图22所示，在形成层间绝缘膜的氧化硅膜后，在一般的存储器单元的柱状硅层 104上部形成电容接触窗109。如图23所示，通过与用于现有的堆叠(stack)型DRAM—样的方法，形成由下部电 极110、绝缘膜111、以及上部电极112所构成的电容元件。在衬褙部中为了保持存储器单 元阵列内的电容元件的规则性，形成虚拟的电容元件。如所述，在本实施例中，即使在衬褙用单元部中，柱状硅层及电容元件的布局也完 全与一般的存储器单元部相同。因此，因邻接于衬褙用单元部的存储器单元的选择晶体管 及电容元件完全不受到形成衬褙用单元部所造成的影响，故可通过仅追加最低限度的衬褙 用单元的面积来衬褙比特线而予以低电阻化。为了让使用本实施例的DRAM稳定动作，需将实质的比特线电阻抑制在由感测放 大器的能力所能估计到的比特线电阻的最大值(Rmax)以下。图24中(a)为显示现有构造 中的比特线电阻，图24中(b)为显示使用本实施例的情形的比特线电阻的示意图。在图 24的(b)中，假设在每η个存储器单元进行衬褙，并将每η个存储器单元的高电阻比特线 (BLal)的电阻值设为Ra = Ral = Ra2 =…Ram，将低电阻比特线(BLbl)的电阻值设为Rb =Rbl = Rb2 =…Rbm，将衬褙用选择晶体管的导通电阻设为Rd。此外，将连接于每一比特 线的存储器单元的个数设为mXn个。首先，在图24中(a)所示的现有构造中，由感测放大器(SA)至最远的存储器单元 的比特线电阻成为mXRa。在一般的DRAM中，因大多于比特线连接有256个左右的存储器 单元，故比特线电阻mXRa变成非常高的电阻，为了满足Rmax >mXRa的关系，需大幅降低 连接于比特线的存储器单元数。其次，在图24中(b)所示的本实施例中，因在由扩散层所形成的高电阻比特线的 电阻Ra与由金属所形成的低电阻比特线的电阻Rb间成立Ra >> Rb的关系，由电容元件 读出的电荷通过低电阻比特线到达感测放大器，故由感测放大器(SA)至最远的存储器单 元的比特线电阻成为大约(m-1) XRb+Rd+Ra//2左右。在该公式中的mX Rb、Rd及Ra//2的值 中，电路构成可减小副作用而调整者为Ra，故为了使所述关系式成立，需调整Ra的值，即， 将η的值调整成最佳的值。若加大η的值，虽然能改善存储器单元的面积效率但比特线电 阻会增加，若减小η的值，虽然存储器单元的面积效率恶化，但比特线电阻会减少。因此，η 的值需考虑存储器单元的使用效率与比特线电阻的折衷(trade-off)来最佳化。这种最佳 化的方法不仅在本实施例中，在以下所示的其他的实施例也一样。在本实施例中，优选为将位于存储器单元阵列的最外围的存储器单元作为衬褙用 单元。此原因为位于最外围的存储器单元因布局的不规则性造成特性与单元阵列内部的存 储器单元特性不同，故通常不当作存储器单元使用。通过将位于最外围的存储器单元当作 衬褙用单元使用，可有效地使用以往当作虚拟图案配置而成为晶片(chip)面积增加的主要原因的最外围的存储器单元。[实施例二]在实施例一中高电阻的比特线是通过形成存储器单元阵列内专用的低电阻的比 特线层来衬褙而低电阻化，而在本实施例中则是显示使用外围电路部与共通的第一层配线 来衬褙由扩散层所形成的高电阻的比特线的SGT-存储器单元构造。在本实施例中因无需 形成存储器单元阵列内专用的比特线层，故可削减工艺步骤数。此外，在本实施例中虽然衬褙用单元的晶体管的布局及构造与一般的存储器单元 相同，但因电容元件未形成于衬褙用单元部，故电容元件的布局在衬褙用单元部中变成不 规则。因此，邻接于衬褙用单元的存储器单元的电容元件的特性与其他的存储器单元相比 有变动的可能性，但通过OPC (OpticalProximity Correction 光学邻近修正)的最佳化或 蚀刻条件的调整，可将邻接于衬褙用单元的存储器单元的电容元件的布局及构造调整成与 其他的存储器单元同等。本实施例的存储器单元阵列与存储器单元的等效电路及利用衬褙的比特线低电 阻化的机构与实施例一的情形一样。图25为显示本实施例中的存储器单元阵列的俯视图。在俯视图显示有一般的存 储器单元部及衬褙用单元部DA2。图26为显示横穿图25的俯视图中的一般的存储器单元 部及衬褙单元部的截面A-A’的剖面构造，图27为显示一般的存储器单元部的B-B’中的剖 面构造，图28为显示衬褙用单元部的C-C’中的剖面构造。首先，参照图25及图26，针对存储器单元的俯视图来说明。在埋入氧化膜201上 由下部扩散层203所构成的高电阻的比特线BLa2是配线于横方向。在一般的存储器单元部中，于下部扩散层(第一层)203上形成有用以存取存储器 单元的选择晶体管Qm2。在构成选择晶体管Qm2的柱状硅层204的周围形成有栅极绝缘膜 207及栅极电极208，由栅极电极延伸的栅极配线208a所构成的字线WL2是配线于纵方向。 在构成选择晶体管Qm2的柱状硅层204的上部形成有第一接触窗209，在第一接触窗209连 接于电容元件Cm2的衬褙用单元部DA2中，于下部扩散层203上形成有衬褙用晶体管Qd2。 在构成衬褙用晶体管Qd2的柱状硅层224的周围形成有栅极绝缘膜207及栅极电极208，由 栅极电极延伸的栅极配线228a所构成的衬褙用字线DWL2是配线于纵方向。在形成衬褙用 晶体管Qd2的柱状硅层224的上部形成有第一接触窗209，第一接触窗209是连接于在形成 于电容元件的上部电极的接触孔216内所形成的第二接触窗215，第二接触窗215是连接于 由第一层配线(第二层)所形成的低电阻的比特线213BLb2。如所述，经由衬褙用晶体管 Qd2，由N+扩散层203所构成的高电阻的比特线BLa2是通过由第一层配线所形成的低电阻 的比特线BLb2予以衬褙。在衬褙用单元部中因晶体管的布局及构造完全与一般的存储器单元相同，故不会 发生因形成衬褙用单元造成邻接的存储器单元的选择晶体管的特性变动。此外，因必须在 电容元件的上部电极212形成接触孔216，故邻接于衬褙用单元部的存储器单元的电容元 件的布局会受到电容元件布局的不规则所造成的影响。但是，通过0PC(0ptical Proximity Correction 光学邻近修正)的最佳化或蚀刻条件的调整，可配合电容元件的布局及构造。 此外，在本实施例中因低电阻的比特线是由第一层配线213所形成，无须形成如实施例一 的存储器单元内专用的比特线层，故可削减工艺步骤数。
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接着，参照图26、图27及图28，针对剖面构造来说明。在埋入氧化膜201上形成有高电阻的比特线BLa2的下部扩散层203。在图26及图27所示的一般的存储器单元部中，于下部扩散层203上形成有用以 存取存储器单元的选择晶体管Qm2。在构成选择晶体管Qm2的柱状硅层204的周围形成有 栅极绝缘膜207及栅极电极208，通过自栅极电极延伸的栅极配线208a来形成字线WL。在 构成选择晶体管Qm2的柱状硅层204的上部形成有上部扩散层205，在上部扩散层上形成有 第一接触窗209。此外，第一接触窗209是连接于电容元件Cm2。电容元件Cm2是由下部电 极210、电容绝缘膜211及上部电极212所构成。在图26及图28所示的衬褙用单元部DA2中，于下部扩散层203上形成有衬褙用 晶体管Qd2。在构成衬褙用晶体管Qd2的柱状硅层224的周围形成有栅极绝缘膜207及栅 极电极208，通过自栅极电极延伸的栅极配线228a来形成衬褙用字线DWL2。在形成衬褙用 晶体管Qd2的柱状硅层224的上部形成有上部扩散层205，在上部扩散层205的上部形成有 第一接触窗209。此外，第一接触窗209是通过形成于电容元件的上部电极212的接触孔 216而连接于低电阻的比特线的第一配线层213。以下参照图29至图33说明用以制造本实施例的制造方法的一例。在本实施例中 因至第一接触窗形成为止是与实施例一相同的工艺，故以下显示实施例一的图20以后的 工艺。在以下的图中，(a)为存储器单元阵列的俯视图，(b)为横穿单元阵列内的一般的存 储器单元部及衬褙用单元部的截面A-A’中的剖面图，(c)为存储器单元阵列内的一般的存 储器单元部的B-B’中的剖面图。如图29所示，形成层间膜的氧化硅膜，并在一般的存储器单元部的柱状硅层204 的上部及衬褙用柱状硅层224的上部形成第一接触窗209。如图30所示，通过与用于现有的堆叠型DRAM —样的方法，形成由下部电极210、绝 缘膜211、以及上部电极212所构成的电容元件Cm2。在衬褙部的柱状硅层224上未形成电 容元件Cm2。如图31所示，在衬褙部的柱状硅层上的上部电极上形成接触孔216。如图32所示，在衬褙部柱状硅层上以贯通形成于上部电极的接触孔216的方式来 形成第二接触窗215。如图33所示，在第二接触窗215上形成低电阻的比特线的第一配线层213。[实施例三]在本实施例中，显示非由晶体管来进行比特线的衬褙，而是通过由高浓度的N+扩 散层所形成的柱状硅层来进行比特线的衬褙的SGT-DRAM的构造。在本实施例中，使用周围的栅极电极及栅极绝缘膜通过蚀刻去除，且高浓度地掺 杂(doped)有杂质的柱状硅层来衬褙比特线。因此，能以比使用晶体管来衬褙的实施例一 与实施例二的情形还低的电阻来连接高电阻的比特线与低电阻的比特线。图34为显示本实施例中的SGT-DRAM的存储器单元阵列及一部分的外围电路的等 效电路。在该等效电路中，因由高电阻的N+扩散层所形成的比特线BLa3是通过更低电阻 的比特线BLb3予以衬褙，故比特线实质上被低电阻化。比特线是通过形成于存储器单元阵 列内的衬褙用单元部DA3的衬褙用单元予以衬褙。图35为显示本实施例中的一般的存储器单元MC3及衬褙用单元DC3的等效电路。一般的存储器单元MC3是由用以存储电荷的一个电容元件Cm3与用以传送电荷的选择晶体 管Qm3所构成。动作与图2的情形一样。衬褙用单元DC3是由掺杂有高浓度的杂质的柱状 硅层Qd3所构成，该柱状硅层Qd3用以连接由N+扩散层所形成的高电阻的比特线BLa3与 低电阻的比特线BLb3。与到此为止的实施例不同，因不需要衬褙用晶体管的字线，故可使电 路构成简略化。图36为显示本实施例中的存储器单元阵列的俯视图。在俯视图显示有一般的存 储器单元部及衬褙单元部DA3。此外，图37为显示横穿图38的俯视图中的一般的存储器单 元部及衬褙用单元部的截面A-A’的剖面构造，图38为显示一般的存储器单元部的B-B’中 的剖面构造，图39为显示衬褙用单元部的C-C’中的剖面构造。首先，参照图36及图37针对存储器单元的俯视图来说明。在埋入氧化膜301上， 由下部扩散层303所构成的高电阻的比特线BLa3是配线于横方向。在一般的存储器单元部中，于下部扩散层303上形成有用以存取存储器单元的选 择晶体管Qm3。在构成选择晶体管Qm3的柱状硅层304的周围形成有栅极绝缘膜307及栅 极电极308，由自栅极电极延伸的栅极配线308a所构成的字线WL3是配线于纵方向。在构 成选择晶体管Qm3的柱状硅层304的上部形成有电容接触窗309，且电容接触窗309是连接 于电容元件Cm3。在衬褙用单元部DA3中，于下部扩散层303上形成有衬褙用柱状硅层Qd3。通过蚀 刻去除形成于衬褙用柱状硅层Qd3的周围的栅极绝缘膜及栅极电极，且柱状硅层Qd3整体 掺杂有高浓度的N+杂质。在衬褙用柱状硅层Qd3的上部形成有比特线接触窗329，且比特 线接触窗329是连接于以金属膜形成的低电阻比特线313BLb3。如所述，因经由衬褙用柱状 硅层Qd3，由N+扩散层303所构成的高电阻的比特线BLa3是通过低电阻的比特线BLb3予 以衬褙，故如实施例一及实施例二般，能比通过晶体管连接的情形还降低衬褙用的连接部 的电阻。在衬褙用单元部中因柱状硅层及电容元件的布局及构造完全与一般的存储器单 元相同，故不发生因形成衬褙用单元所造成邻接的存储器单元的选择晶体管或电容元件的 特性变动。接着，参照图37、图38及图39，针对剖面构造来说明。于埋入氧化膜301上形成高电阻的比特线BLa3的下部扩散层303。在图37及图38所示的一般的存储器单元部中，于下部扩散层(第一层)303上形 成有用以存取存储器单元的选择晶体管Qm3。在构成选择晶体管Qm3的柱状硅层304的周 围形成有栅极绝缘膜307及栅极电极308，通过自栅极电极延伸的栅极配线308a形成有字 线WL3。在构成选择晶体管Qm3的柱状硅层304的上部形成有上部扩散层305，在上部扩散 层上形成有电容接触窗309。此外，电容接触窗309连接于电容元件Cm3。电容元件Cm3是 由下部电极310、电容绝缘膜311及上部电极312所构成。在图37及图39所示的衬褙用单元部DA3中，于下部扩散层303上形成有衬褙用 柱状硅层Qd3。通过蚀刻去除形成于衬褙用柱状硅层Qd3周围的栅极绝缘膜及栅极电极，且 柱状硅层Qd3整体掺杂有高浓度的N+杂质。在柱状硅层324的上部形成有比特线接触窗 329，比特线接触窗329是连接于以金属膜(第二层)所形成的低电阻比特线313BLb3。为 了在比特线上保持电容元件的布局的规则性，形成有虚拟的电容元件Cd3。
以下参照图40、图41说明用以制造本实施例的制造方法的一例。在本实施例中因 至栅极电极及栅极配线形成工艺为止是与实施例一相同的工艺，故显示图18以后的工艺。 在各图中(a)为存储器单元阵列的俯视图，(b)为横穿单元阵列内的一般的存储器单元部 及衬褙用单元部的截面A-A’中的剖面图，(c)为单元阵列内的一般的存储器单元部的B-B’ 中的剖面图。如图40所示，在栅极电极及栅极配线形成后，光刻胶仅覆盖衬褙用柱状硅化物， 通过干蚀刻去除形成于柱状硅层324周围的栅极电极及栅极配线。如图41所示，在一般的存储器单元中通过杂质注入等在柱状硅层导入P或As等 的杂质，形成N+下部扩散层305。针对衬褙用柱状硅层324，若有需要则进行追加注入，使 整体掺杂有高浓度的N+杂质。以后的工艺与实施例一相同。如所述，在本实施例中与实施例一一样，即使在衬褙用单元部中柱状硅层及电容 元件的布局也完全与一般的存储器单元部相同。因此，因邻接于衬褙用单元部的存储器单 元的选择晶体管及电容元件完全不受到因形成衬褙用单元部所造成的影响，故在存储器单 元阵列内不会增加非必要的面积，可实现由比特线的衬褙产生的低电阻化。此外，因在本实施例中高电阻的比特线303及低电阻的比特线313是通过由高浓 度的N+扩散层所形成的柱状硅层来连接，故与实施例一或实施例二的情形相比，可以更低 的电阻来进行比特线的衬褙。并且，在实施例一或实施例二中虽然需经常施加一定电压至衬褙用晶体管用的字 线DWLl，但在本实施例中不需要，故可使外围电路构成简略化。本实施例中，优选为将位于存储器单元阵列的最外围的存储器单元作为衬褙用单 元。此原因为位于最外围的存储器单元因布局的不规则性导致特性会与单元阵列内部的存 储器单元特性不同，故通常不当作存储器单元使用。通过将位于最外围的存储器单元当作 衬褙用单元使用，可有效地使用以往当作虚拟图案配置而成为晶片面积增加的主要原因的 最外围的存储器单元。[实施例四]在本实施例中是显示以接触窗进行比特线的衬褙的情形的构造。在本实施例中因未在衬褙用单元部形成柱状硅层，故可预料邻接于衬褙用单元部 的一般的存储器单元的特性会变动。但是，若能通过利用OPC的布局修正或蚀刻条件的最 佳化来抑制特性的变动，则可非常容易地以低电阻来衬褙比特线。此外，本实施例的等效电
路与实施例三一样。图42为显示本实施例中的存储器单元阵列的俯视图。在俯视图显示有一般的存 储器单元部及衬褙单元部DA4。此外，图43为显示横穿图42的俯视图中的一般的存储器单 元部及衬褙用单元部的截面A-A’的剖面构造，图44为显示一般的存储器单元部的B-B’中 的剖面构造，图45为显示衬褙用单元部的C-C’中的剖面构造。首先，参照图42及图43针对存储器单元的俯视图来说明。在埋入氧化膜401上， 由下部扩散层403所构成的高电阻的比特线BLa4是配线于横方向。在一般的存储器单元部中，于下部扩散层403上形成有用以存取存储器单元的选 择晶体管Qm4。在构成选择晶体管Qm4的柱状硅层404的周围形成有栅极绝缘膜407及栅极电极408，由自栅极电极延伸的栅极配线408a所构成的字线WL4是配线于纵方向。在构 成选择晶体管Qm4的柱状硅层404的上部形成有电容接触窗409，且电容接触窗409是连接 于电容元件Cm4。在衬褙用单元部DA4中，于下部扩散层403上未形成有衬褙用柱状硅层，比特线接 触窗429是直接连接于下部扩散层403，通过比特线接触窗429连接有下部扩散层403以及 由金属膜所形成的低电阻比特线413BLb4。如所述，因衬褙的连接部是由钨等的金属膜所形 成的比特线接触窗429来形成，故能以低电阻形成比特线衬褙的连接部。在本实施例的衬褙用单元部中因柱状硅层的布局在衬褙单元部中成为不规则，故 有对邻接的存储器单元的选择晶体管特性造成影响的可能性。但是，若能通过利用OPC的 布局修正或蚀刻条件的最佳化来抑制特性的变动，则可非常容易地以低电阻来衬褙比特 线。接着，参照图43、图44及图45，针对剖面构造来说明。在埋入氧化膜401上形成有高电阻的比特线BLa4的下部扩散层(第一层)403。图43及图44所示的一般的存储器单元部中，于下部扩散层403上形成有用以存 取存储器单元的选择晶体管Qm4。在构成选择晶体管Qm4的柱状硅层404的周围形成有栅 极绝缘膜407及栅极电极408，通过自栅极电极延伸的栅极配线408a来形成字线WL4。在 构成选择晶体管Qm4的柱状硅层404的上部形成有上部扩散层405，在上部扩散层上形成有 电容接触窗409。此外，电容接触窗409是连接于电容元件Cm4。电容元件Cm4是由下部电 极410、电容绝缘膜411及上部电极412所构成。在图43及图45所示的衬褙用单元部DA4中，于下部扩散层403上直接形成有比特 线接触窗429，比特线接触窗429是连接于以金属膜(第二层)所形成的低电阻比特线413。 为了在低电阻比特线413上保持电容元件的布局的规则性，形成有虚拟的电容元件Cd4。此外，本实施例的制造方法与实施例一相同。在本实施例中因高电阻的比特线403及低电阻的比特线413是通过低电阻的比特 线接触窗来衬褙，故可以非常低电阻来进行比特线的衬褙。并且，在实施例一或实施例二中 虽然需经常施加一定电压至衬褙用晶体管用的字线DWL，但在本实施例中不需要，故可使外 围电路构成简略化。此外，在仅通过OPC或蚀刻条件的调整仍无法抑制邻接于衬褙用单元部DA4的单 元的特性变动的情形下，例如通过删除邻接的单元中的电容接触窗等，可作成实际上未发 挥功能的虚拟单元。[实施例五]在本实施例中与实施例四一样，显示以接触窗进行比特线的衬褙的情形的构造。在实施例四中因在衬褙用单元部中未保持柱状硅层的规则性，故有通过邻接于衬 褙单元部的柱状硅层所形成的选择晶体管的特性变动之虞。在本实施例中因可在保持柱状 硅层的规则性下进行衬褙，故不会对选择晶体管的特性造成影响，可形成衬褙。此外，本实施例的等效电路与实施例四一样。图46为显示本实施例中的存储器单元阵列的俯视图。图47为显示图46的俯视 图中的A-A’的剖面构造，图48为显示B-B’中的剖面构造，图49为显示C-C’中的剖面构造。
首先，参照图46及图47针对存储器单元的俯视图来说明。在埋入氧化膜501上， 由下部扩散层503所构成的高电阻的比特线BLa5是配线于横方向。在下部扩散层503上形成有用以存取存储器单元的选择晶体管Qm5。在构成选择 晶体管Qm5的柱状硅层504的周围形成有栅极绝缘膜507及栅极电极508，由自栅极电极延 伸的栅极配线508a所构成的字线WL5是配线于纵方向。在构成选择晶体管Qm5的柱状硅 层504的上部形成有电容接触窗509，且电容接触窗509是连接于电容元件Cm5。在本实施例中衬褙是通过形成于下部扩散层上的比特线接触窗529来进行。此 外，比特线接触窗529是以不会影响到柱状硅层的配置的方式形成于柱状硅层之间。所述 比特线接触窗529是形成于下部扩散层503上，通过比特线接触窗529连接有下部扩散层 503以及由金属膜所形成的低电阻比特线513BLb5。因比特线接触窗529是由钨等的金属 所形成，故能以低电阻形成比特线的衬褙。接着，参照图47、图48及图49，针对剖面构造来说明。在埋入氧化膜501上形成有高电阻的比特线BLa5的下部扩散层503。在图47及图48所示的一般的存储器单元部中，于下部扩散层(第一层)503上形 成有用以存取存储器单元的选择晶体管Qm5。在构成选择晶体管Qm5的柱状硅层504的周 围形成有栅极绝缘膜507及栅极电极508，通过自栅极电极延伸的栅极配线508a形成有字 线WL5。在构成选择晶体管Qm5的柱状硅层504的上部形成有上部扩散层505，在上部扩散 层上形成有电容接触窗509。此外，电容接触窗509连接于电容元件Cm5。电容元件Cm5是 由下部电极510、电容绝缘膜511及上部电极512所构成。在图49所示的衬褙部中，于下部扩散层503上直接形成有比特线接触窗529，比特 线接触窗529是连接于以金属膜(第二层)所形成的低电阻比特线513BLb5。此外，本实施 例的制造方法与实施例一相同。在本实施例中因高电阻的比特线503及低电阻的比特线513是通过低电阻的比特 线接触窗来衬褙，故可以非常低的电阻来进行比特线的衬褙。此外，在实施例一或实施例二 中虽然需经常施加一定电压至衬褙用晶体管用的字线DWL，但在本实施例中不需要，故可使 外围电路构成简略化。并且，由于无需变更柱状硅层或电容元件的配置即可形成衬褙用的比特线接触 窗，故可不对选择晶体管或电容元件的特性造成影响来形成衬褙。[实施例六]本实施例是显示使用块状硅衬底(bulk silicon substrate)来实施本发明的情 形的存储器单元的构造及制造方法。此外，以下虽显示在实施例一使用块状硅衬底的情形， 同样可针对实施例二至实施例五使用块状硅衬底来形成。图50为显示本实施例中的存储器单元阵列的俯视图。在俯视图显示有一般的存 储器单元部及衬褙用单元部DA6。图51为显示横穿图50的俯视图中的一般的存储器单元 部及衬褙用单元部的截面A-A’的剖面构造，图52为显示一般的存储器单元部的沿B-B’的 剖面构造，图53为显示衬褙用单元部的沿C-C’的剖面构造。首先，参照图50及图51针对存储器单元的俯视图来说明。在硅衬底600上，由下 部扩散层603所构成的高电阻的比特线BLa6是配线于横方向。在一般的存储器单元部中，于下部扩散层603上形成有用以存取存储器单元的选择晶体管Qm6。在构成选择晶体管Qm6的柱状硅层604的周围形成有栅极绝缘膜607及栅 极电极608，由自栅极电极延伸的栅极配线608a所构成的字线WL6是配线于纵方向。在构 成选择晶体管Qm6的柱状硅层604的上部形成有电容接触窗609，且电容接触窗609连接于 电容元件Cm6。在衬褙用单元部DA6中，于下部扩散层603上形成有衬褙用晶体管Qd6。在构成衬 褙用晶体管Qd6的柱状硅层624的周围形成有栅极绝缘膜607及栅极电极608，由自栅极电 极延伸的栅极配线628a所构成的衬褙用字线DWL6是配线于纵方向。在形成衬褙用晶体管 Qd6的柱状硅层624的上部形成有比特线接触窗629，且比特线接触窗629是连接于以金属 膜所形成的低电阻的比特线613BLb6。此外，低电阻的比特线BLb6以避开形成于一般的存 储器单元部的电容接触窗609的方式配线于横方向。如此，经由衬褙用晶体管Qd6，由N+扩 散层602所构成的高电阻的比特线BLa6是通过低电阻的比特线BLb6来衬褙。在衬褙用单元部中因晶体管及电容元件的布局及构造完全与一般的存储器单元 相同，故不会产生因形成衬褙用单元所造成的邻接的存储器单元的选择晶体管或电容元件 的特性变动。因此，可仅追加最低限度的衬褙用单元面积来衬褙比特线而低电阻化。接着，参照图51、图52及图53，针对剖面构造来说明。在硅衬底600上形成有高电阻的比特线BLa6的下部扩散层(第一层)603。在图 51及图52所示的一般的存储器单元部中，于下部扩散层603上形成有用以存取存储器单元 的选择晶体管Qm6。在构成选择晶体管Qm6的柱状硅层604的周围形成有栅极绝缘膜607 及栅极电极608，由栅极电极延伸的栅极配线608a来形成字线WL6。在构成选择晶体管Qm6 的柱状硅层604的上部形成有上部扩散层605，在上部扩散层上形成有电容接触窗609。此 外，电容接触窗609连接于电容元件Cm6。电容元件Cm6是由下部电极610、电容绝缘膜611 及上部电极612所构成。在图51及图53所示的衬褙用单元部DA6中，于下部扩散层603上形成有衬褙用晶 体管Qd6。在构成衬褙用晶体管Qd6的柱状硅层624的周围形成有栅极绝缘膜607及栅极 电极608，由栅极电极延伸的栅极配线628a来形成衬褙用字线DWL6。在形成衬褙用晶体管 Qd6的柱状硅层624的上部形成有上部扩散层605，在上部扩散层605的上部形成有比特线 接触窗629。此外，比特线接触窗629是连接于以金属膜(第二层)所形成的低电阻的比特 线613BLb6。为了在比特线上保持电容元件的布局的规则性，形成有虚拟的电容元件Cd6。以下参照图54至图59说明用以制造本实施例的制造方法的一例。在各图中(a) 为存储器单元阵列的俯视图，(b)为横穿单元阵列内的一般的存储器单元部及衬褙用单元 部的截面A-A’中的剖面图，(c)为存储器单元阵列内的一般的存储器单元部的沿B-B’的 剖面图。如图54所示，在块状硅衬底600上形成氮化硅膜的掩模层620，通过利用光刻的图 案化及蚀刻来形成选择晶体管用柱状硅层604及衬褙部柱状硅层624。此外，选择晶体管用 柱状硅层604及衬褙部柱状硅层624是以完全相同的布局及构造形成。如图55所示，通过蚀刻在硅衬底表面形成线状的沟槽601a，而形成线状硅层602。如图56所示，以埋入柱状硅层的方式来形成氧化硅膜630。如图57所示，通过CMP将氧化硅膜予以平坦化。此时，能将柱状硅层上部的氮化 硅膜620当作CMP的阻挡层来使用。
如图58所示，将氧化硅膜予以深蚀刻达至与硅衬底相同的高度，而形成组件分离 601。如图59所示，通过离子注入等在硅衬底表面注入杂质，形成高电阻的比特线BLa6 的N+下部扩散层603。此外，通过氮化硅膜620使杂质不会导入柱状硅层上部。后续的工艺因与实施例一一样，故省略。如所述般，即使在使用块状硅衬底的情形中，也能用与使用SOI衬底的情形一样 的方法来衬褙比特线。如以上说明，本发明提供一种半导体存储器件，使用SGT所构成，其特征为由形成 于埋入氧化膜上的扩散层所构成的第一比特线是经由与存储器单元的选择晶体管相同构 造的比特线衬褙用的晶体管而衬褙于比第一比特线还低电阻的第二比特线，借此可一边将 面积的增加抑制于最低限度，一边将比特线予以低电阻化。此外，在本发明的其他实施例中提供一种半导体器件，其特征为为了衬褙比特线， 使用已去除形成于周围的栅极电极的柱状硅层，借此能以更低电阻来衬褙比特线。并且，在本发明的其他实施例中提供一种半导体器件，其特征为为了衬褙比特线， 通过使用接触窗而可以更低电阻容易地衬褙比特线。
权利要求
一种半导体存储器件，其特征在于，是使用具有漏极、栅极、以及源极配置于柱状硅层的垂直方向，且栅极电极围绕柱状半导体层的构造的纵型晶体管而构成，在存储器单元阵列内形成有由第一层所构成且连接于感测放大器的第一比特线，及由与所述第一层不同的层所构成且连接于所述感测放大器并比所述第一比特线还低电阻的第二比特线；在第一比特线上，所述纵型晶体管是形成一列；所述纵型晶体管的栅极电极是形成配线于与所述第一比特线垂直方向的字线；所述纵型晶体管包含用以选择存储器单元的第一晶体管及用以连接所述第一比特线与所述第二比特线的第二晶体管，在存储器动作中所述第二晶体管会变成导通，借此使所述第一比特线通过所述第二比特线予以衬褙，形成所述第一比特线及所述第二比特线为实质上低电阻的比特线。
2.根据权利要求1所述的半导体存储器件，其特征在于，所述第一晶体管及第二晶体 管具有相同构造及布局。
3.根据权利要求1或2所述的半导体存储器件，其特征在于，所述半导体器件的存储器 单元阵列为字线与比特线互相正交而构成，且在字线与比特线的交点形成有存储器单元的 交叉点型单元阵列。
4.根据权利要求1至3中任一权利要求所述的半导体存储器件，其特征在于，所述半导 体器件的存储器单元为包含一个第一晶体管及一个电容元件的动态存储器。
5.根据权利要求1至4中任一权利要求所述的半导体存储器件，其特征在于，在所述第 一晶体管上形成有第一接触窗，第一接触窗是连接于形成在所述第一接触窗上部的电容元 件，在所述第二晶体管上形成有第二接触窗，所述第二接触窗是连接于形成在比形成于所 述第二接触窗上部的电容元件还下层的第二比特线，在第二比特线间以不会接触第二比特 线的方式形成第一接触窗。
6.根据权利要求5所述的半导体存储器件，其特征在于，为了在所述第二晶体管上保 持存储器单元阵列内的电容元件的规则性，形成有实质上未被使用的虚拟的电容元件。
7.根据权利要求1至4中任一权利要求所述的半导体存储器件，其特征在于，在所述第 一晶体管上形成有第一接触窗，第一接触窗是连接于形成在第一接触窗上部的电容元件， 在所述第二晶体管上形成有第二接触窗，所述第二接触窗是通过在形成于第二接触窗上部 的电容元件的电极所形成的接触孔而被弓I出至电容元件的上部，而连接至由形成于电容元 件的上层的配线层所构成的第二比特线。
8.根据权利要求1所述的半导体存储器件，其特征在于，第一比特线与第二比特线不 通过第二晶体管，而是通过整体由扩散层构成，且在周围未形成有栅极电极的柱状半导体 层予以连接。
9.根据权利要求1所述的半导体存储器件，其特征在于，第一比特线与第二比特线不 通过第二晶体管，而是通过接触窗直接连接。
10.根据权利要求1所述的半导体存储器件，其特征在于，所述第一层是形成于块状硅 衬底上。
全文摘要
在使用纵型晶体管的SGT所构成的4F2存储器单元中，因比特线是由柱状硅层下部的扩散层所形成，故为高电阻，有存储器的动作速度变慢的问题点。本发明提供一种半导体存储器件，其特征为在使用纵型晶体管的SGT所构成的4F2存储器单元中，将具有与存储器单元同样构造的比特线衬褙用单元插入存储器单元阵列内，在比特线衬褙用单元中将由扩散层所形成的第一比特线与比第一比特线还低电阻的第二比特线予以衬褙，借此一边抑制存储器单元阵列面积的增大，一边使比特线低电阻化。
文档编号H01L27/108GK101933134SQ20098010350
公开日2010年12月29日 申请日期2009年1月29日 优先权日2008年1月29日
发明者新井绅太郎, 舛冈富士雄 申请人:日本优尼山帝斯电子株式会社