专利名称：半导体器件的制造方法
技术领域：
本发明涉及一种半导体器件及其制造方法，特别涉及一种形成为具有柱状半导体 并将柱状半导体的侧壁作为沟通区域、且栅极电极围绕沟通区域的属于纵型M0S(金属氧 化物半导体)晶体管的SGT (Surrounding GateTransistor ；环绕栅极式晶体管)构造及其 制造方法。
背景技术：
为了实现半导体器件的高集成化与高性能化，已提出有一种于半导体衬底表面形 成柱状半导体，并具有以于该柱状半导体的侧壁围绕柱状半导体层的方式所形成的栅极的 纵型晶体管SGT (专利文献1与专利文献2)。由于SGT的源极、栅极、以及漏极配置于垂直 方向，故与以往的平面(planer)型晶体管相比，能大幅缩小占有面积。此外，由于栅极围绕 沟通区域，故能随着缩小柱状半导体尺寸而有效地提升栅极所带来的沟通控制性，而能获 得急峻的次阈值(subthreshold)特性。并且，能以柱状半导体会完全空乏化的方式来设 定柱状半导体浓度与尺寸，借此可期待因沟通区域的电场缓和所带来的移动率(mobility) 提升。因此，与以往的平面型晶体管相比，当使用SGT时，能同时实现高集成化与高性能化。图177(a)是显示使用专利文献1的SGT所构成的CMOS(互补式金氧半导体)反 相器的平面图；图177(b)是显示图177(a)平面图中的A-A’剖线的剖面构造。参照图177(a)与(b)，于硅衬底1301上形成N阱(well) 1302及P阱1303，并于 硅衬底表面，形成用以在N阱区域形成PMOS的柱状硅层1305，以及形成用以在P阱区域形 成NMOS的柱状硅层1306，并以围绕各个柱状硅层的方式来形成栅极1308。形成于用以形 成PMOS的柱状半导体下部的P+漏极扩散层1310以及形成于用以形成NMOS的柱状半导体 下部的N+漏极扩散层1312连接至输出端子Vout7 ；形成于用以形成PMOS的柱状硅层上部 的源极扩散层1309连接至电源电位Vcc7 ；形成于用以形成NMOS的柱状硅层上部的源极扩 散层1311连接至接地电位Vss7 ；PMOS与NMOS共通的栅极1308连接至输入端子Vin7 ；柱 状硅层下部的扩散层(1310、1312)连接至输出端子Vout7;依此方式形成CMOS反相器。图178是显示专利文献1的SGT的柱状硅层及栅极电极形成工艺流程的概要图。 在图178(a)中，通过蚀刻硅衬底来形成柱状硅层1401。在图178(b)中，将栅极绝缘膜1402 予以成膜。在图178(c)中，将栅极导电膜1403予以成膜。在图178(d)中，以与围绕柱状 硅层的栅极导电膜接触的方式来形成栅极配线图案的光刻胶(resist) 1404。在图178(e) 中，通过蚀刻栅极导电膜1403来形成SGT的栅极电极1403及栅极配线1405。在图178(f) 中，剥离光刻胶。在上述工艺流程中，由于栅极电极1403是以自对准(Self-aligned)的方 式于柱状硅层1401的周围形成达至期望的厚度，故能以窄间隔来配置具有不同电位的栅 极电极的诸柱状硅层。然而，在上述工艺流程中，由于在图178(d)中必须以刚好接触柱状硅层侧壁的栅 极导电膜的方式来形成光刻胶1404，故在形成栅极配线的光刻工艺中工艺裕度较小，故难 以稳定地制造栅极配线。以下说明此点。
图179是显示在图178(d)中栅极配线光刻胶1404偏右时的步骤图。图179(a) 为曝光的对准(alignment)时栅极配线图案的光刻胶1414偏右时的情形。此时，于光刻胶 1414与柱状硅层1411的侧壁间产生空间。在图179(b)中，进行蚀刻。在图179(c)中，剥 离光刻胶。此时，SGT的栅极电极1413与栅极配线1415会断线。接着，图180是显示在图178(d)中栅极配线光刻胶1404偏左时的步骤图。图 180(a)是曝光的对准时栅极配线图案的光刻胶1424偏左时的情形。此时，于光刻胶1424 与柱状硅层1421上部的栅极电极间产生重叠部1426。在图180(b)中，进行蚀刻。在图 180(c)中，剥离光刻胶。此时，SGT的栅极电极1423会在形成有光刻胶的侧产生形状异常 1427。由于上述因为对准所造成的光刻胶位置偏差值会因为在晶圆上的位置或晶片内 的位置而不同，故无法在不发生上述问题的范围内将晶圆上所有图案的位置偏差抑制在最 小。因此，在此SGT形成方法中，栅极配线形成的工艺裕度会变得非常小，无法以高产出率 的方式来制造集成电路。针对上述SGT的栅极配线形成方法，非专利文献1记载有一种改进工艺裕度的SGT 的栅极配线形成方法。图181是显示非专利文献1的SGT的柱状硅层及栅极电极形成工艺 流程的概要图。以下说明此工艺流程。在图181(a)中，通过蚀刻硅衬底来形成柱状硅层 1503。在图181(b)中，将栅极绝缘膜1504予以成膜。在图181(c)中，将栅极导电膜予以 成膜。在图181(d)中，使用CMP (Chemical Mechanical Polishing ；化学机械研磨)来研磨 栅极导电膜及柱状硅层上部的栅极绝缘膜。在图181(e)中，蚀刻栅极导电膜，并以成为期 望栅极长度的方式来加工用以围绕柱状硅层的栅极导电膜。在图181(f)中，使用光刻来形 成栅极配线图案的光刻胶。在图181(g)中，蚀刻栅极导电膜以形成栅极电极及栅极配线。在上述工艺流程中，与专利文献1的情形相比，虽然用以形成栅极配线的光刻工 艺步骤的工艺裕度变大，但形成于柱状硅层周围的栅极电极无法以自对准的方式形成于柱 状硅层。因此，栅极电极会较宽地形成于柱状硅层周围，且会因为光刻胶图案的对准偏差或 光刻胶图案尺寸的误差而使形成于柱状硅层周围的栅极电极的膜厚产生变动。因此，当缩 小具有不同电位的栅极电极的柱状硅层间的间隔时，栅极电极彼此会短路，为了防止此情 形，使用SGT的电路的占有面积变大。专利文献1 日本特开平2-188966号公报专利文献2 日本特开平7-99311号公报非专利文献1 =Ruigang Li等、“具有S因子为75mv/dec的50nm垂直环绕栅极 (50nm Vertical Surrounding Gate MOSFET with S-factor of75mv/dec)，，、器件研究会议 (Device Reserch Conference)、2001 年、第 63 页。
发明内容
(发明所欲解决的问题)为了在CPU等包含有高集成且高性能逻辑电路的制品应用SGT，下述几点在栅极 形成工艺中是不可或缺的。第一，栅极电极能以自对准的方式在柱状硅层周围形成期望的 厚度。第二，栅极配线形成时对于曝光对准偏差的调适性强。第三，能正确控制栅极长度， 缩小栅极长度的变异，且工艺裕度大。
本发明乃有鉴于上述问题点而研创，其目的在提供一种能解决上述问题点的SGT 的制造方法。(解决问题的手段)本发明的第一方式提供一种半导体器件的制造方法，该制造方法包含有准备在 上方至少一部分形成有至少一个柱状半导体层的衬底的步骤；于包含有所述至少一个柱状 半导体层表面的至少一部分的所述衬底上方的至少一部分形成第一绝缘膜的步骤；于所 述第一绝缘膜上形成导电膜的步骤；非等向性地去除所述第一绝缘膜及所述导电膜，而将 所述柱状半导体层侧面的所述导电膜及第一绝缘膜形成为期望长度，以形成栅极电极的步 骤；其后，于表面的至少一部分形成保护膜的步骤；非等向性地去除所述保护膜，而于形成 为所述期望长度的柱状半导体层侧面的导电膜及第一绝缘膜的上部形成期望厚度的保护 膜侧壁的步骤；以及一边通过所述保护膜侧壁来保护形成为所述期望长度的柱状半导体层 侧面的导电膜及第一绝缘膜，一边选择性地去除所述导电膜及所述第一绝缘膜，而形成栅 极电极及从该栅极电极延伸至衬底侧的栅极配线的步骤。优选为，将所述柱状半导体层侧面的所述导电膜形成为期望长度，以形成栅极电 极的步骤包含有以埋没所述至少一个柱状半导体层的方式，于所述导电膜上形成第二绝 缘膜的步骤；将所述第二绝缘膜上表面予以平坦化的步骤；以及非等向性地去除所述第一 绝缘膜、所述导电膜、以及所述第二绝缘膜，而将所述柱状半导体层侧面的所述导电膜形成 为期望长度，以形成栅极电极的步骤。本发明的第二方式提供一种半导体器件的制造方法，该制造方法包含有准备在 上方至少一部分形成有至少一个柱状半导体层、且于该至少一个柱状半导体层上面形成有 阻止(stopper)膜的衬底的步骤；于包含有所述至少一个柱状半导体层表面的至少一部分 的所述衬底上方的至少一部分形成第一绝缘膜的步骤；于所述第一绝缘膜上形成导电膜的 步骤；以埋没所述柱状半导体层的方式，于所述导电膜上形成第二绝缘膜的步骤；其后，将 所述阻止膜作为阻止件，并使用CMP方式将上表面予以平坦化的步骤；非等向性地去除所 述第一绝缘膜、所述第二绝缘膜、以及所述导电膜，而将所述柱状半导体层侧面的所述第一 绝缘膜、所述第二绝缘膜、以及所述导电膜形成为期望长度，以形成栅极电极的步骤；去除 所述第二绝缘膜的步骤；其后，于表面的至少一部分形成保护膜的步骤；非等向性地去除 所述保护膜，而于形成为所述期望长度的柱状半导体层侧面的导电膜及第一绝缘膜的上部 形成期望厚度的保护膜侧壁的步骤；以及一边通过所述保护膜侧壁来保护形成为所述期望 长度的柱状半导体层侧面的导电膜及第一绝缘膜，一边选择性地去除所述导电膜及所述第 一绝缘膜，而形成栅极电极以及从该栅极电极延伸至衬底侧的栅极配线的步骤。本发明的第三方式提供一种半导体器件的制造方法，该制造方法包含有准备在 上方至少一部分形成有至少一个柱状半导体层的衬底的步骤；于包含有所述至少一个柱状 半导体层表面的至少一部分的所述衬底上方的至少一部分形成第一绝缘膜的步骤；以埋没 所述柱状半导体层的方式，于所述第一绝缘膜上形成导电膜的步骤；非等向性地去除所述 第一绝缘膜及所述导电膜，而将所述第一绝缘膜及所述导电膜形成为期望高度的步骤；其 后，于表面的至少一部分形成保护膜的步骤；非等向性地去除所述保护膜，于形成为所述期 望长度的柱状半导体层侧面的所述导电膜及所述第一绝缘膜的上部形成期望厚度的保护 膜侧壁的步骤；以及选择性地去除所述导电膜及所述第一绝缘膜，而形成一体化的栅极电极及栅极配线，并通过所述保护膜侧壁的保护，将所述一体化的栅极电极及栅极配线的至 少一部分形成为所述期望厚度的步骤。优选为，还包含有将所述导电膜上表面予以平坦化的步骤，做为非等向性地去除 所述第一绝缘膜及所述导电膜、而将所述第一绝缘膜及所述导电膜形成为期望高度的步骤 的前处理步骤。本发明的第四方式提供一种半导体器件的制造方法，该制造方法包含有准备在 上方至少一部分形成有至少一个柱状半导体层、且于该至少一个柱状半导体层上面形成有 阻止膜的步骤；于包含有所述至少一个柱状半导体层表面的至少一部分的所述衬底上方的 至少一部分形成第一绝缘膜的步骤；以埋没所述柱状半导体层的方式，于所述第一绝缘膜 上形成导电膜的步骤；其后，将所述阻止膜作为阻止件，并使用CMP方式将上表面予以平坦 化的步骤；非等向性地去除所述第一绝缘膜以及所述导电膜，而将所述第一绝缘膜以及所 述导电膜形成为期望高度的步骤；其后，于表面形成保护膜的步骤；非等向性地去除所述 保护膜，而于形成为所述期望长度的柱状半导体层侧面的所述导电膜及所述第一绝缘膜的 上部形成期望厚度的保护膜侧壁的步骤；以及选择性地去除所述导电膜及所述第一绝缘 膜，而形成一体化的栅极电极及栅极配线，并通过所述保护膜侧壁的保护，将所述一体化的 栅极电极及栅极配线的至少一部分形成为所述期望厚度的步骤。本发明的第五方式提供一种半导体器件的制造方法，该制造方法包含有准备在 上方至少一部分形成有至少一个柱状半导体层的步骤；于包含有所述至少一个柱状半导体 层表面的至少一部分的所述衬底上方的至少一部分形成第一绝缘膜的步骤；于所述第一绝 缘膜上形成薄的导电膜的步骤；以埋没所述柱状半导体层的方式，于所述薄的导电膜上形 成多晶硅层的步骤；非等向性地去除所述第一绝缘膜、薄的导电膜、以及多晶硅层，而将所 述第一绝缘膜、薄的导电膜、以及多晶硅层形成为期望长度的步骤；其后，于表面形成保护 膜的步骤；非等向性地去除所述保护膜，于形成为所述期望长度的柱状半导体层侧面的所 述第一绝缘膜、薄的导电膜、以及多晶硅层的上部形成期望厚度的保护膜侧壁的步骤；以及 选择性地去除所述第一绝缘膜、薄的导电膜、以及多晶硅层，而形成一体化的栅极电极及栅 极配线，并通过所述保护膜侧壁的保护，将所述一体化的栅极电极及栅极配线的至少一部 分形成为所述期望厚度的步骤。优选为，还包含有将所述多晶硅层上表面予以平坦化的步骤，做为非等向性地去 除所述第一绝缘膜、薄的导电膜、以及多晶硅层、而将所述第一绝缘膜、薄的导电膜、以及多 晶硅层形成为期望长度的步骤的前处理步骤。本发明的第六方式提供一种半导体器件的制造方法，该制造方法包含有准备在 上方至少一部分形成有至少一个柱状半导体层、且于该至少一个柱状半导体层上面形成有 阻止膜的步骤；于包含有所述至少一个柱状半导体层表面的至少一部分的所述衬底上方的 至少一部分形成第一绝缘膜的步骤于所述第一绝缘膜上形成薄的导电膜的步骤；以埋没 所述柱状半导体层的方式，于所述薄的导电膜上形成多晶硅层的步骤；其后，将所述阻止膜 作为阻止件，并使用CMP方式将上表面予以平坦化的步骤；非等向性地去除所述第一绝缘 膜、薄的导电膜、以及多晶硅层，而将所述第一绝缘膜、薄的导电膜、以及多晶硅层形成为期 望长度的步骤；其后，于表面形成保护膜的步骤；非等向性地去除所述保护膜，而于形成为 所述期望长度的柱状半导体层侧面的所述导电膜及所述第一绝缘膜的上部形成期望厚度的保护膜侧壁的步骤；以及选择性地去除所述第一绝缘膜、薄的导电膜、以及多晶硅层，而 形成一体化的栅极电极及栅极配线，并通过所述保护膜侧壁的保护，而将所述一体化的栅 极电极及栅极配线的至少一部分形成为所述期望厚度的步骤。优选为，所述非等向性的去除为回蚀。优选为，所述保护膜为氮化硅膜。优选为，所述保护膜及所述阻止膜为氮化硅膜。优选为，所述衬底还具有形成于所述至少一个柱状半导体层的各个的下部的杂质 区域。优选为，还包含有于所述至少一个柱状半导体层的各个的上部，形成与形成于所 述至少一个柱状半导体层的各个的下部的杂质区域为相同导电型的杂质区域的步骤。优选为，形成于所述至少一个柱状半导体层的各个的下部的杂质区域是形成于衬 底的表层部。于本发明中，所谓”上方”不仅表示正上方，也包含隔着绝缘膜等的上部。(发明效果)如上所述，依据本发明的制造方法，由于依序进行用以决定栅极长度的蚀刻步骤、 栅极电极保护用的氮化硅膜侧壁的形成步骤、栅极配线的图案化步骤、以及用以形成栅极 配线的蚀刻步骤，故栅极电极能以自对准的方式在柱状硅层周围形成期望的厚度，栅极配 线形成时对于曝光对准偏差的调适性强，而能一次解决以往问题因为形成栅极配线的光刻 工艺所导致的栅极配线的断路或栅极电极无法以自对准的方式形成于柱状硅层周围的问 题。并且，在用以决定栅极长度的蚀刻步骤前，使用于柱状硅层上部形成有作为硬质 掩膜(hardmask)的氮化硅膜的构造，并安排使用CMP方式将栅极上面予以平坦化的步骤， 接着，再进行栅极电极保护用的氮化硅膜侧壁的形成步骤、栅极配线的图案化步骤、用以形 成栅极配线的蚀刻步骤，借此能正确地控制栅极长度，且可缩小栅极长度的变异，而能获得 工艺裕度大的工艺。因此，可一次解决以往问题的因为形成栅极配线的光刻工艺所造成的 栅极配线的断路、栅极长度的变动、以及栅极电极无法自对准地形成于柱状硅层的周围的 问题。
图1是本发明的实施例一的单体SGT的平面图及剖面图。 图2是本发明实施例一的单体SGT的制造部分的一部分。 图3是本发明实施例一的单体SGT的制造部分的一部分。 图4是本发明实施例一的单体SGT的制造部分的一部分。 图5是本发明实施例一的单体SGT的制造部分的一部分。 图6是本发明实施例一的单体SGT的制造部分的一部分。 图7是本发明实施例一的单体SGT的制造部分的一部分。 图8是本发明实施例一的单体SGT的制造部分的一部分。 图9是本发明实施例一的单体SGT的制造部分的一部分。 图10是本发明实施例一的单体SGT的制造部分的一部分。
图11是本发明实施例一的单体SGT的制造部分的一部分。图12是本发明实施例一的单体SGT的制造部分的一部分。图13是本发明实施例一的单体SGT的制造部分的一部分。图14是本发明实施例一的单体SGT的制造部分的一部分。图15是显示本发明实施例一中有可能产生的不良的情形的图。图16是显示本发明实施例一中有可能产生的不良的情形的图。图17是本发明实施例二的单体SGT的平面图及剖面图。图18是本发明实施例二的单体SGT的制造步骤的一部分。图19是本发明实施例二的单体SGT的制造步骤的一部分。图20是本发明实施例二的单体SGT的制造步骤的一部分。图21是本发明实施例二的单体SGT的制造步骤的一部分。图22是本发明实施例二的单体SGT的制造步骤的一部分。图23是本发明实施例二的单体SGT的制造步骤的一部分。图24是本发明实施例二的单体SGT的制造步骤的一部分。图25是本发明实施例二的单体SGT的制造步骤的一部分。图26是本发明实施例二的单体SGT的制造步骤的一部分。图27是本发明实施例二的单体SGT的制造步骤的一部分。图28是本发明实施例二的单体SGT的制造步骤的一部分。图29是本发明实施例二的单体SGT的制造步骤的一部分。图30是本发明实施例三的单体SGT的平面图及剖面图。图31是本发明实施例三的单体SGT的制造步骤的一部分。图32是本发明实施例三的单体SGT的制造步骤的一部分。图33是本发明实施例三的单体SGT的制造步骤的一部分。图34是本发明实施例三的单体SGT的制造步骤的一部分。图35是本发明实施例三的单体SGT的制造步骤的一部分。图36是本发明实施例三的单体SGT的制造步骤的一部分。图37是本发明实施例三的单体SGT的制造步骤的一部分。图38是本发明实施例三的单体SGT的制造步骤的一部分。图39是本发明实施例三的单体SGT的制造步骤的一部分。图40是本发明实施例三的单体SGT的制造步骤的一部分。图41是本发明实施例三的单体SGT的制造步骤的一部分。图42是本发明实施例四的CMOS反相器的电效电路图。图43是本发明实施例四的CMOS反相器的平面图。
图44是本发明实施例四的CMOS反相器的剖面图。图45是本发明实施例四的CMOS反相器的制造步骤的一部分。图46是本发明实施例四的CMOS反相器的制造步骤的一部分。图47是本发明实施例四的CMOS反相器的制造步骤的一部分。图48是本发明实施例四的CMOS反相器的制造步骤的一部分。图49是本发明实施例四的CMOS反相器的制造步骤的一部分。
图50是本发明实施列四的CMOS反相器的制造步骤的--部分。
图51是本发明实施列四的CMOS反相器的制造步骤的--部分。
图52是本发明实施列四的CMOS反相器的制造步骤的--部分。
图53是本发明实施列四的CMOS反相器的制造步骤的--部分。
图54是本发明实施列四的CMOS反相器的制造步骤的--部分。
图55是本发明实施列四的CMOS反相器的制造步骤的--部分。
图56是本发明实施列四的CMOS反相器的制造步骤的--部分。
图57是本发明实施列四的CMOS反相器的制造步骤的--部分。
图58是本发明实施列四的CMOS反相器的制造步骤的--部分。
图59是本发明实施列四的CMOS反相器的制造步骤的--部分。
图60是本发明实施列四的CMOS反相器的制造步骤的--部分。
图61是本发明实施列四的CMOS反相器的制造步骤的--部分。
图62是本发明实施列四的CMOS反相器的制造步骤的--部分。
图63是本发明实施列四的CMOS反相器的制造步骤的--部分。
图64是本发明实施列五的CMOS反相器的等效电路图。
图65是本发明实施列五的CMOS反相器的平面图。
图66是本发明实施列五的CMOS反相器的剖面图。
图67是本发明实施列五的CMOS反相器的制造步骤的--部分。
图68是本发明实施列五的CMOS反相器的制造步骤的--部分。
图69是本发明实施列五的CMOS反相器的制造步骤的--部分。
图70是本发明实施列五的CMOS反相器的制造步骤的--部分。
图71是本发明实施列五的CMOS反相器的制造步骤的--部分。
图72是本发明实施列五的CMOS反相器的制造步骤的--部分。
图73是本发明实施列五的CMOS反相器的制造步骤的--部分。
图74是本发明实施列五的CMOS反相器的制造步骤的--部分。
图75是本发明实施列五的CMOS反相器的制造步骤的--部分。
图76是本发明实施列五的CMOS反相器的制造步骤的--部分。
图77是本发明实施列六的CMOS反相器的等效电路图。
图78是本发明实施列六的CMOS反相器的平面图。
图79是本发明实施列六的CMOS反相器的剖面图。
图80是本发明实施列六的CMOS反相器的制造步骤的--部分。
图81是本发明实施列六的CMOS反相器的制造步骤的--部分。
图82是本发明实施列六的CMOS反相器的制造步骤的--部分。
图83是本发明实施列六的CMOS反相器的制造步骤的--部分。
图84是本发明实施列六的CMOS反相器的制造步骤的--部分。
图85是本发明实施列六的CMOS反相器的制造步骤的--部分。
图86是本发明实施列六的CMOS反相器的制造步骤的--部分。
图87是本发明实施列六的CMOS反相器的制造步骤的--部分。
图88是本发明实施列六的CMOS反相器的制造步骤的--部分。0126]图89是本发明实施仿
0127]图90是本发明实施仿
0128]图91是本发明实施锣
0129]图92是本发明实施仿
0130]图93是本发明实施仿
0131]图94是本发明实施仿
0132]图95是本发明实施仿
0133]图96是本发明实施仿
0134]图97是本发明实施仿
0135]图98是本发明实施仿
0136]图99是本发明实施仿
0137]图100是本发明实施
0138]图101是本发明实施
0139]图102是本发明实施
0140]图103是本发明实施
0141]图104是本发明实施
0142]图105是本发明实施
0143]图106是本发明实施
0144]图107是本发明实施
0145]图108是本发明实施
0146]图109是本发明实施
0147]图110是本发明实施
0148]图111是本发明实施
0149]图112是本发明实施
0150]图113是本发明实施
0151]图114是本发明实施
0152]图115是本发明实施
0153]图116是本发明实施
0154]图117是本发明实施
0155]图118是本发明实施
0156]图119是本发明实施
0157]图120是本发明实施
0158]图121是本发明实施
0159]图122是本发明实施
0160]图123是本发明实施
0161]图124是本发明实施
0162]图125是本发明实施
0163]图126是本发明实施
0164]图127是本发明实施
六的CMOS反相器的制造步骤的一部分t 六的CMOS反相器的制造步骤的一部分t 七的单体SGT的平面图及剖面图。 七的单体SGT的制造步骤的一部分。 七的单体SGT的制造步骤的一部分。 七的单体SGT的制造步骤的一部分。 七的单体SGT的制造步骤的一部分。 七的单体SGT的制造步骤的一部分。 七的单体SGT的制造步骤的一部分。 七的单体SGT的制造步骤的一部分。 七的单体SGT的制造步骤的一部分。
SGT的制造步骤的--部分。SGT的制造步骤的--部分。SGT的制造步骤的--部分。SGT的制造步骤的--部分。SGT的制造步骤的--部分。SGT的制造步骤的--部分。SGT的制造步骤的--部分。SGT的制造步骤的--部分。SGT的平面图及剖面图。SGT的制造步骤的--部分。SGT的制造步骤的--部分。SGT的制造步骤的--部分。SGT的制造步骤的--部分。SGT的制造步骤的--部分。SGT的制造步骤的--部分。SGT的制造步骤的--部分。SGT的制造步骤的--部分。SGT的制造步骤的--部分。SGT的制造步骤的--部分。SGT的平面图及剖面图。SGT的制造步骤的--部分。SGT的制造步骤的--部分。SGT的制造步骤的--部分。SGT的制造步骤的--部分。SGT的制造步骤的--部分。SGT的制造步骤的--部分。SGT的制造步骤的--部分。SGT的制造步骤的--部分。
图128是本发明实施例九的单体SGT的制造步骤的一部分。图129是本发明实施例九的单体SGT的制造步骤的一部分。图130是本发明实施例九的单体SGT的制造步骤的一部分。图131是本发明实施例十的CMOS反相器的等效电路图。图132是本发明实施例十的CMOS反相器的平面图。图133是本发明实施例十的CMOS反相器的剖面图。图134是本发明实施例十的CMOS反相器的制造步骤的一部分。图135是本发明实施例十的CMOS反相器的制造步骤的一部分。图136是本发明实施例十的CMOS反相器的制造步骤的一部分。图137是本发明实施例十的CMOS反相器的制造步骤的一部分。图138是本发明实施例十的CMOS反相器的制造步骤的一部分。图139是本发明实施例十的CMOS反相器的制造步骤的一部分。图140是本发明实施例十的CMOS反相器的制造步骤的一部分。图141是本发明实施例十的CMOS反相器的制造步骤的一部分。图142是本发明实施例十的CMOS反相器的制造步骤的一部分。图143是本发明实施例十的CMOS反相器的制造步骤的一部分。图144是本发明实施例十的CMOS反相器的制造步骤的一部分。图145是本发明实施例十的CMOS反相器的制造步骤的一部分。图146是本发明实施例十的CMOS反相器的制造步骤的一部分。图147是本发明实施例十的CMOS反相器的制造步骤的一部分。图148是本发明实施例十的CMOS反相器的制造步骤的一部分。图149是本发明实施例十的CMOS反相器的制造步骤的一部分。图150是本发明实施例十一的CMOS反相器的等效电路图。图151是本发明实施例十一的CMOS反相器的平面图。图152是本发明实施例十一的CMOS反相器的剖面图。图153是本发明实施例i^一的CMOS反相器的制造步骤的一部分。图154是本发明实施例十一的CMOS反相器的制造步骤的一部分。图155是本发明实施例十一的CMOS反相器的制造步骤的一部分。图156是本发明实施例i^一的CMOS反相器的制造步骤的一部分。图157是本发明实施例十一的CMOS反相器的制造步骤的一部分。图158是本发明实施例i^一的CMOS反相器的制造步骤的一部分。图159是本发明实施例i^一的CMOS反相器的制造步骤的一部分。图160是本发明实施例十一的CMOS反相器的制造步骤的一部分。图161是本发明实施例十一的CMOS反相器的制造步骤的一部分。图162是本发明实施例i^一的CMOS反相器的制造步骤的一部分。图163是本发明实施例十二的CMOS反相器的等效电路图。图164是本发明实施例十二的CMOS反相器的平面图。图165是本发明实施例十二的CMOS反相器的剖面图。图166是本发明实施例十二的CMOS反相器的制造步骤的一部分。
图167
图168
图169
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图171
图172
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图181
.的CMOS反相器的制造步骤的一部分。 .的CMOS反相器的制造步骤的一部分。 .的CMOS反相器的制造步骤的一部分。 .的CMOS反相器的制造步骤的一部分。 .的CMOS反相器的制造步骤的一部分。 .的CMOS反相器的制造步骤的一部分。 .的CMOS反相器的制造步骤的一部分。 .的CMOS反相器的制造步骤的一部分。 .的CMOS反相器的制造步骤的一部分。 .的CMOS反相器的制造步骤的一部分。
膜
上述附图中的附图标记说明如下
101、201、301、401、501、601、1301、1502硅衬底
102、202、302、702、802、902、1401、1503柱状硅层
103、203、303、404、504、604、703、803、903、1004、1104、1204、1312N+漏极扩散层
104、204、304、411、511、611、704、804、904、1011、1111、1211、1311N+源极扩散层
105、205、305、409、509、609、705、805、905、1009、1109、1209、1402、1504栅极绝缘
106a、206a、306a、410a、410b、510a、510b、610a、610b、706a、806a、906a、1010a、 1010b、1110a、1110b、1210a、1210b 栅极电极106b、206b、306b、410c、510c、610c、706b、806b、906b、1010c、1110c、1210c、1405 栅 极配线107 至 109,207 至 209,307 至 309、413、414、415、416a、416b、513、514、515、516a、 51613、613、614、615、616&、61613、707 至 709、807至809、907 至909、1013、1014、1015、1016&、 1016b、1113、1114、1115、1116a、1116b、1213、1214、1215、1216a、1216b 接触件110、112a、210、212a、310、312a、315、417、419a、517、519a、617、619a、624、710、 712a、810、812a、910、912a、915、1017、1019a、1117、1119a、1217、1219a、1222 氮化硅膜111、211、311、418、421、518、521、618、621、711、1018 氧化硅膜112、212、312、419、519、619、712、812、912、1019、1119、1219 氮化硅膜侧壁113、213、313、420、520、620、713、813、913、1020、1120、1220、1404、1506 光刻胶314、623、914、1221 薄的金属膜402、502、602、1303P 阱403、503、603、1302N 阱405、505、605、1005、1105、1205、1310P+ 漏极扩散层406、506、606 元件分离
407、507、607、1007、1107、1207、1306NM0S 柱状硅层408、508、608、1008、1108、1208、1305PM0S 柱状硅层410、510、610、1010、1110、1210、1403、1505 栅极导电膜412、512、612、1012、1112、1212、1309P+源极扩散层422、522、622元件分离区域700、800、900、1000、1100、1200 埋入氧化膜层701、801、901、1001、1002、1003、1101、1102、1103、1201、1202、1203 平面状硅层701a、801a、901a、1001a、1101a、1201a 硅层1308 栅极
具体实施例方式[实施例一]图1是使用本发明所形成的NMOS SGT的平面图(a)以及剖面图(b)。以下参照图 1，说明使用本实施例所形成的NMOS SGT0在硅衬底101上形成柱状硅层102，在柱状硅层102周围形成栅极绝缘膜105及栅 极电极106a。于柱状硅层102下部形成N+漏极扩散层103，于柱状硅层102上部形成N+ 源极扩散层104。于N+漏极扩散层103上形成接触件(contact) 107，于N+源极扩散层104 上形成接触件108，于从栅极电极106a所延伸的栅极配线106b上形成接触件109。将N+源极扩散层104连接至GND电位，将N+漏极扩散层103连接至Vcc电位，并 施加0至Vcc的电位至栅极电极106a，借此上述SGT会进行晶体管操作。以下参照图2至图16，说明本实施例的SGT的制造方法的一例。在各图中，(a)为 平面图，(b)是显示A-A’剖面图。参照图2，于硅衬底101上将作为硬质掩膜的氮化硅膜110予以成膜为50nm至 150nm左右的厚度。参照图3，将硬质掩膜110及硅衬底101予以蚀刻，形成柱状硅层102。将柱状硅 层的高度做成30nm至300nm左右，将柱状硅层的直径做成5nm至IOOnm左右。参照图4，通过杂质注入等，于硅衬底表面导入P或As等杂质，形成N+漏极扩散 层103。此时，柱状硅层上部的氮化硅膜110是作为防止杂质注入至柱状硅层上部的阻止件 (stopper)来作用。参照图5，通过CVD(Chemical Vapor Deposition ；化学气相沉积)法或 ALD (Atomic Layer D印osition ；原子层沉积)法来将栅极绝缘膜105及栅极导电膜106予 以成膜。将栅极导电膜106的膜厚做成IOnm至IOOnm左右。参照图6，将氧化硅膜111予以成膜并埋入柱状硅层间。参照图7，使用CMP方式来研磨氧化硅膜111、柱状硅层上部的栅极导电膜、以及栅 极绝缘膜，而将栅极导电膜的上面予以平坦化。通过使用CMP方式将栅极导电膜的上部予 以平坦化，而改进栅极导电膜的形状，并容易控制栅极长度。在CMP中，是将柱状硅层上部 的氮化硅膜110作为CMP的阻止件来使用。通过将氮化硅膜110作为CMP阻止件来使用， 能重现性佳地控制CMP研磨量。此外，作为CMP的阻止膜，除了氮化硅膜之外，只要为具有 作为CMP的阻止膜的功能，也能使用其他的膜，并能预先于SOI层2a上将此种膜予以成膜，此点在以下的其他实施例皆相同。参照图8，蚀刻栅极导电膜106及氧化硅膜111，借此加工栅极导电膜106以决定 栅极长度。此时，是使用尽量以相同速率来蚀刻栅极导电膜106与氧化硅膜111、并对氮化 硅膜110具有高选择比的蚀刻条件。由于以相同速率来蚀刻栅极导电膜106与氧化硅膜 111，借此能抑制两者的上表面段差，故改进下一步骤中的氮化硅膜侧壁112的形状。参照图9，将氮化硅膜112a成膜达至与栅极电极106相同的厚度。接着，参照图 10，通过对氮化硅膜112a进行回蚀(etch back)来形成氮化硅膜侧壁112。此时，以栅极导 电膜106与氮化硅膜侧壁112的厚度会变成相同的方式来调整氮化硅膜的成膜厚度，并通 过回蚀量来进行微调整。由于被氮化硅膜侧壁112覆盖部分的栅极导电膜106会在后面步 骤的形成栅极配线的蚀刻时受到保护，故能以自对准的方式将栅极电极形成期望的厚度， 并缩小占有面积。在此，虽使用氮化硅膜作为侧壁用的保护膜，但只要为具有作为侧壁用的 保护膜的功能的保护膜皆可使用，例如能使用氧化硅膜等，此点在以下其他实施例中皆相 同。参照图11，以湿蚀刻方式去除存留在栅极导电膜上的氧化硅膜111。参照图12，涂布光刻胶或多层光刻胶，使用光刻方式并通过光刻胶113来形成栅 极配线图案。参照图13，将光刻胶作为掩膜，蚀刻栅极导电膜及栅极绝缘膜以形成栅极电极 106a及栅极配线106b。参照图14，通过湿蚀刻处理去除柱状硅层上部的氮化硅膜110及氮化硅膜侧壁 112。参照图15，通过杂质注入等，于柱状硅层102的上部导入P或As等杂质，形成N+ 源极扩散层104。参照图16，将层间绝缘膜予以成膜，并于硅衬底上的漏极扩散层上、栅极配线上、 以及柱状硅层上部的源极扩散层上形成接触件(107、108、109)。如上所述，由于依序进行用以决定栅极长度的蚀刻步骤、栅极电极保护用的氮化 硅膜侧壁的形成步骤、栅极配线的图案化步骤、以及用以形成栅极配线的蚀刻步骤，因此可 形成具有下述特征的栅极。第一，栅极电极能以自对准的方式于柱状硅层的周围形成期望的厚度。第二，对栅 极配线形成时的曝光对准偏差的调适性强。因此，使用本发明可一次解决在专利文献1中 因为形成栅极配线的光刻工艺所导致的栅极配线的断路、以及在非专利文献1中栅极电极 无法以自对准的方式形成于柱状硅层周围的问题。再者，通过在用以决定栅极长度的蚀刻步骤前，使用于柱状硅层上部形成有作为 硬质掩膜的氮化硅膜的构造，并安排通过CMP将栅极上面予以平坦化的步骤，之后依序进 行栅极电极保护用的氮化硅膜侧壁的形成步骤、栅极配线的图案化步骤、以及用以形成栅 极配线的蚀刻步骤，从而能正确地控制栅极长度，且能缩小栅极长度的变异，而能获得工艺 裕度大的工艺。因此，使用本发明可一次解决在专利文献1中因为形成栅极配线的光刻工 艺所导致的栅极配线的断路和栅极长度的变动、以及在非专利文献1中栅极电极无法以自 对准的方式形成于柱状硅层周围的问题。如上所述，在本实施例中，能以自对准的方式于柱状硅层周围形成期望厚度的栅极电极，并能通过栅极导电膜的成膜厚度来调整形成于柱状硅层周围的栅极电极的厚度。 因此，能以窄间隔配置具有不同电位的栅极电极的两个柱状硅层，而能缩小电路面积。当栅 极导电膜的厚度很薄时，由于栅极导电膜的电阻值会变高，故在本实施例中，优选为栅极导 电膜是以金属膜来构成。[实施例二]本实施例的栅极形成方法是一种能删减实施例一的栅极形成方法的步骤数，且工 艺裕度更大的栅极形成方法。图17是使用本实施例所形成的NMOS SGT的平面图(a)以及剖面图(b)。以下参 照图17，说明使用本实施例所形成的NMOS SGT0于硅衬底201上形成柱状硅层202，并于柱状硅层202周围形成栅极绝缘膜205及 栅极电极206。于柱状硅层202下部形成N+漏极扩散层203，于柱状硅层上部形成N+源极 扩散层204。于N+漏极扩散层203上形成接触件207，于N+源极扩散层204上形成接触件 208，于从栅极电极206延伸的栅极配线206a上形成接触件209。在本实施例中，栅极电极206a与栅极配线206b是形成为相同的高度。S卩，栅极电 极与栅极配线是一体地形成，且此一体形成的栅极电极与栅极配线上面整面是形成为与衬 底平行的面。将N+源极扩散层204连接至GND电位，将N+漏极扩散层203连接至Vcc电位，并 施加OV至Vcc电位至栅极电极206，借此使上述SGT进行晶体管操作。以下参照图18至图27，说明用以形成本实施例的SGT的制造方法的一例。在各图 中，(a)为平面图，(b)为A-A’的剖面图。此外，在本实施例中，由于至栅极绝缘膜的成膜步骤为止的步骤为与实施例一相 同的制造步骤，故以下从栅极导电膜的成膜步骤开始说明。参照图18，通过CVD法或ALD法将栅极导电膜206予以成膜至掩埋柱状硅层202 为止。参照图19，使用CMP方式来研磨栅极导电膜206，将栅极导电膜的上面予以平坦 化。通过使用CMP方式将栅极导电膜的上部予以平坦化来改进栅极导电膜的形状，并容易 控制栅极长度。在CMP中，将柱状硅层上部的氮化硅膜210作为CMP的阻止件来使用。通 过将氮化硅膜210作为CMP阻止件来使用，而能重现性佳地控制CMP研磨量。参照图20，通过对栅极导电膜206进行回蚀来决定栅极长度。参照图21，将氮化硅膜212a成膜达至期望的栅极电极的厚度。接着，参照图22， 通过回蚀氮化硅膜212a来形成氮化硅膜侧壁212。由于氮化硅膜侧壁212的厚度会成为栅 极电极的厚度，故将氮化硅膜的成膜厚度调整至期望的栅极厚度，并进一步以回蚀量来进 行微调整，借此调整最终的氮化硅膜侧壁的厚度。参照图23，涂布光刻胶或多层光刻胶，使用光刻方式并通过光刻胶213形成栅极 配线图案。参照图24，将光刻胶作为掩膜，蚀刻栅极导电膜及栅极绝缘膜以形成栅极电极 206a与栅极配线206b。参照图25，通过湿蚀刻处理去除柱状硅层上部的氮化硅膜210及氮化硅膜侧壁 212。
参照图26，通过杂质注入等，于柱状硅层202的上部导入P或As等杂质，形成N+ 源极扩散层204。参照图27，将层间绝缘膜予以成膜，并于硅衬底上的漏极扩散层上、栅极配线上、 以及柱状硅层上部的源极扩散层上形成接触件(207、208、209)。如上所述，通过依序进行用以决定栅极长度的蚀刻步骤、栅极电极保护用的氮化 硅膜侧壁的形成步骤、栅极配线的图案化步骤、以及用以形成栅极配线的蚀刻步骤，故可形 成具有下述特征的栅极。第一，栅极电极能以自对准的方式于柱状硅层的周围形成期望的厚度。第二，对栅 极配线形成时的曝光对准偏差的调适性强。因此，使用本发明可一次解决在专利文献1中 因为形成栅极配线的光刻工艺所导致的栅极配线的断路、以及在非专利文献1中栅极电极 无法以自对准的方式形成于柱状硅层周围的问题。再者，通过在用以决定栅极长度的蚀刻步骤前，使用于柱状硅层上部形成有作为 硬质掩膜的氮化硅膜的构造，并安排通过CMP将栅极上面予以平坦化的步骤，之后依序进 行栅极电极保护用的氮化硅膜侧壁的形成步骤、栅极配线的图案化步骤、以及用以形成栅 极配线的蚀刻步骤，从而能正确地控制栅极长度，且能缩小栅极长度的变异，而能获得工艺 裕度大的工艺。因此，使用本发明可一次解决在专利文献1中因为形成栅极配线的光刻工 艺所导致的栅极配线的断路和栅极长度的变动、以及在非专利文献1中栅极电极无法以自 对准的方式形成于柱状硅层周围的问题。并且，在本实施例中，能以自对准的方式于柱状硅层周围形成期望厚的的栅极电 极。虽然在实施例一中，栅极电极的厚度是通过栅极导电膜的成膜厚度来控制，但在本实施 例中，栅极电极的厚度是能通过氮化硅膜侧壁212的厚度来控制。与实施例一的情形相比， 由于栅极配线206b的厚度较厚，故栅极导电膜未限定于金属膜，而可使用多晶硅等电阻较 高的材料来形成。此外，在实施例一中，必须以变成与栅极电极106大致相同厚度的方式来形成氮 化硅膜侧壁112，而有可能会发生氮化硅膜侧壁112比栅极电极106还厚或还薄这种不佳 的状态。即，如图28所示，当氮化硅膜侧壁112比栅极电极106还厚很多时，会形成比栅 极导电膜厚度还厚的氮化硅膜侧壁112(图28(a))，而以湿蚀刻方式去除氧化硅膜111(图 28(b))、通过光刻方式将栅极配线予以图案化(图28(c))、并通过蚀刻来形成栅极电极 106a及配线106b (图28(d))时，于未被光刻胶113覆盖的部分的栅极电极下部会产生栅 极电极突出部106c。当此种构造很明显时，有可能会产生因为栅极-扩散层间的寄生电容 的增加而导致电路特性的变动、或邻接的接触件与栅极电极突出部106c的短路等不良的 情形。此外，如图29所示，当氮化硅膜侧壁112比栅极电极106还薄很多时，会形成比栅 极导电膜厚度还薄的氮化硅膜侧壁112(图29(a))，当以湿蚀刻方式去除氧化硅膜111(图 29 (b))、通过光刻方式将栅极配线予以图案化(图29 (c))、并通过蚀刻来形成栅极电极 106a及配线106b (图29(d))时，由于未被光刻胶113覆盖的部分的栅极电极上部会被蚀 刻，故栅极厚度会变薄。当此种构造很明显时，可能会产生对于栅极绝缘膜的蚀刻损伤、或 晶体管特性的变动等不良的情形。然而，在本实施例中，由于栅极厚度会通过氮化硅膜侧壁 112的厚度而以自对准的方式来形成，故不会产生上述不佳的情形，且能较实施例一进一步 扩大栅极形成步骤的工艺裕度。
[实施例三]在使用本实施例所形成的NMOS SGT中，与实施例二的不同点为栅极电极以及从栅 极电极延伸的栅极配线是金属膜与多晶硅的堆叠构造。在本实施例的栅极形成方法中，由 于通过与栅极绝缘膜接触的薄的金属膜来抑制栅极电极的空乏化，且栅极电极与栅极配线 的表面为多晶硅，故能以与以往的具有多晶硅栅极的晶体管相同的制造生产线来制造。图30是使用本实施例所形成的NMOS SGT的平面图(a)及剖面图(b)。以下参照 图30，说明使用本实施例所形成的NMOS SGT0于硅衬底301上形成柱状硅层302，于柱状硅层302的周围形成栅极绝缘膜305及 栅极电极。栅极电极是Inm至IOnm左右的薄的金属膜314与覆盖上述金属膜的多晶硅膜 306a的堆叠构造。于柱状硅层302的下部形成N+漏极扩散层303，于柱状硅层的上部形成 N+源极扩散层304。于N+漏极扩散层303上形成接触件307，于N+源极扩散层304上形成 接触件308，于从栅极电极306延伸的栅极配线306a上形成接触件309。在本实施例中，与实施例二相同，栅极电极306a与栅极配线306b形成为相同的高 度。即，栅极电极与栅极配线是一体地形成，且此一体形成的栅极电极及栅极配线上面整面 是形成为与衬底平行的面。将N+源极扩散层304连接至GND电位，将N+漏极扩散层303连接至Vcc电位，并 施加OV至Vcc的电位至栅极电极306，借此使上述SGT进行晶体管操作。以下参照图31至图41，说明用以形成本实施例的SGT的制造方法的一例。在各图 中，(a)为平面图，(b)是显示A-A’的剖面图。此外，在本实施例中，由于至栅极绝缘膜的成膜步骤为止为与实施例二为相同的 制造步骤，故以下从栅极导电膜的成膜步骤开始说明。参照图31，将栅极绝缘膜305予以成膜后，将薄的金属膜314成膜为Inm至IOnm 左右的厚度，并将多晶硅膜306予以成膜达至掩埋柱状硅层302为止。参照图32，使用CMP方式来研磨多晶硅306、柱状硅层上部的薄的金属膜314、以及 栅极绝缘膜305，而将多晶硅306及薄的金属膜314的上表面予以平坦化。通过使用CMP方 式来将多晶硅306及薄的金属膜314的上部予以平坦化，而改进多晶硅306及薄的金属膜 314的形状，并容易控制栅极长度。在CMP中，是将柱状硅层上部的氮化硅膜210作为CMP 的阻止件来使用。通过将氮化硅膜210作为CMP的阻止件来使用，而能重现性佳地控制CMP 研磨量。参照图33，通过对多晶硅306及薄的金属膜314进行回蚀来决定栅极长度。参照图34，将氮化硅膜312a成膜达至期望的栅极电极的厚度。接着，参照图35， 通过回蚀氮化硅膜312来形成氮化硅膜侧壁312。由于氮化硅膜侧壁312的厚度会变成栅 极电极的厚度，因此将氮化硅膜的成膜厚度调整至变成期望的栅极厚度，并进一步通过回 蚀量来进行微调整，借此调整最终的氮化硅膜侧壁厚度。参照图36，涂布光刻胶或多层光刻胶，使用光刻方式并通过光刻胶313来形成栅 极配线图案。参照图37，将光刻胶作为掩膜，蚀刻栅极导电膜及栅极绝缘膜以形成栅极电极 306a与栅极配线306b。参照图38，通过湿蚀刻处理去除柱状硅层上部的氮化硅膜310及氮化硅膜侧壁312。参照图39，将氮化硅膜予以成膜，并通过回蚀形成氮化硅膜315。通过此氮化硅膜 来覆盖栅极电极的金属膜314，而不使金属膜314露出表面。借此，能以与具有多晶硅栅极 的晶体管相同的制造生产线来制造。参照图40，通过杂质注入等，于柱状硅层302的上部导入P或As等杂质，形成N+ 源极扩散层304。参照图41，将层间绝缘膜予以成膜，于硅衬底上的漏极扩散层上、栅极配线上、以 及柱状硅层上部的源极扩散层上形成接触件(307、308、309)。如上所述，通过依序进行用以决定栅极长度的蚀刻步骤、栅极电极保护用的氮化 硅膜侧壁的形成步骤、栅极配线的图案化步骤、以及用以形成栅极配线的蚀刻步骤，而可形 成具有下述特征的栅极。第一，栅极电极能以自对准的方式于柱状硅层的周围形成期望的厚度。第二，对栅 极配线形成时的曝光对准偏差的调适性强。因此，使用本发明可一次解决在专利文献1中 因为形成栅极配线的光刻工艺所导致栅极配线的断路、以及在非专利文献1中栅极电极无 法以自对准的方式形成于柱状硅层周围的问题。再者，由于在用以决定栅极长度的蚀刻步骤前，使用于柱状硅层上部形成有作为 硬质掩膜的氮化硅膜的构造，并安排了通过CMP将栅极上面予以平坦化的步骤，之后依序 进行栅极电极保护用的氮化硅膜侧壁的形成步骤、栅极配线的图案化步骤、以及用以形成 栅极配线的蚀刻步骤，故能正确地控制栅极长度，且能缩小栅极长度的变异，而能获得工艺 裕度大的工艺。因此，使用本发明可一次解决在专利文献1中因为形成栅极配线的光刻工 艺所导致栅极配线的断路和栅极长度的变动、以及在非专利文献1中栅极电极无法以自对 准的方式形成于柱状硅层周围的问题。在本实施例中，能以自对准的方式于柱状硅层的周围形成期望厚度的栅极电极， 且与实施例二相同地，栅极电极的厚度能通过氮化硅膜侧壁312的厚度来控制。在本实施例中，将栅极构造做成薄的金属膜与多晶硅的堆叠构造，借此可抑制栅 极的空乏化，且能以与以往的具有多晶硅栅极的晶体管相同的制造生产线来制造。此外，虽然在实施例一中，当氮化硅膜侧壁的厚度与栅极导电膜的厚度差异很大 时，有可能会产生实施例二中所述的不良情形，但与实施例二相同地，在本实施例中，由于 栅极厚度是通过氮化硅膜侧壁112的厚度而以自对准的方式形成，故不会产生上述不良的 情形，且能比实施例一进一步扩大栅极形成步骤的工艺裕度。[实施例四]在本实施例中，是显示使用与实施例一相同的栅极形成工艺的CMOS反相器的制 造方法。通过使用本实施例能获得与实施例一相同的效果。图42是显示使用本实施例所形成的CMOS反相器的等效电路。以下说明CMOS反 相器的电路操作。输入信号Vinl是施加至属于NMOS的Qnl及属于PMOS的Qpl的栅极。 当Vinl为” 1”时，属于NMOS的Qnl会变成导通(ON)状态、属于PMOS的Qpl会变成不导通 (OFF)状态、Voutl会变成” 0”。反之，当Vinl为” 0”时，属于NMOS的Qnl会变成不导通状 态、属于PMOS的Qpl会变成导通状态、Voutl会变成” 1”。如上所述，CMOS反相器会以下述 方式来操作相对于输入值的Vinl的讯号，输出值的Voutl的讯号会变成相反的值。
图43是使用本实施例所形成的CMOS反相器的平面图，图44(a)与(b)为图43中 A-A'剖线与B-B’剖线的剖面图。以下，参照图43及图44，说明本实施例。于硅衬底401上形成P阱402及N阱403，并于硅衬底表面，形成用以于P阱区域 形成NMOS的柱状硅层407，以及形成用以于N阱区域形成PMOS的柱状硅层408，且以围绕 各个柱状硅层的方式来形成栅极绝缘膜409及栅极电极(410a、410b)。此外，栅极电极410a 与410b是通过从各个的栅极电极延伸的栅极配线410c而连接。于用以形成NMOS的柱状硅层407的下部形成N+漏极扩散层404，于柱状硅层407 的上部形成N+源极扩散层411。于用以形成PMOS的柱状硅层408的下部形成P+漏极扩散 层405，于柱状硅层408的上部形成P+源极扩散层412。形成于柱状硅层下部的N+漏极扩散层404与P+漏极扩散层405是通过接触件 (416a、416b)连接至输出端子Voutl，形成于用以构成NMOS的柱状硅层407上部的N+源极 扩散层411是通过接触件414连接至接地电位Vssl，形成于用以构成PMOS的柱状硅层408 上部的P+源极扩散层412是通过接触件415连接至电源电位Vccl，用以连接PMOS与NMOS 的栅极电极的栅极配线410c是通过接触件413连接至输入端子Vinl，借此形成CMOS反相
ο以下参照图45至图63，说明用以形成本实施例的SGT的制造方法的一例。在各图 中，(a)为平面图，(b)是显示A-A’的剖面图。参照图45，于硅衬底401上将作为硬质掩膜的氮化硅膜417予以成膜达至50nm至 150nm左右的厚度。参照图46，蚀刻硬质掩膜417及硅衬底401以形成元件分离区域418。参照图47，将氧化硅膜419埋入元件分离区域418。参照图48，使用CMP方式来研磨硬质掩膜417上的氧化硅膜419使其平坦化。参照图49，将埋入于元件分离区域的硅氧化膜419予以蚀刻，以使其变成与后工 艺中所形成的漏极扩散层相同高度的方式来调整氧化硅膜419的高度。参照图50，蚀刻硬质掩膜417与硅衬底401以形成柱状硅层(407、408)。参照图51，通过杂质注入等，于硅衬底表面导入杂质，形成N+漏极扩散层404与 P+漏极扩散层405。此时，柱状硅层上部的氮化硅膜417是作为防止杂质注入至柱状硅层 上部的阻止件而作用。参照图52，通过CVD法或ALD法来将栅极绝缘膜409及栅极导电膜410予以成膜。 将栅极导电膜410的厚度做成IOnm至IOOnm左右。参照图53，将氧化硅膜420予以成膜而埋设于柱状硅层间。参照图54，使用CMP方式来研磨氧化硅膜418、柱状硅层上部的栅极导电膜、以及 栅极绝缘膜，而将栅极导电膜的上表面予以平坦化。通过使用CMP方式来将栅极导电膜的 上部予以平坦化，而改进栅极导电膜的形状，并容易控制栅极长度。在CMP中，将柱状硅层 上部的氮化硅膜417作为CMP的阻止件来使用。通过将氮化硅膜417作为CMP的阻止件来 使用，而能重现性佳地控制CMP研磨量。参照图55，通过对栅极导电膜410及氧化硅膜418进行回蚀，而加工栅极导电膜 410以决定栅极长度。此时，是使用尽量以相同速率来蚀刻栅极导电膜410与氧化硅膜418、 并对氮化硅膜417具有高选择比的蚀刻条件。由于能以相同速率来蚀刻栅极导电膜410与氧化硅膜418，借此抑制两者的上表面段差，因此改进下个步骤中氮化硅膜侧壁419的形 状。参照图56，将氮化硅膜419a成膜达至栅极电极410的厚度。接着，参照图57，通 过回蚀氮化硅膜419a来形成氮化硅膜侧壁419。此时，以栅极导电膜410与氮化硅膜侧壁 419的厚度会变成相同的方式来调整氮化硅膜的成膜厚度，并通过回蚀量来进行微调整。由 于被氮化硅膜侧壁419覆盖的栅极电极会于后步骤的形成栅极配线的蚀刻时受到保护，故 能以自对准的方式将栅极电极形成期望的厚度，且能缩小占有面积。参照图58，通过湿蚀刻去除存留在栅极导电膜上的氧化硅膜418。参照图59，涂布光刻胶或多层光刻胶，使用光刻方式并通过光刻胶420来形成栅 极配线图案。参照图60，将光刻胶作为掩膜，蚀刻栅极导电膜及栅极绝缘膜以形成栅极电极 (410a、410b)及栅极配线 410c。参照图61，通过湿蚀刻处理去除柱状硅层上部的氮化硅膜417及氮化硅膜侧壁 419。参照图62，通过杂质注入等，于柱状硅层(407、408)的上部导入杂质，形成N+源极 扩散层411及P+源极扩散层412。参照图63，将层间绝缘膜予以成膜，并于硅衬底上的漏极扩散层上、栅极配线上、 以及柱状硅层上部的源极扩散层上形成接触件(413、414、415、416a、416b)。如上所述，通过依序进行用以决定栅极长度的蚀刻步骤、栅极电极保护用的氮化 硅膜侧壁的形成步骤、栅极配线的图案化步骤、以及用以形成栅极配线的蚀刻步骤，而可形 成具有下述特征的栅极。第一，栅极电极能以自对准的方式于柱状硅层的周围形成期望的厚度。第二，对栅 极配线形成时的曝光对准偏差的调适性强。因此，使用本发明可一次解决在专利文献1中 因为形成栅极配线的光刻工艺所导致的栅极配线的断路、以及在非专利文献1中栅极电极 无法以自对准的方式形成于柱状硅层周围的问题。再者，由于在用以决定栅极长度的蚀刻步骤前，使用于柱状硅层上部形成有作为 硬质掩膜的氮化硅膜的构造，并安排通过CMP将栅极上面予以平坦化的步骤，之后再依序 进行栅极电极保护用的氮化硅膜侧壁的形成步骤、栅极配线的图案化步骤、以及用以形成 栅极配线的蚀刻步骤，故能正确地控制栅极长度，且能缩小栅极长度的变异，而能获得工艺 裕度大的工艺。因此，使用本发明可一次解决在专利文献1中因为形成栅极配线的光刻工 艺所导致的栅极配线的断路和栅极长度的变动、以及在非专利文献1中栅极电极无法以自 对准的方式形成于柱状硅层周围的问题。在本实施例中，能以自对准的方式于柱状硅层的周围形成期望厚度的栅极电极， 且能通过栅极导电膜的成膜厚度来调整形成于柱状硅层周围的栅极电极的厚度。因此，能 缩小柱状硅层(410a、410b)与漏极扩散层上的接触件(416a、416b)的间隔，而能缩小反相 器等的电路面积。当栅极导电膜的厚度较薄时，由于栅极导电膜的电阻值会变高，故在本实 施例中，栅极导电膜优选为由金属膜所构成。在本实施例中，虽以CMOS反相器为例来说明SGT的构造及制造方法，但本实施例 也同样可应用于CMOS反相器以外的电路。
[实施例五]在本实施例中，是显示使用与实施例二相同的栅极形成工艺的CMOS反相器的制 造方法。使用本实施例能获得与实施例二相同的效果。图64是显示使用本实施例所形成的CMOS反相器的等效电路。以下说明CMOS反 相器的电路操作。输入信号Vin2施加至属于NMOS的Qn2及属于PMOS的Qp2的栅极。当 Vin2为” 1”时，NMOS的Qn2会变成导通状态、PMOS的Qp2会变成不导通状态、Vout2会变 成”0”。反之，当Vin2为”0”时，NMOS的Qn2会变成不导通状态、PMOS的Qp2会变成导通状 态、Vout2会变成” 1”。如上所述，CMOS反相器会以下述方式来操作相对于输入值的Vin2 的讯号，输出值的Vout2的讯号会变成相反的值。图65是使用本实施例所形成的CMOS反相器的平面图，图66(a)与(b)为图65中 A-A'剖线与B-B’剖线的剖面图。以下，参照图65及图66，说明本实施例。于硅衬底501上形成P阱502及N阱503，于硅衬底表面，形成用以于P阱区域形 成NMOS的柱状硅层507，以及形成用以于N阱区域形成PMOS的柱状硅层508，且以围绕各个 柱状硅层的方式来形成栅极绝缘膜509及栅极电极(510a、510b)。此外，栅极电极510a与 510b是通过从各个的栅极电极延伸的栅极配线510c而连接，且栅极电极(510a、510b)与栅 极配线506c是形成为相同的高度。于用以形成NMOS的柱状硅层507的下部形成N+漏极 扩散层504，并于柱状硅层507的上部形成N+源极扩散层511。于用以形成PMOS的柱状硅 层508的下部形成P+漏极扩散层505，于柱状硅层508的上部形成P+源极扩散层512。形成于柱状硅层下部的N+漏极扩散层504与P+漏极扩散层505是通过接触件 (516a、516b)连接至输出端子Vout2，形成于用以构成NMOS的柱状硅层507上部的N+源极 扩散层511是通过接触件514连接至接地电位Vss2，形成于用以构成PMOS的柱状硅层508 上部的P+源极扩散层512是通过接触件515连接至电源电位Vcc2，用以连接PMOS与NMOS 的栅极电极的栅极配线510c是通过接触件513连接至输入端子Vin2，借此形成CMOS反相
ο以下参照图67至图76，说明用以形成本实施例的SGT的制造方法的一例。在各图 中，(a)为平面图，(b)是显示A-A’的剖面图。此外，在本实施例中，由于至栅极导电膜的成 膜步骤为止的步骤是与实施例三为相同的制造步骤，因此以下从栅极导电膜的成膜步骤开 始说明。参照图67，通过CVD法或ALD法来成膜栅极绝缘膜509及栅极导电膜510，达至掩 埋柱状硅层(507、508)为止。参照图68，使用CMP方式来研磨栅极导电膜510，并将栅极导电膜的上表面予以平 坦化。通过使用CMP方式来将栅极导电膜的上部予以平坦化，而改进栅极导电膜的形状，并 容易控制栅极长度。在CMP中，将柱状硅层上部的氮化硅膜517作为CMP的阻止件来使用。 通过将氮化硅膜517作为CMP的阻止件来使用，而能重现性佳地控制CMP研磨量。参照图69，通过对栅极导电膜510进行回蚀，而决定栅极长度。参照图70，将氮化硅膜519a成膜达至期望的栅极电极的厚度。接着，参照图71， 通过回蚀氮化硅膜519a来形成氮化硅膜侧壁519。由于氮化硅膜侧壁519的厚度会变成栅 极电极的厚度，故将氮化硅膜的成膜厚度调整至变成期望的栅极厚度，且通过回蚀量来进 行微调整，借此调整最终的氮化硅膜侧壁的厚度。
参照图72，涂布光刻胶或多层光刻胶，使用光刻方式并通过光刻胶520来形成栅 极配线图案。参照图73，将光刻胶作为掩膜，蚀刻栅极导电膜及栅极绝缘膜以形成栅极电极 (510a、510b)及栅极配线 510c。参照图74，通过湿蚀刻处理去除柱状硅层上部的氮化硅膜517及氮化硅膜侧壁 519。参照图75，通过杂质注入等，于柱状硅层(507、508)的上部导入杂质，形成N+源极 扩散层511及P+源极扩散层512。参照图76，将层间绝缘膜予以成膜，并于硅衬底上的漏极扩散层上、栅极配线上、 以及柱状硅层上部的源极扩散层上形成接触件(513、514、515、516a、516b)。如上所述，通过依序进行用以决定栅极长度的蚀刻步骤、栅极电极保护用的氮化 硅膜侧壁的形成步骤、栅极配线的图案化步骤、以及用以形成栅极配线的蚀刻步骤，而可形 成具有下述特征的栅极。第一，栅极电极能以自对准的方式于柱状硅层的周围形成期望的厚度。第二，对栅 极配线形成时的曝光对准偏差的调适性强。因此，使用本发明可一次解决在专利文献1中 因为形成栅极配线的光刻工艺所导致的栅极配线的断路、以及在非专利文献1中栅极电极 无法以自对准的方式形成于柱状硅层周围的问题。再者，由于在用以决定栅极长度的蚀刻步骤前，使用于柱状硅层上部形成有作为 硬质掩膜的氮化硅膜的构造，并安排通过CMP将栅极上面予以平坦化的步骤，之后再依序 进行栅极电极保护用的氮化硅膜侧壁的形成步骤、栅极配线的图案化步骤、以及用以形成 栅极配线的蚀刻步骤，故能正确地控制栅极长度，且能缩小栅极长度的变异，而能获得工艺 裕度大的工艺。因此，使用本发明可一次解决在专利文献1中因为形成栅极配线的光刻工 艺所导致的栅极配线的断路和栅极长度的变动、以及在非专利文献1中栅极电极无法以自 对准的方式形成于柱状硅层周围的问题。在本实施例中，能以自对准的方式于柱状硅层周围形成期望厚的的栅极电极。在 实施例四中栅极电极的厚度虽通过栅极导电膜的成膜厚度来控制，但在本实施例中，栅极 电极的厚度是能通过氮化硅膜侧壁519的厚度来控制。与实施例四的情形相比，由于栅极 配线510c的厚度较厚，故栅极导电膜未限定于金属膜，而可使用多晶硅等电阻较高的材料 来形成。此外，虽然在实施例四中，当氮化硅膜侧壁的厚度与栅极导电膜的厚度差异很大 时，有可能会产生实施例二中所述的不良情形，但与实施例二相同，在本实施例中，由于栅 极厚度是通过氮化硅膜侧壁112的厚度而以自对准的方式形成，故不会产生上述不良的情 形，且能比实施例四进一步扩大栅极形成步骤的工艺裕度。在本实施例中，虽以CMOS反相器为例来说明SGT的构造及制造方法，但本实施例 也同样可应用于CMOS反相器以外的电路。[实施例六]在本实施例中，是显示使用与实施例三相同的栅极形成工艺的CMOS反相器的制 造方法。使用本实施例能获得与实施例三相同的效果。图77是显示使用本实施例所形成的CMOS反相器的等效电路。以下说明CMOS反
24相器的电路操作。输入信号Vin3施加至属于NMOS的Qn3及属于PMOS的Qp3的栅极。当 Vin3为” 1”时，NMOS的Qn3会变成导通状态、PMOS的Qp3会变成不导通状态、Vout3会变 成”0”。反之，当Vin3为”0”时，NMOS的Qn3会变成不导通状态、PMOS的Qp3会变成导通状 态、Vout3会变成” 1”。如上所述，CMOS反相器会以下述方式来操作相对于输入值的Vin3 的讯号，输出值的Vout3的讯号会变成相反的值。图78是使用本实施例所形成的CMOS反相器的平面图，图79(a)与(b)为图78中 A-A'剖线与B-B’剖线的剖面图。以下，参照图78及图79，说明本实施例。于硅衬底601上形成P阱602及N阱603，于硅衬底表面，形成用以于P阱区域形 成NMOS的柱状硅层607，以及形成用以于N阱区域形成PMOS的柱状硅层608，且以围绕各 个柱状硅层的方式来形成栅极绝缘膜609及栅极电极(610a、610b)。栅极电极为表面侧的 多晶硅以及与栅极绝缘膜接触的薄的金属膜623的堆叠构造。此外，栅极电极610a与610b 是通过从各个的栅极电极延伸的栅极配线610c而连接，且栅极电极(610a、610b)与栅极配 线606c是形成为相同的高度。于用以形成NMOS的柱状硅层607的下部形成N+漏极扩散层 604，并于柱状硅层607的上部形成N+源极扩散层611。于用以形成PMOS的柱状硅层608 的下部形成P+漏极扩散层605，并于柱状硅层608的上部形成P+源极扩散层612。形成于柱状硅层下部的N+漏极扩散层604与P+漏极扩散层605是通过接触件 (616a、616b)连接至输出端子Vout3，形成于用以构成NMOS的柱状硅层607上部的N+源极 扩散层611是通过接触件614连接至接地电位Vss3，形成于用以构成PMOS的柱状硅层608 上部的P+源极扩散层612是通过接触件615连接至电源电位Vcc3，用以连接PMOS与NMOS 的栅极电极的栅极配线610c是通过接触件613连接至输入端子Vin3，借此形成CMOS反相
ο以下参照图80至图90，说明用以形成本实施例的SGT的制造方法的一例。在各图 中，(a)为平面图，(b)是显示A-A’的剖面图。此外，在本实施例中，由于至栅极导电膜的成 膜步骤为止的步骤是与实施例三为相同的制造步骤，因此以下从栅极导电膜的成膜步骤开 始说明。参照图80，将栅极绝缘膜509予以成膜后，将薄的金属膜623成膜为Inm至IOnm 左右的厚度，并将多晶硅膜610予以成膜达至掩埋柱状硅层(607、608)为止。参照图81，使用CMP方式来研磨多晶硅610、柱状硅层上部的薄的金属膜623、以及 栅极绝缘膜609，并将多晶硅610及薄的金属膜623的上表面予以平坦化。通过使用CMP方 式来将多晶硅610及薄的金属膜623予以平坦化，而改进多晶硅610及薄的金属膜623的 形状，并容易控制栅极长度。在CMP中，是将柱状硅层上部的氮化硅膜617作为CMP的阻止 件来使用。通过将氮化硅膜617作为CMP的阻止件来使用，而能重现性佳地控制CMP研磨 So参照图82，通过对多晶硅610及薄的金属膜623进行回蚀来决定栅极长度。参照图83，将氮化硅膜619a成膜达至期望的栅极电极的厚度。接着，参照图84， 通过回蚀氮化硅膜619a来形成氮化硅膜侧壁619。由于氮化硅膜侧壁619的厚度会变成栅 极电极的厚度，因此将氮化硅膜的成膜厚度调整至变成期望的栅极厚度，并通过回蚀量来 进行微调整，借此调整最终的氮化硅膜侧壁厚度。参照图85，涂布光刻胶或多层光刻胶，使用光刻方式并通过光刻胶620来形成栅极配线图案。参照图86，将光刻胶作为掩膜，蚀刻栅极导电膜及栅极绝缘膜以形成栅极电极 (610a,610b)与栅极配线 610c。参照图87，通过湿蚀刻处理去除柱状硅层上部的氮化硅膜617及氮化硅膜侧壁 619。参照图88，将氮化硅膜予以成膜，并通过回蚀形成氮化硅膜624。通过此氮化硅膜 来覆盖栅极电极的金属膜623，而不使金属膜623露出表面。借此，能以与具有多晶硅栅极 的晶体管相同的制造生产线来制造。参照图89，通过杂质注入等，于柱状硅层(607、608)的上部导入杂质，形成N+源极 扩散层611及P+源极扩散层612。参照图90，将层间绝缘膜予以成膜，并于硅衬底上的漏极扩散层上、栅极配线上、 以及柱状硅层上部的源极扩散层上形成接触件(613、614、615、616a、616b)。如上所述，通过依序进行用以决定栅极长度的蚀刻步骤、栅极电极保护用的氮化 硅膜侧壁的形成步骤、栅极配线的图案化步骤、以及用以形成栅极配线的蚀刻步骤，而可形 成具有下述特征的栅极。第一，栅极电极能以自对准的方式于柱状硅层的周围形成期望的厚度。第二，对栅 极配线形成时的曝光对准偏差的调适性强。因此，使用本发明可一次解决在专利文献1中 因为形成栅极配线的光刻工艺所导致的栅极配线的断路、以及在非专利文献1中栅极电极 无法以自对准的方式形成于柱状硅层周围的问题。再者，由于在用以决定栅极长度的蚀刻步骤前使用于柱状硅层上部形成有作为硬 质掩膜的氮化硅膜的构造，并安排通过CMP将栅极上面予以平坦化的步骤，之后再依序进 行栅极电极保护用的氮化硅膜侧壁的形成步骤、栅极配线的图案化步骤、以及用以形成栅 极配线的蚀刻步骤，故能正确地控制栅极长度，且能缩小栅极长度的变异，而能获得工艺裕 度大的工艺。因此，使用本发明可一次解决在专利文献1中因为形成栅极配线的光刻工艺 所导致的栅极配线的断路和栅极长度的变动、以及在非专利文献1中栅极电极无法以自对 准的方式形成于柱状硅层周围的问题。在本实施例中，能以自对准的方式于柱状硅层的周围形成期望厚度的栅极电极， 且与实施例二相同，栅极电极的厚度能通过氮化硅膜侧壁619的厚度来控制。在本实施例中，将栅极构造做成薄的金属膜与多晶硅的堆叠构造，借此可抑制栅 极的空乏化，且能以与以往的具有多晶硅栅极的晶体管相同的制造生产线来制造。此外，虽然在实施例四中，当氮化硅膜侧壁的厚度与栅极导电膜的厚度差异很大 时，有可能会产生实施例二中所述的不良情形，但与实施例二相同地，在本实施例中，由于 栅极厚度是通过氮化硅膜侧壁112的厚度而以自对准的方式形成，故不会产生上述不良的 情形，且能比实施例四进一步扩大栅极形成步骤的工艺裕度。在本实施例中，虽以CMOS反相器为例来说明SGT的构造及制造方法，但本实施例 也同样可应用于CMOS反相器以外的电路。[实施例七]在本实施例中，是显示使用与实施例一相同的栅极形成工艺所形成的SOI衬底上 的 NMOS SGT。
图91是使用本实施例所形成的SOI衬底上的NMOS SGT的平面图(a)及剖面图 (b)。以下参照图91，说明使用本实施例所形成的SOI衬底上的NMOS SGT0在埋入氧化膜层700上形成平面状硅层701，在平面状硅层701上形成柱状硅层 702。于柱状硅层702的周围形成栅极绝缘膜705及栅极电极706a。于柱状硅层702下部 的平面状硅层701形成N+漏极扩散层703，并于柱状硅层上部形成N+源极扩散层704。于 N+漏极扩散层703上形成接触件707，于N+源极扩散层704上形成接触件708，并于从栅极 电极706a所延伸的栅极配线706b上形成接触件709。将N+源极扩散层连接至GND电位，将N+漏极扩散层连接至Vcc电位，并施加0至 Vcc的电位至栅极电极，借此上述SGT会进行晶体管操作。以下参照图92至图107，说明本用以形成本实施例的SGT的制造方法的一例。在 各图中，(a)为平面图，(b)是显示A-A’剖面图。参照图92，于埋入氧化膜层700上的硅层701a上将作为硬质掩膜的氮化硅膜710 予以成膜为50nm至150nm左右的厚度。参照图93，将硬质掩膜710及硅衬底701a予以蚀刻，形成柱状硅层702。将柱状 硅层的高度做成30nm至300nm左右，将柱状硅层的直径做成5nm至IOOnm左右。于柱状硅 层702的下部形成厚度IOnm至IOOnm左右的平面状硅层701。参照图94，蚀刻平面状硅层701使其分离。参照图95，通过杂质注入等，于硅衬底表面导入P或As等杂质，形成N+漏极扩散 层703。此时，柱状硅层上部的氮化硅膜710是作为防止杂质注入至柱状硅层上部的阻止件 来作用。参照图96，通过CVD法或ALD法来将栅极绝缘膜705及栅极导电膜706予以成膜。 将栅极导电膜706的膜厚做成IOnm至IOOnm左右。参照图97，将氧化硅膜711予以成膜并埋入柱状硅层间。参照图98，使用CMP方式来研磨氧化硅膜711、柱状硅层上部的栅极导电膜、以及 栅极绝缘膜，并将栅极导电膜的上表面予以平坦化。通过使用CMP方式将栅极导电膜的上 部予以平坦化，而改进栅极导电膜的形状，并容易控制栅极长度。在CMP中，是将柱状硅层 上部的氮化硅膜710作为CMP的阻止件来使用。通过将氮化硅膜710作为CMP阻止件来使 用，能重现性佳地控制CMP研磨量。参照图99，通过对栅极导电膜706及氧化硅膜711进行回蚀，而加工栅极导电膜 706以决定栅极长度。此时，是使用尽量以相同速率来蚀刻栅极导电膜706与氧化硅膜711、 并对氮化硅膜710具有高选择比的蚀刻条件。由于以相同速率来蚀刻栅极导电膜706与 氧化硅膜711，借此能抑制两者的上表面段差，故改进下一步骤中的氮化硅膜侧壁712的形 状。参照图100，将氮化硅膜712a成膜达至与栅极电极706相同的厚度。接着，参照图 101，通过回蚀氮化硅膜712a来形成氮化硅膜侧壁712。此时，以栅极导电膜706与氮化硅 膜侧壁712的厚度会变成相同的方式来调整氮化硅膜的成膜厚度，并通过回蚀量来进行微 调整。由于被氮化硅膜侧壁712覆盖部分的栅极导电膜706会在后面步骤的栅极配线形成 的蚀刻时受到保护，故能以自对准的方式将栅极电极形成期望的厚度，并缩小占有面积。参照图102，以湿蚀刻方式去除存留在栅极导电膜上的氧化硅膜711。
参照图103，涂布光刻胶或多层光刻胶，使用光刻方式并通过光刻胶713来形成栅 极配线图案。参照图104，将光刻胶作为掩膜，蚀刻栅极导电膜及栅极绝缘膜以形成栅极电极 706a及栅极配线706b。参照图105，通过湿蚀刻处理去除柱状硅层上部的氮化硅膜710及氮化硅膜侧壁 712。 参照图106，通过杂质注入等，于柱状硅层702的上部导入P或As等杂质，形成N+ 源极扩散层704。参照图107，将层间绝缘膜予以成膜，并于硅衬底上的漏极扩散层上、栅极配线上、 以及柱状硅层上部的源极扩散层上形成接触件(707、708、709)。如上所述，由于依序进行用以决定栅极长度的蚀刻步骤、栅极电极保护用的氮化 硅膜侧壁的形成步骤、栅极配线的图案化步骤、以及用以形成栅极配线的蚀刻步骤，因此可 形成具有下述特征的栅极。第一，栅极电极能以自对准的方式于柱状硅层的周围形成期望的厚度。第二，对栅 极配线形成时的曝光对准偏差的调适性强。因此，使用本发明可一次解决在专利文献1中 因为形成栅极配线的光刻工艺所导致的栅极配线的断路、以及在非专利文献1中栅极电极 无法以自对准的方式形成于柱状硅层周围的问题。再者，由于在用以决定栅极长度的蚀刻步骤前，使用于柱状硅层上部形成有作为 硬质掩膜的氮化硅膜的构造，并通过CMP将栅极上面予以平坦化的步骤，之后再依序进行 栅极电极保护用的氮化硅膜侧壁的形成步骤、栅极配线的图案化步骤、以及用以形成栅极 配线的蚀刻步骤，故能正确地控制栅极长度，且能缩小栅极长度的变异，而能获得工艺裕度 大的工艺。因此，使用本发明可一次解决在专利文献1中因为形成栅极配线的光刻工艺所 导致的栅极配线的断路和栅极长度的变动、以及在非专利文献1中栅极电极无法以自对准 的方式形成于柱状硅层周围的问题。如上所述，在本实施例中，能以自对准的方式于柱状硅层周围形成期望厚度的栅 极电极，并能通过栅极导电膜的成膜厚度来调整形成于柱状硅层周围的栅极电极的厚度。 因此，能以窄间隔配置具有不同电位的栅极电极的两个柱状硅层，而能缩小电路面积。当栅 极导电膜的厚度很薄时，由于栅极导电膜的电阻值会变高，故在本实施例中，优选为栅极导 电膜是以金属膜来构成。[实施例八]在本实施例中，是说明使用与实施例二相同的栅极形成工艺所形成的SOI衬底上 的 NMOS SGT。本实施例的栅极形成方法是一种能删减实施例七的栅极形成方法的步骤数，且工 艺裕度更大的栅极形成方法。图108是使用本实施例所形成的SOI衬底上的NMOS SGT的平面图(a)以及剖面 图(b)。以下参照图108，说明使用本实施例所形成的SOI衬底上的NMOS SGT0 于埋入氧化膜层800上形成平面状硅层801，于平面状硅层801周围形成柱状硅层 802，于柱状硅层802周围形成栅极绝缘膜805及栅极电极806。于柱状硅层802下部的平 面状硅层801形成N+漏极扩散层803，并于柱状硅层上部形成N+源极扩散层804。于N+漏极扩散层803上形成接触件807，于N+源极扩散层804上形成接触件808，并于从栅极电 极806延伸的栅极配线806a上形成接触件809。在本实施例中，栅极电极806a与栅极配线 806b是形成为相同的高度。将N+源极扩散层连接至GND电位，将N+漏极扩散层连接至Vcc电位，并施加OV 至Vcc电位至栅极电极，借此使上述SGT进行晶体管操作。以下参照图109至图118，说明用以形成本实施例的SGT的制造方法的一例。在各 图中，(a)为平面图，(b)为A-A’的剖面图。此外，在本实施例中，由于至栅极导电膜的成膜步骤为止的步骤为与实施例七相 同的制造步骤，故以下从栅极导电膜的成膜步骤开始说明。参照图109，通过CVD法或ALD法将栅极绝缘膜805及栅极导电膜806予以成膜至 掩埋柱状硅层802为止。参照图110，使用CMP方式来研磨栅极导电膜806，将栅极导电膜的上表面予以平 坦化。通过使用CMP方式将栅极导电膜的上部予以平坦化来改进栅极导电膜的形状，而容 易控制栅极长度。在CMP中，将柱状硅层上部的氮化硅膜810作为CMP的阻止件来使用。通 过将氮化硅膜810作为CMP阻止件来使用，而能重现性佳地控制CMP研磨量。参照图111，通过对栅极导电膜806进行回蚀来决定栅极长度。参照图112，将氮化硅膜812a成膜达至期望的栅极电极的厚度。接着，参照图113， 通过回蚀氮化硅膜812a来形成氮化硅膜侧壁812。由于氮化硅膜侧壁812的厚度会成为栅 极电极的厚度，故将氮化硅膜的成膜厚度调整至期望的栅极厚度，并以回蚀量来进行微调 整，借此调整最终的氮化硅膜侧壁的厚度。参照图114，涂布光刻胶或多层光刻胶，使用光刻方式并通过光刻胶813形成栅极 配线图案。参照图115，将光刻胶作为掩膜，蚀刻栅极导电膜及栅极绝缘膜以形成栅极电极 806a与栅极配线806b。参照图116，通过湿蚀刻处理去除柱状硅层上部的氮化硅膜810及氮化硅膜侧壁 812。参照图117，通过杂质注入等，于柱状硅层802的上部导入P或As等杂质，形成N+ 源极扩散层804。参照图118，将层间绝缘膜予以成膜，并于硅衬底上的漏极扩散层上、栅极配线上、 以及柱状硅层上部的源极扩散层上形成接触件(807、808、809)。如上所述，通过依序进行用以决定栅极长度的蚀刻步骤、栅极电极保护用的氮化 硅膜侧壁的形成步骤、栅极配线的图案化步骤、以及用以形成栅极配线的蚀刻步骤，故可形 成具有下述特征的栅极。第一，栅极电极能以自对准的方式于柱状硅层的周围形成期望的厚度。第二，对栅 极配线形成时的曝光对准偏差的调适性强。因此，使用本发明可一次解决在专利文献1中 因为形成栅极配线的光刻工艺所导致的栅极配线的断路、以及在非专利文献1中栅极电极 无法以自对准的方式形成于柱状硅层周围的问题。再者，由于在用以决定栅极长度的蚀刻步骤前，使用于柱状硅层上部形成有作为 硬质掩膜的氮化硅膜的构造，并安排通过CMP将栅极上面予以平坦化的步骤，之后再依序
29进行栅极电极保护用的氮化硅膜侧壁的形成步骤、栅极配线的图案化步骤、以及用以形成 栅极配线的蚀刻步骤，故能正确地控制栅极长度，且能缩小栅极长度的变异，而能获得工艺 裕度大的工艺。因此，使用本发明可一次解决在专利文献1中因为形成栅极配线的光刻工 艺所导致的栅极配线的断路和栅极长度的变动、以及在非专利文献1中栅极电极无法以自 对准的方式形成于柱状硅层周围的问题。并且，在本实施例中，能以自对准的方式于柱状硅层周围形成期望厚的的栅极电 极。在实施例七中栅极电极的厚度虽通过栅极导电膜的成膜厚度来控制，但在本实施例中， 栅极电极的厚度是能通过氮化硅膜侧壁812的厚度来控制。与实施例七的情形相比，由于 栅极配线806b的厚度较厚，故栅极导电膜未限定于金属膜，而可使用多晶硅等的电阻较高 的材料来形成。此外，虽然在实施例七中，当氮化硅膜侧壁的厚度与栅极导电膜的厚度差异很大 时，会有产生在实施例二中所述的不良情形的可能性，然而与实施例二相同地，在本实施例 中，由于栅极厚度会通过氮化硅膜侧壁112的厚度而以自对准的方式来形成，故不会产生 上述不佳的情形，且能较实施例七进一步扩大栅极形成步骤的工艺裕度。[实施例九]在本实施例中，是说明使用与实施例三相同的栅极形成工艺所形成的SOI衬底上 的 NMOS SGT。在本实施例中，与实施例八的不同点为栅极电极以及从栅极电极延伸的栅极配线 是薄的金属膜与多晶硅的堆叠构造。在本实施例的栅极形成方法中，由于通过与栅极绝缘 膜接触的薄的金属膜来抑制栅极电极的空乏化，且栅极电极与栅极配线的表面为多晶硅， 故能以与以往的具有多晶硅栅极的晶体管相同的制造生产线来制造。图119是使用本实施例所形成的SOI衬底上的NMOS SGT的平面图(a)及剖面图 (b)。以下参照图119，说明使用本实施例所形成的SOI衬底上的NMOS SGT0于埋入氧化膜层900上形成平面状硅层901，于平面状硅层901上形成柱状硅层 902，并于柱状硅层902的周围形成栅极绝缘膜905及栅极电极906。于柱状硅层902的下 部的平面状硅层901形成N+漏极扩散层903，并于柱状硅层的上部形成N+源极扩散层904。 于N+漏极扩散层903上形成接触件907，于N+源极扩散层904上形成接触件908，并于从 栅极电极906延伸的栅极配线906a上形成接触件909。在本实施例中，栅极电极906a与栅 极配线906b是形成为相同的高度。将N+源极扩散层连接至GND电位，将N+漏极扩散层连接至Vcc电位，并施加OV 至Vcc的电位至栅极电极，借此使上述SGT进行晶体管操作。以下参照图102至图130，说明用以形成本实施例的SGT的制造方法的一例。在各 图中，(a)为平面图，(b)是显示A-A’的剖面图。此外，在本实施例中，由于至栅极导电膜的成膜步骤为止是与实施例七为相同的 制造步骤，故以下从栅极导电膜的成膜步骤开始说明。参照图120，将栅极绝缘膜905予以成膜后，将薄的金属膜914成膜为Inm至IOnm 左右的厚度，并将多晶硅膜906予以成膜达至掩埋柱状硅层902为止。参照图121，使用CMP方式来研磨多晶硅906、柱状硅层上部的薄的金属膜914、以 及栅极绝缘膜905，而将栅极导电膜的上表面予以平坦化。通过使用CMP方式来将多晶硅906及薄的金属膜914予以平坦化，而改进栅极导电膜的形状，并容易控制栅极长度。在CMP 中，是将柱状硅层上部的氮化硅膜910作为CMP的阻止件来使用。通过将氮化硅膜910作 为CMP的阻止件来使用，而能重现性佳地控制CMP研磨量。参照图122，通过对多晶硅906及薄的金属膜914进行回蚀来决定栅极长度。参照图123，将氮化硅膜912a成膜达至期望的栅极电极的厚度。接着，参照图124， 通过回蚀氮化硅膜912a来形成氮化硅膜侧壁912。由于氮化硅膜侧壁912的厚度会变成栅 极电极的厚度，因此将氮化硅膜的成膜厚度调整至变成期望的栅极厚度，并通过回蚀量来 进行微调整，借此调整最终的氮化硅膜侧壁厚度。参照图125，涂布光刻胶或多层光刻胶，使用光刻方式并通过光刻胶913来形成栅 极配线图案。参照图126，将光刻胶作为掩膜，蚀刻栅极导电膜及栅极绝缘膜以形成栅极电极 906a与栅极配线906b。参照图127，通过湿蚀刻处理去除柱状硅层上部的氮化硅膜910及氮化硅膜侧壁 912。参照图128，将氮化硅膜予以成膜，并通过回蚀形成氮化硅膜915。通过此氮化硅 膜来覆盖栅极电极的金属膜914，而不使金属膜914露出表面。借此，能以与具有多晶硅栅 极的晶体管相同的制造生产线来制造。参照图129，通过杂质注入等，于柱状硅层902的上部导入P或As等杂质，形成N+ 源极扩散层904。参照图130，将层间绝缘膜予以成膜，并于硅衬底上的漏极扩散层上、栅极配线上、 以及柱状硅层上部的源极扩散层上形成接触件(907、908、909)。如上所述，通过依序进行用以决定栅极长度的蚀刻步骤、栅极电极保护用的氮化 硅膜侧壁的形成步骤、栅极配线的图案化步骤、以及用以形成栅极配线的蚀刻步骤，而可形 成具有下述特征的栅极。第一，栅极电极能以自对准的方式于柱状硅层的周围形成期望的厚度。第二，对栅 极配线形成时的曝光对准偏差的调适性强。因此，使用本发明可一次解决在专利文献1中 因为形成栅极配线的光刻工艺所导致的栅极配线的断路、以及在非专利文献1中栅极电极 无法以自对准的方式形成于柱状硅层周围的问题。再者，由于在用以决定栅极长度的蚀刻步骤前，使用于柱状硅层上部形成有作为 硬质掩膜的氮化硅膜的构造，并安排通过CMP将栅极上面予以平坦化的步骤，之后再依序 进行栅极电极保护用的氮化硅膜侧壁的形成步骤、栅极配线的图案化步骤、以及用以形成 栅极配线的蚀刻步骤，故能正确地控制栅极长度，且能缩小栅极长度的变异，而能获得工艺 裕度大的工艺。因此，使用本发明可一次解决在专利文献1中因为形成栅极配线的光刻工 艺所导致的栅极配线的断路和栅极长度的变动、以及在非专利文献1中栅极电极无法以自 对准的方式形成于柱状硅层周围的问题。在本实施例中，能以自对准的方式于柱状硅层的周围形成期望厚度的栅极电极， 且与实施例二相同地，栅极电极的厚度能通过氮化硅膜侧壁912的厚度来控制。在本实施例中，将栅极构造做成薄的金属膜与多晶硅的堆叠构造，借此可抑制栅 极的空乏化，且能以与以往的具有多晶硅栅极的晶体管相同的制造生产线来制造。
此外，虽然在实施例七中，当氮化硅膜侧壁的厚度与栅极导电膜的厚度差异很大 时，有可能会产生实施例二中所述的不良情形，但与实施例二相同地，在本实施例中，由于 栅极厚度是通过氮化硅膜侧壁112的厚度而以自对准的方式形成，故不会产生上述不良的 情形，且能比实施例七进一步扩大栅极形成步骤的工艺裕度。[实施例十]在本实施例中，是显示使用与实施例七相同的栅极形成工艺的SOI衬底上的CMOS 反相器的制造方法。使用本实施例能获得与实施例七相同的效果。图131是显示使用本实施例所形成的CMOS反相器的等效电路。以下说明CMOS反 相器的电路操作。输入信号Vin4施加至属于NMOS的Qn4及属于PMOS的Qp4的栅极。当 Vin4为” 1”时，NMOS的Qn4会变成导通状态、PMOS的Qp4会变成不导通状态、Vout4会变 成”0”。反之，当Vin4为”0”时，NMOS的Qn4会变成不导通状态、PMOS的Qp4会变成导通状 态、Vout4会变成” 1”。如上所述，CMOS反相器会以下述方式来操作相对于输入值的Vin4 的讯号，输出值的Vout4的讯号会变成相反的值。图132是使用本实施例所形成的CMOS反相器的平面图，图133(a)与(b)为图132 中A-A’剖线与B-B’剖线的剖面图。以下，参照图132及图133，说明使用本实施例所形成 的CMOS反相器。于埋入氧化膜层1000上形成平面状硅层(1002、1003)，于平面状硅层1002上形成 柱状硅层1007，并于平面状硅层1003上形成柱状硅层1008。以围绕各个柱状硅层的方式 来形成栅极绝缘膜1009及栅极电极(1010a、1010b)。此外，栅极电极1010a与1010b是通 过从各个的栅极电极延伸的栅极配线1010c而连接。于用以形成NMOS的柱状硅层1007的 下部的平面状硅层1002形成N+漏极扩散层1004，并于柱状硅层1007的上部形成N+源极 扩散层1011。于用以形成PMOS的柱状硅层1008的下部的平面状硅层1003形成P+漏极扩 散层1005，并于柱状硅层1008的上部形成P+源极扩散层1012。形成于柱状硅层下部的N+漏极扩散层1004与P+漏极扩散层1005是通过接触件 1016a、1016b连接至输出端子Vout4，形成于用以构成NMOS的柱状硅层1007上部的N+源 极扩散层1011是通过接触件1014连接至接地电位Vss4，形成于用以构成PMOS的柱状硅层 1008上部的P+源极扩散层1012是通过接触件1015连接至电源电位Vcc4，用以连接PMOS 与NMOS的栅极电极的栅极配线1010c是通过接触件1013连接至输入端子Vin4，借此形成 CMOS反相器。以下参照图134至图149，说明用以形成本实施例的SGT的制造方法的一例。在各 图中，(a)为平面图，(b)是显示A-A’的剖面图。参照图134，于埋入氧化膜层1000上的硅层1001a上将作为硬质掩膜的氮化硅膜 1017予以成膜达至50nm至150nm左右的厚度。参照图135，蚀刻硬质掩膜1017及硅衬底1001a以形成柱状硅层(1007、1008)。将 柱状硅层的高度做成30nm至300nm左右，并将柱状硅层的直径做成5nm至IOOnm左右。于 柱状硅层(1007、1008)的下部形成厚度IOnm至IOOnm左右的平面状硅层1001。参照图136，将平面状硅层1001予以蚀刻而分离成平面状硅层1002及1003。参照图137，通过杂质注入等，于硅衬底表面导入P或As等杂质，形成N+漏极扩散 层1004与P+漏极扩散层1005。此时，柱状硅层上部的氮化硅膜1017是作为防止杂质注入至柱状硅层上部的阻止件而作用。参照图138，通过CVD法或ALD法来将栅极绝缘膜1009及栅极导电膜1010予以成 膜。将栅极导电膜1010的厚度做成IOnm至IOOnm左右。参照图139，将氧化硅膜1018予以成膜而埋设于柱状硅层间。参照图140，使用CMP方式来研磨氧化硅膜1018、柱状硅层上部的栅极导电膜、以 及栅极绝缘膜，而将栅极导电膜的上表面予以平坦化。通过使用CMP方式来将栅极导电膜 的上部予以平坦化，而改进栅极导电膜的形状，并容易控制栅极长度。在CMP中，将柱状硅 层上部的氮化硅膜1017作为CMP的阻止件来使用。通过将氮化硅膜1017作为CMP的阻止 件来使用，而能重现性佳地控制CMP研磨量。参照图141，通过对栅极导电膜1010及氧化硅膜1018进行回蚀，而加工栅极导电 膜1010以决定栅极长度。此时，是使用尽量以相同速率来蚀刻栅极导电膜1010与氧化硅 膜1018，并对氮化硅膜1017具有高选择比的蚀刻条件。由于能以相同速率来蚀刻栅极导电 膜1010与氧化硅膜1018，借此抑制两者的上表面段差，因此改进下个步骤中氮化硅膜侧壁 1019的形状。参照图142，将氮化硅膜1019a成膜达至栅极电极1010的厚度。接着，参照图143， 通过回蚀氮化硅膜1019a来形成氮化硅膜侧壁1019。此时，以栅极导电膜1010与氮化硅膜 侧壁1019的厚度会变成相同的方式来调整氮化硅膜的成膜厚度，并通过回蚀量来进行微 调整。由于被氮化硅膜侧壁1019覆盖的部分的栅极导电膜1010会于后步骤的栅极配线形 成的蚀刻时受到保护，故能以自对准的方式将栅极电极形成期望的厚度，且能缩小占有面 积。参照图144，通过湿蚀刻去除存留在栅极导电膜上的氧化硅膜1018。参照图145，涂布光刻胶或多层光刻胶，使用光刻方式并通过光刻胶1020来形成 栅极配线图案。参照图146，将光刻胶作为掩膜，蚀刻栅极导电膜及栅极绝缘膜以形成栅极电极 (1010a、1010b)及栅极配线 1010c。参照图147，通过湿蚀刻处理去除柱状硅层上部的氮化硅膜1017及氮化硅膜侧壁 1019。参照图148，通过杂质注入等，于柱状硅层1007的上部导入P或As等杂质，形成 N+源极扩散层1011，同样地，通过杂质注入等而于柱状硅层1008的上部导入B或BF2等的 杂质，形成P+源极扩散层1012。参照图149，将层间绝缘膜予以成膜，并于硅衬底上的漏极扩散层上、栅极配线上、 以及柱状硅层上部的源极扩散层上形成接触件(1013、1014、1015、1016a、1016b)。如上所述，通过依序进行用以决定栅极长度的蚀刻步骤、栅极电极保护用的氮化 硅膜侧壁的形成步骤、栅极配线的图案化步骤、以及用以形成栅极配线的蚀刻步骤，而可形 成具有下述特征的栅极。第一，栅极电极能以自对准的方式于柱状硅层的周围形成期望的厚度。第二，对栅 极配线形成时的曝光对准偏差的调适性强。因此，使用本发明可一次解决在专利文献1中 因为形成栅极配线的光刻工艺所导致的栅极配线的断路、以及在非专利文献1中栅极电极 无法以自对准的方式形成于柱状硅层周围的问题。
再者，由于在用以决定栅极长度的蚀刻步骤前，使用于柱状硅层上部形成有作为 硬质掩膜的氮化硅膜的构造，并安排通过CMP将栅极上面予以平坦化的步骤，之后再依序 进行栅极电极保护用的氮化硅膜侧壁的形成步骤、栅极配线的图案化步骤、以及用以形成 栅极配线的蚀刻步骤，故能正确地控制栅极长度，且能缩小栅极长度的变异，而能获得工艺 裕度大的工艺。因此，使用本发明可一次解决在专利文献1中因为形成栅极配线的光刻工 艺所导致的栅极配线的断路和栅极长度的变动、以及在非专利文献1中栅极电极无法以自 对准的方式形成于柱状硅层周围的问题。如上所述，在本实施例中，能以自对准的方式于柱状硅层的周围形成期望厚度的 栅极电极，且能通过栅极导电膜的成膜厚度来调整形成于柱状硅层周围的栅极电极的厚 度。因此，能以窄间隔来配置具有不同电位的栅极电极的两个柱状硅层，而能缩小电路面 积。由于当栅极导电膜的厚度较薄时栅极导电膜的电阻值会变高，故在本实施例中，栅极导 电膜优选为由金属膜所构成。[实施例i^一]在本实施例中，是显示使用与实施例八相同的栅极形成工艺所形成的SOI衬底上 的CMOS反相器。使用本实施例能获得与实施例八相同的效果。图150是显示使用本实施例所形成的CMOS反相器的等效电路。以下说明CMOS反 相器的电路操作。输入信号Vin5施加至属于NMOS的Qn5及属于PMOS的Qp5的栅极。当 Vin5为” 1”时，NMOS的Qn5会变成导通状态、PMOS的Qp5会变成不导通状态、Vout5会变 成”0”。反之，当Vin5为”0”时，NMOS的Qn5会变成不导通状态、PMOS的Qp5会变成导通状 态、Vout5会变成” 1”。如上所述，CMOS反相器会以下述方式来操作相对于输入值的Vin5 的讯号，输出值的Vout5的讯号会变成相反的值。图151是使用本实施例所形成的CMOS反相器的平面图，图152(a)与(b)为图151 中A-A’剖线与B-B’剖线的剖面图。以下，参照图151及图152，说明使用本实施例所形成 的CMOS反相器。于埋入氧化膜层1000上形成平面状硅层(1102、1103)，于平面状硅层1102上形成 柱状硅层1107，于平面状硅层1103上形成柱状硅层1108。以围绕各个柱状硅层的方式来 形成栅极绝缘膜1109及栅极电极(1110a、1110b)。此外，栅极电极1110a与1110b是通过 从各个的栅极电极延伸的栅极配线IllOc而连接，且栅极电极(1110a、1110b)与栅极配线 1106c是形成为相同的高度。于用以形成NMOS的柱状硅层1107的下部的平面状硅层1102 形成N+漏极扩散层1104，并于柱状硅层1107的上部形成N+源极扩散层1111。于用以形 成PMOS的柱状硅层1108的下部的平面状硅层1103形成P+漏极扩散层1105，并于柱状硅 层1108的上部形成P+源极扩散层1112。形成于柱状硅层下部的N+漏极扩散层1104与P+漏极扩散层1105是分别通过接 触件1116a、1116b连接至输出端子Vout5，形成于用以构成NMOS的柱状硅层1107上部的 N+源极扩散层1111是通过接触件1114连接至接地电位Vss5，形成于用以构成PMOS的柱 状硅层1108上部的P+源极扩散层1112是通过接触件1115连接至电源电位Vcc5，用以连 接PMOS与NMOS的栅极电极的栅极配线IllOc是通过接触件1113连接至输入端子Vin5，借 此形成CMOS反相器。以下参照图153至图162，说明用以形成本实施例的SGT的制造方法的一例。在各图中，(a)为平面图，(b)是显示A-A’的剖面图。此外，在本实施例中，由于至栅极导电膜的 成膜步骤为止的步骤是与实施例十为相同的制造步骤，因此以下从栅极导电膜的成膜步骤 开始说明。参照图153，使用CVD法或ALD法来将栅极绝缘膜1109及栅极导电膜1110予以成 膜直至埋设柱状硅层(1107、1108)为止。参照图154，使用CMP方式来研磨栅极导电膜1110，将栅极导电膜的上表面予以平 坦化。通过使用CMP方式将栅极导电膜的上部予以平坦化来改进栅极导电膜的形状，而容 易控制栅极长度。在CMP中，将柱状硅层上部的氮化硅膜517作为CMP的阻止件来使用。通 过将氮化硅膜1117作为CMP阻止件来使用，而能重现性佳地控制CMP研磨量。参照图155，通过对栅极导电膜1110进行回蚀来决定栅极长度。参照图156，将氮化硅膜1119a成膜达至期望的栅极电极的厚度。接着，参照图 157，通过回蚀氮化硅膜1119a来形成氮化硅膜侧壁1119。由于氮化硅膜侧壁1119的厚度 会成为栅极电极的厚度，故将氮化硅膜的成膜厚度调整至期望的栅极厚度，并以回蚀量来 进行微调整，借此调整最终的氮化硅膜侧壁的厚度。参照图158，涂布光刻胶或多层光刻胶，使用光刻方式并通过光刻胶1120形成栅 极配线图案。参照图159，将光刻胶作为掩膜，蚀刻栅极导电膜及栅极绝缘膜以形成栅极电极 (IllOaUllOb)与栅极配线 1110c。参照图160，通过湿蚀刻处理去除柱状硅层上部的氮化硅膜1117及氮化硅膜侧壁 1119。参照图161，通过杂质注入等，于柱状硅层(1107、1108)的上部导入杂质，形成N+ 源极扩散层1111及P+源极扩散层1112。参照图162，将层间绝缘膜予以成膜，并于硅衬底上的漏极扩散层上、栅极配线上、 以及柱状硅层上部的源极扩散层上形成接触件(1113、1114、1115、1116a、1116b)。如上所述，通过依序进行用以决定栅极长度的蚀刻步骤、栅极电极保护用的氮化 硅膜侧壁的形成步骤、栅极配线的图案化步骤、以及用以形成栅极配线的蚀刻步骤，故可形 成具有下述特征的栅极。第一，栅极电极能以自对准的方式于柱状硅层的周围形成期望的厚度。第二，对栅 极配线形成时的曝光对准偏差的调适性强。因此，使用本发明可一次解决在专利文献1中 因为形成栅极配线的光刻工艺所导致的栅极配线的断路、以及在非专利文献1中栅极电极 无法以自对准的方式形成于柱状硅层周围的问题。再者，由于在用以决定栅极长度的蚀刻步骤前，使用于柱状硅层上部形成有作为 硬质掩膜的氮化硅膜的构造，并安排通过CMP将栅极上表面予以平坦化的步骤，之后再依 序进行栅极电极保护用的氮化硅膜侧壁的形成步骤、栅极配线的图案化步骤、以及用以形 成栅极配线的蚀刻步骤，故能正确地控制栅极长度，且能缩小栅极长度的变异，而能获得工 艺裕度大的工艺。因此，使用本发明可一次解决在专利文献1中因为形成栅极配线的光刻 工艺所导致的栅极配线的断路和栅极长度的变动、以及在非专利文献1中栅极电极无法以 自对准的方式形成于柱状硅层周围的问题。并且，在本实施例中，能以自对准的方式于柱状硅层周围形成期望厚的的栅极电极。在实施例十中栅极电极的厚度虽通过栅极导电膜的成膜厚度来控制，但在本实施例中， 栅极电极的厚度是能通过氮化硅膜侧壁1119的厚度来控制。与实施例十的情形相比，由于 栅极配线IllOc的厚度较厚，故栅极导电膜未限定于金属膜，而可使用多晶硅等的电阻较 高的材料来形成。此外，虽然在实施例十中，当氮化硅膜侧壁的厚度与栅极导电膜的厚度差异很大 时，会有产生在实施例二中所述的不良情形的可能性，然而与实施例二相同地，在本实施例 中，由于栅极厚度会通过氮化硅膜侧壁112的厚度而以自对准的方式来形成，故不会产生 上述不良的情形，且能较实施例十进一步扩大栅极形成步骤的工艺裕度。在本实施例中，虽以CMOS反相器为例来说明SGT的构造及制造方法，但本实施例 也同样可应用于CMOS反相器以外的电路。[实施例十二]在本实施例中，是显示使用与实施例九相同的栅极形成工艺所形成的SOI衬底上 的CMOS反相器。使用本实施例能获得与实施例九相同的效果。图163是显示使用本实施例所形成的CMOS反相器的等效电路。以下说明CMOS反 相器的电路操作。输入信号Vine是施加至属于NMOS的Qn6及属于PMOS的Qp6的栅极。 当Vin6为” 1”时，NMOS的Qn6会变成导通状态、PMOS的Qp6会变成不导通状态、Vout6会 变成” 0”。反之，当Vin6为” 0”时，NMOS的Qn6会变成不导通状态、PMOS的Qp6会变成导 通状态、Voute会变成” 1”。如上所述，CMOS反相器会以下述方式来操作相对于输入值的 Vine的讯号，输出值的Voute的讯号会变成相反的值。图164是使用本实施例所形成的CMOS反相器的平面图，图165 (a)与(b)为图164 中A-A’剖线与B-B’剖线的剖面图。以下，参照图164及图165，说明使用本实施例所形成 的CMOS反相器。于埋入氧化膜层1200上形成平面状硅层(1202、1203)，于平面状硅层1202上形成 柱状硅层1207，于平面状硅层1203上形成柱状硅层1208。以围绕各个柱状硅层的方式来形 成栅极绝缘膜1209及栅极电极(1210a、1210b)。栅极电极为表面侧的多晶硅以及与栅极绝 缘膜接触的薄的金属膜1121的堆叠构造。此外，栅极电极1210a与1210b是通过从各个的 栅极电极延伸的栅极配线1210c而连接，且栅极电极(1210a、1210b)与栅极配线1210c是 形成为相同的高度。于用以形成NMOS的柱状硅层1207的下部的平面状硅层1202形成N+ 漏极扩散层1204，并于柱状硅层1207的上部形成N+源极扩散层1211。于用以形成PMOS 的柱状硅层1208的下部的平面状硅层1203形成P+漏极扩散层1205，于柱状硅层1208的 上部形成P+源极扩散层1212。形成于柱状硅层下部的N+漏极扩散层1204与P+漏极扩散层1205是分别通过接 触件1216a、1216b连接至输出端子Vout6，形成于用以构成NMOS的柱状硅层1207上部的 N+源极扩散层1211是通过接触件1214连接至接地电位Vss6，形成于用以构成PMOS的柱 状硅层1208上部的P+源极扩散层1212是通过接触件1215连接至电源电位Vcc6，用以连 接PMOS与NMOS的栅极电极的栅极配线1210c是通过接触件1213连接至输入端子Vin6，借 此形成CMOS反相器。以下参照图166至图176，说明用以形成本实施例的SGT的制造方法的一例。在各 图中，(a)为平面图，(b)是显示A-A’的剖面图。此外，在本实施例中，由于至栅极导电膜的
36成膜步骤为止的步骤是与实施例十为相同的制造步骤，因此以下从栅极导电膜的成膜步骤 开始说明。参照图166，将栅极绝缘膜1209予以成膜后，将金属膜1221成膜为Inm至IOnm左 右的厚度，并将多晶硅膜1210予以成膜达至掩埋柱状硅层(1207、1208)为止。参照图167，使用CMP方式来研磨多晶硅1210、柱状硅层上部的金属膜1221、以及 栅极绝缘膜1209，并将多晶硅1210及金属膜1221的上表面予以平坦化。通过使用CMP方 式来将多晶硅1210及薄的金属膜1221的上部予以平坦化，而改进多晶硅1210及薄的金属 膜1221的形状，并容易控制栅极长度。在CMP中，是将柱状硅层上部的氮化硅膜1217作为 CMP的阻止件来使用。通过将氮化硅膜1217作为CMP的阻止件来使用，而能重现性佳地控 制CMP研磨量。参照图168，通过对多晶硅1210及金属膜1221进行回蚀来决定栅极长度。参照图169，将氮化硅膜1219a成膜达至期望的栅极电极的厚度。接着，参照图 170，通过回蚀氮化硅膜1219a来形成氮化硅膜侧壁1219。由于氮化硅膜侧壁1219的厚度 会变成栅极电极的厚度，因此将氮化硅膜的成膜厚度调整至变成期望的栅极厚度，并通过 回蚀量来进行微调整，借此调整最终的氮化硅膜侧壁厚度。参照图171，涂布光刻胶或多层光刻胶，使用光刻方式并通过光刻胶1220来形成 栅极配线图案。参照图172，将光刻胶作为掩膜，蚀刻栅极导电膜及栅极绝缘膜以形成栅极电极 (1210a、1210b)与栅极配线 1210c。参照图173，通过湿蚀刻处理去除柱状硅层上部的氮化硅膜1217及氮化硅膜侧壁 1219。参照图174，将氮化硅膜予以成膜，并通过回蚀形成氮化硅膜1222。通过此氮化硅 膜来覆盖栅极电极的金属膜1221，而不使金属膜1221露出表面。借此，能以与具有多晶硅 栅极的晶体管相同的制造生产线来制造。参照图175，通过杂质注入等，于柱状硅层(1207、1208)的上部导入杂质，形成N+ 源极扩散层1211及P+源极扩散层1212。参照图176，将层间绝缘膜予以成膜，并于硅衬底上的漏极扩散层上、栅极配线上、 以及柱状硅层上部的源极扩散层上形成接触件(1213、1214、1215、1216a、1216b)。如上所述，通过依序进行用以决定栅极长度的蚀刻步骤、栅极电极保护用的氮化 硅膜侧壁的形成步骤、栅极配线的图案化步骤、以及用以形成栅极配线的蚀刻步骤，而可形 成具有下述特征的栅极。第一，栅极电极能以自对准的方式于柱状硅层的周围形成期望的厚度。第二，对栅 极配线形成时的曝光对准偏差的调适性强。因此，使用本发明可一次解决在专利文献1中 因为形成栅极配线的光刻工艺所导致的栅极配线的断路、以及在非专利文献1中栅极电极 无法以自对准的方式形成于柱状硅层周围的问题。再者，由于在用以决定栅极长度的蚀刻步骤前，使用于柱状硅层上部形成有作为 硬质掩膜的氮化硅膜的构造，并安排通过CMP将栅极上面予以平坦化的步骤，之后再依序 进行栅极电极保护用的氮化硅膜侧壁的形成步骤、栅极配线的图案化步骤、以及用以形成 栅极配线的蚀刻步骤，故能正确地控制栅极长度，且能缩小栅极长度的变异，而能获得工艺裕度大的工艺。因此，使用本发明可一次解决在专利文献1中因为形成栅极配线的光刻工 艺所导致的栅极配线的断路和栅极长度的变动、以及在非专利文献1中栅极电极无法以自 对准的方式形成于柱状硅层周围的问题。在本实施例中，能以自对准的方式于柱状硅层的周围形成期望厚度的栅极电极， 且与实施例三相同地，栅极电极的厚度能通过氮化硅膜侧壁1219的厚度来控制。在本实施例中，将栅极构造做成薄的金属膜与多晶硅的堆叠构造，借此可抑制栅 极的空乏化，且能以与以往的具有多晶硅栅极的晶体管相同的制造生产线来制造。此外，虽然在实施例十中，当氮化硅膜侧壁的厚度与栅极导电膜的厚度差异很大 时，可能会产生实施例二中所述的不良情形，但与实施例二相同地，在本实施例中，由于栅 极厚度是通过氮化硅膜侧壁112的厚度而以自对准的方式形成，故不会产生上述不良的情 形，且能比实施例十进一步扩大栅极形成步骤的工艺裕度。在本实施例中，虽以CMOS反相器为例来说明SGT的构造及制造方法，但本实施例 也同样可应用于CMOS反相器以外的电路。
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权利要求
一种半导体器件的制造方法，其特征在于，包含有准备在上方至少一部分形成有至少一个柱状半导体层的衬底的步骤；于包含有所述至少一个柱状半导体层表面的至少一部分的所述衬底上方的至少一部分形成第一绝缘膜的步骤；于所述第一绝缘膜上形成导电膜的步骤；非等向性地去除所述第一绝缘膜及所述导电膜，而将所述柱状半导体层侧面的所述导电膜及第一绝缘膜形成为期望长度，以形成栅极电极的步骤；其后，于表面的至少一部分形成保护膜的步骤；非等向性地去除所述保护膜，而于形成为所述期望长度的柱状半导体层侧面的导电膜及第一绝缘膜的上部形成期望厚度的保护膜侧壁的步骤；以及一边通过所述保护膜侧壁来保护形成为所述期望长度的柱状半导体层侧面的导电膜及第一绝缘膜，一边选择性地去除所述导电膜及所述第一绝缘膜，而形成栅极电极及从该栅极电极延伸至衬底侧的栅极配线的步骤。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，将所述柱状半导体层侧 面的所述导电膜形成为期望长度，以形成栅极电极的步骤包含有以埋没所述至少一个柱状半导体层的方式，于所述导电膜上形成第二绝缘膜的步骤； 将所述第二绝缘膜上表面予以平坦化的步骤；以及非等向性地去除所述第一绝缘膜、所述导电膜、以及所述第二绝缘膜，而将所述柱状半 导体层侧面的所述导电膜形成为期望长度，以形成栅极电极的步骤。
3. 一种半导体器件的制造方法，其特征在于，包含有准备在上方至少一部分形成有至少一个柱状半导体层、且于该至少一个柱状半导体层 上面形成有阻止膜的衬底的步骤；于包含有所述至少一个柱状半导体层表面的至少一部分的所述衬底上方的至少一部 分形成第一绝缘膜的步骤；于所述第一绝缘膜上形成导电膜的步骤；以埋没所述柱状半导体层的方式，于所述导电膜上形成第二绝缘膜的步骤； 其后，将所述阻止膜作为阻止件，并使用CMP方式将上表面予以平坦化的步骤； 非等向性地去除所述第一绝缘膜、所述第二绝缘膜、以及所述导电膜，而将所述柱状半 导体层侧面的所述第一绝缘膜、所述第二绝缘膜、以及所述导电膜形成为期望长度，以形成 栅极电极的步骤；去除所述第二绝缘膜的步骤；其后，于表面的至少一部分形成保护膜的步骤；非等向性地去除所述保护膜，而于形成为所述期望长度的柱状半导体层侧面的导电膜 及第一绝缘膜的上部形成期望厚度的保护膜侧壁的步骤；以及一边通过所述保护膜侧壁来保护形成为所述期望长度的柱状半导体层侧面的导电膜 及第一绝缘膜，一边选择性地去除所述导电膜及所述第一绝缘膜，而形成栅极电极以及从 该栅极电极延伸至衬底侧的栅极配线的步骤。
4.一种半导体器件的制造方法，其特征在于，包含有准备在上方至少一部分形成有至少一个柱状半导体层的衬底的步骤；于包含有所述至少一个柱状半导体层表面的至少一部分的所述衬底上方的至少一部 分形成第一绝缘膜的步骤；以埋没所述柱状半导体层的方式，于所述第一绝缘膜上形成导电膜的步骤； 非等向性地去除所述第一绝缘膜及所述导电膜，而将所述第一绝缘膜及所述导电膜形 成为期望高度的步骤；其后，于表面的至少一部分形成保护膜的步骤；非等向性地去除所述保护膜，于形成为所述期望长度的柱状半导体层侧面的所述导电 膜及所述第一绝缘膜的上部形成期望厚度的保护膜侧壁的步骤；以及选择性地去除所述导电膜及所述第一绝缘膜，而形成一体化的栅极电极及栅极配线， 并通过所述保护膜侧壁的保护，将所述一体化的栅极电极及栅极配线的至少一部分形成为 所述期望厚度的步骤。
5.如权利要求4所述的半导体器件的制造方法，其特征在于，还包含有将所述导电膜 上表面予以平坦化的步骤，做为非等向性地去除所述第一绝缘膜及所述导电膜、而将所述 第一绝缘膜及所述导电膜形成为期望高度的步骤的前处理步骤。
6.一种半导体器件的制造方法，其特征在于，包含有准备在上方至少一部分形成有至少一个柱状半导体层、且于该至少一个柱状半导体层 上面形成有阻止膜的衬底的步骤；于包含有所述至少一个柱状半导体层表面的至少一部分的所述衬底上方的至少一部 分形成第一绝缘膜的步骤；以埋没所述柱状半导体层的方式，于所述第一绝缘膜上形成导电膜的步骤； 其后，将所述阻止膜作为阻止件，并使用CMP方式将上表面予以平坦化的步骤； 非等向性地去除所述第一绝缘膜以及所述导电膜，而将所述第一绝缘膜以及所述导电 膜形成为期望高度的步骤；其后，于表面形成保护膜的步骤；非等向性地去除所述保护膜，而于形成为所述期望长度的柱状半导体层侧面的所述导 电膜及所述第一绝缘膜的上部形成期望厚度的保护膜侧壁的步骤；以及选择性地去除所述导电膜及所述第一绝缘膜，而形成一体化的栅极电极及栅极配线， 并通过所述保护膜侧壁的保护，将所述一体化的栅极电极及栅极配线的至少一部分形成为 所述期望厚度的步骤。
7.一种半导体器件的制造方法，其特征在于，包含有准备在上方至少一部分形成有至少一个柱状半导体层的衬底的步骤； 于包含有所述至少一个柱状半导体层表面的至少一部分的所述衬底上方的至少一部 分形成第一绝缘膜的步骤；于所述第一绝缘膜上形成薄的导电膜的步骤；以埋没所述柱状半导体层的方式，于所述薄的导电膜上形成多晶硅层的步骤； 非等向性地去除所述第一绝缘膜、薄的导电膜、以及多晶硅层，而将所述第一绝缘膜、 薄的导电膜、以及多晶硅层形成为期望长度的步骤； 其后，于表面形成保护膜的步骤；非等向性地去除所述保护膜，于形成为所述期望长度的柱状半导体层侧面的所述第一绝缘膜、薄的导电膜、以及多晶硅层的上部形成期望厚度的保护膜侧壁的步骤；以及选择性地去除所述第一绝缘膜、薄的导电膜、以及多晶硅层，而形成一体化的栅极电极 及栅极配线，并通过所述保护膜侧壁的保护，将所述一体化的栅极电极及栅极配线的至少 一部分形成为所述期望厚度的步骤。
8.如权利要求7所述的半导体器件的制造方法，其特征在于，还包含有将所述多晶硅 层上表面予以平坦化的步骤，做为非等向性地去除所述第一绝缘膜、薄的导电膜、以及多晶 硅层、而将所述第一绝缘膜、薄的导电膜、以及多晶硅层形成为期望长度的步骤的前处理步 马聚ο
9.一种半导体器件的制造方法，其特征在于，包含有准备在上方至少一部分形成有至少一个柱状半导体层、且于该至少一个柱状半导体层 上面形成有阻止膜的衬底的步骤；于包含有所述至少一个柱状半导体层表面的至少一部分的所述衬底上方的至少一部 分形成第一绝缘膜的步骤；于所述第一绝缘膜上形成薄的导电膜的步骤；以埋没所述柱状半导体层的方式，于所述薄的导电膜上形成多晶硅层的步骤； 其后，将所述阻止膜作为阻止件，并使用CMP方式将上表面予以平坦化的步骤； 非等向性地去除所述第一绝缘膜、薄的导电膜、以及多晶硅层，而将所述第一绝缘膜、 薄的导电膜、以及多晶硅层形成为期望长度的步骤； 其后，于表面形成保护膜的步骤；非等向性地去除所述保护膜，而于形成为所述期望长度的柱状半导体层侧面的所述导 电膜及所述第一绝缘膜的上部形成期望厚度的保护膜侧壁的步骤；以及选择性地去除所述第一绝缘膜、薄的导电膜、以及多晶硅层，而形成一体化的栅极电极 及栅极配线，并通过所述保护膜侧壁的保护，而将所述一体化的栅极电极及栅极配线的至 少一部分形成为所述期望厚度的步骤。
10.如权利要求1至9中任一项所述的半导体器件的制造方法，其特征在于，所述非等 向性的去除为回蚀。
11.如权利要求1至9中任一项所述的半导体器件的制造方法，其特征在于，所述保护 膜为氮化硅膜。
12.如权利要求3、6或9所述的半导体器件的制造方法，其特征在于，所述保护膜及所 述阻止膜为氮化硅膜。
13.如权利要求1至12中任一项所述的半导体器件的制造方法，其特征在于，所述衬底 还具有形成于所述至少一个柱状半导体层的各个的下部的杂质区域。
14.如权利要求13所述的半导体器件的制造方法，其特征在于，还包含于所述至少一 个柱状半导体层的各个的上部，形成与形成于所述至少一个柱状半导体层的各个的下部的 杂质区域为相同导电型的杂质区域的步骤。
15.如权利要求13或14所述的半导体器件的制造方法，其特征在于，形成于所述至少 一个柱状半导体层的各个的下部的杂质区域是形成于衬底的表层部。
全文摘要
一种半导体器件的制造方法，包含下述步骤准备在上方至少一部分形成至少一个柱状半导体层的衬底；于包含至少一个柱状半导体层表面的至少一部分的衬底上方的至少一部分形成第一绝缘膜；于第一绝缘膜上形成导电膜；非等向性地去除第一绝缘膜及导电膜，而将柱状半导体层侧面的导电膜及第一绝缘膜形成期望长度，以形成栅极电极；于表面至少一部分形成保护膜；非等向性地去除保护膜，而于形成期望长度的柱状半导体层侧面的导电膜及第一绝缘膜上部形成期望厚度的保护膜侧壁；以及一边通过保护膜侧壁保护形成期望长度的柱状半导体层侧面的导电膜及第一绝缘膜，一边选择性地去除导电膜及第一绝缘膜，以形成栅极电极及从栅极电极延伸至衬底侧的栅极配线。
文档编号H01L27/092GK101933126SQ20098010350
公开日2010年12月29日 申请日期2009年1月29日 优先权日2008年1月29日
发明者新井绅太郎, 舛冈富士雄 申请人:日本优尼山帝斯电子株式会社