半导体存储器件与存储器混载半导体器件、及其制造方法

专利名称：半导体存储器件与存储器混载半导体器件、及其制造方法
技术领域：
本发明涉及一种半导体器件及其制造方法，尤其涉及一种DRAM (dynamic random access memory ；动态随机存储器)等半导体存储器件、混载有DRAM等存储器部与逻辑电路 部的存储器混载半导体器件、及其制造方法。
背景技术：
为了实现LSI (Large-scale integration ；大规模集成电路)的高集成化和高性 能化，于半导体衬底的表面形成柱状半导体层，且于其侧壁具有以包围柱状半导体层的方 式形成的栅极的属于纵型栅极晶体管的SGT(SurroundingGate Transistor ；环绕栅极型晶 体管)已有被提案。于SGT中，因漏极、栅极、源极配置于垂直方向，故与以往的平面型晶体 管相比可大幅地缩小占有面积。在使用SGT形成DRAM时，由于可构成交叉点型的存储器单元(cell)阵列，故理论 上可以实现4F2单元尺寸。从而，比起使用了具有6F2或8F2的单元尺寸的以往的平面型晶 体管的DRAM可大幅地缩小单元尺寸。因此，使用了 SGT的DRAM(以下称SGT-DRAM)非常有 希望作为属于高集成化的最重要课题的必须将DRAM或快取用存储器大容量化的CPU等的 混载存储器。但是，实际上要将SGT-DRAM实用化，不仅是DRAM单元构造，其外围电路部及 混载的逻辑电路部的晶体管构造也同样地重要。于这些晶体管中不仅是面积的缩小，晶体 管高性能化的需求也很强。作为有论及外围电路部的构造的SGT-DRAM的以往例，可例举非 专利文献1。以下即针对该以往例进行说明。于图34中(a)为显示有非专利文献1的DRAM单元的平面图，图34中(b)显示有 图34中(a)的平面图中的截面A-A’的剖面图。参照图34中(a)的平面图，形成于埋入氧化膜层701上的比特线(bit line) 702 与形成于其上部的字(word)线703的交点上形成有柱状硅层704，使用该柱状硅层704而 形成选择晶体管。此外，于各选择晶体管的上部形成有电容元件。存储器单元存在于比特 线与字线所有的交叉点，而构成交叉点型单元。参照图34中(b)的剖面图，比特线由埋入氧化膜701上的N+扩散层702所形成， 字线703则由多晶硅配线所形成。柱状硅层704则通过使栅极绝缘膜及硅膜成膜于从字线 的上部形成的接触孔中而形成，而构成选择晶体管。此外，于选择晶体管的上部，与以往的 堆叠型DRAM相同的电容元件通过下部电极705、电容绝缘膜706、及上部电极707所形成。于图35为显示作为非专利文献1的外围电路的一例的CMOS反向器(inverter) 的剖面图。参照图35的剖面图，于埋入氧化膜801上形成有N+源极扩散层802a及P+源极 扩散层802b，于N+源极扩散层802a上形成有用以形成NMOS的柱状硅层804a，于P+源极扩 散层上形成有用以形成PMOS的柱状硅层804b。此外，于用以形成NMOS的柱状硅层804a的 上部形成有N+漏极扩散层805a，于用以形成PMOS的柱状硅层804b上形成有P+漏极扩散 层805b。于各个柱状硅层的周围形成有栅极803。N+源极扩散层802a通过从配线层808a 延伸出的接触部而连接至电源电位，P+源极扩散层802b通过从配线层808b延伸出的接触部而连接至电源电位，用以形成NMOS及PMOS的柱状硅层上部的扩散层(805a、805b)通过 从配线层808c所延伸的接触部而连接至输出电位。于本以往例中，因使用SOI (silicon-on-insulator ；绝缘层上覆硅)衬底而没有 形成阱的需要，故只要将源极扩散层(802a、802b)通过蚀刻分离即可形成元件分离宽度， 而可使电路面积缩小。接着，使用DRAM单元部的剖面图，针对所述以往例的制造方法进行说明。参照图 36中(a)，首先，将埋入氧化膜701上的硅层图案化而形成比特线702等。接着，将绝缘膜及 多晶硅成膜。接着，将多晶硅图案化，而形成字线703等。参照图36中(b)，进一步使绝缘 膜成膜，且形成贯通多晶硅而到达硅层的接触孔708。参照图36中(c)，将接触孔708内的 多晶硅表面氧化，而形成栅极氧化膜，且于接触孔708内部使非晶硅(amorphous silicon) 成膜。接着，进行离子植入而形成上部扩散层705。参照图33中(d)，将上部扩散层705图 案化后，将电容绝缘膜706及上部电极707成膜而形成电容元件。[专利文献1]日本特开平第2-188966号公报[1]S. Maeda ^,"Impact of a Vertical Φ-Shape Transistor Cellfor IGbit DRAM and Beyond (垂直Φ-型晶体管单元对IGB及以上DRAM的影响)”， IEEE TRANSACTION ON ELECTRON DEVICES (IEEE 电子器件汇刊)，1995 年 12 月，第 42 卷，第 12 期，第 2117-2124 页

发明内容
(发明所欲解决的问题)但是，就所述以往例中的外围电路部的构造而言存有以下等问题点。第1，由于DRAM的外围电路部和DRAM混载元件的逻辑部的晶体管被要求较高的性 能，故为了减少寄生电阻，可推想会将源极漏极扩散层硅化物化。但是于本以往例中，为了 于源极扩散层形成硅化物层，必须在形成晶体管前形成硅化物层不可。由于硅化物层的耐 热性通常较低，故若在硅化物层的形成后进行形成晶体管所需要的1000°c左右的热处理， 则硅化物层将会高电阻化。从而，于所述以往例中，难以在源极扩散层上形成减低寄生电阻 的硅化物层。第2，于所述的以往制造方法中，形成晶体管的柱状硅层由多晶硅所形成。因此，与 由单晶硅形成沟道部的以往的晶体管相比其性能明显降低。从以上说明中，可知于所述非专利文献1外围电路部的晶体管构造中，要满足需 要高性能的DRAM的外围电路部和存储器混载逻辑器件的晶体管性能要求是非常困难的。本发明有鉴于所述事情而研发，其目的为在具有4F2的存储器单元面积的 SGT-DRAM的外围电路部和存储器混载元件的逻辑部中，实现一种可实现高性能的晶体管且 也可设计面积小的电路的晶体管构造。(解决问题的手段)本发明的第1实施方式提供一种半导体存储器件，该半导体存储器件使用MOS晶 体管构成存储器单元部以及外围电路部，该半导体存储器件具有衬底；绝缘膜，形成于所 述衬底上；以及平面状半导体层，形成于所述衬底上的绝缘膜上；且所述存储器单元部的 MOS晶体管的至少一部分以及所述外围电路部的MOS晶体管的至少一部分含有第1杂质区域，形成于所述平面状半导体层；柱状半导体层，形成于该平面状半导体层上；第2杂质 区域，形成于该柱状半导体上部；以及栅极，形成于该柱状半导体层的侧壁；所述至少一部 分的外围电路部的MOS晶体管含有不同导电型的第IMOS晶体管与第2M0S晶体管；且形成 有将该第IMOS晶体管的第1杂质区域的表面的至少一部分与该第2M0S晶体管的第1杂质 区域的表面的至少一部分予以连接的硅化物层。优选为，所述存储器单元部的存储器单元为含有选择晶体管及电容元件的DRAM， 该选择晶体管为MOS晶体管，该MOS晶体管含有第1杂质区域，形成于所述平面状半导体 层；柱状半导体层，形成于该平面状半导体层上；第2杂质区域，形成于该柱状半导体上部； 以及栅极，形成于该柱状半导体层的侧壁。优选为，于所述选择晶体管的第2杂质区域的上表面形成有第1接触部，于该第1 接触部的上表面形成有所述电容元件，于所述至少一部分的外围电路部的MOS晶体管的第 2杂质区域的上表面形成有第2接触部，于该第2接触部的上表面形成有第3接触部，且所 述第1接触部的上表面与所述第2接触部的上表面形成为同一高度。优选为，所述第3接触部由多个接触部所构成。优选为，于通过外围电路部的两侧配置有第1存储器单元部及第2存储器单元部； 于所述通过外围电路部，彼此相异地连接有来自所述第1存储器单元部的比特线以及来自 所述第2存储器单元部的比特线；于被包含于所述1个外围电路部的感测放大器的各感测 放大器，连接有所述彼此相异地连接的1组的来自所述第1存储器单元部的第1比特线以 及来自所述第2存储器单元部的第2比特线；所述至少一部分的外围电路部的MOS晶体 管含有感测放大器的MOS晶体管；所述感测放大器的MOS晶体管含有第1PM0S晶体管及第 1NM0S晶体管、与第2PM0S晶体管及第2NM0S晶体管；且形成有第1硅化物层，将所述第 1PM0S晶体管的第1杂质区域表面的至少一部分与所述第1NM0S晶体管的第1杂质区域表 面的至少一部分予以连接；及第2硅化物层，将所述第2PM0S晶体管的第1杂质区域表面的 至少一部分与所述第2NM0S晶体管的第1杂质区域表面的至少一部分予以连接；所述第1 硅化物层与所述第2硅化物层并未连接；于所述第1硅化物层的上部形成有第5接触部，于 所述第2硅化物层的上部形成有第6接触部；所述第1PM0S晶体管与所述第1NM0S晶体管 的栅极彼此通过第1栅极配线而连接，于该第1栅极配线的上部形成有第7接触部；所述第 2PM0S晶体管与所述第2NM0S晶体管的栅极彼此通过第2栅极配线而连接，于该第2栅极配 线的上部形成有第8接触部；所述第1PM0S晶体管及第1NM0S晶体管、与所述第2PM0S晶体 管及第2NM0S晶体管，相邻地配置于由第2层配线所形成的所述第1比特线与由第2层配 线所形成的所述第2比特线之间；所述第1比特线通过所述第5接触部而与所述第1硅化 物层连接，且通过所述第8接触部而与所述第2栅极配线连接；所述第2比特线通过所述第 6接触部而与所述第2硅化物层连接，且通过所述第7接触部而与所述第1栅极配线连接； 由第1层配线所形成的电源电位配线，与所述第1PM0S晶体管及所述第2PM0S晶体管的所 述第3接触部连接；由第1层配线所形成的接地电位配线，与所述第1NM0S晶体管及所述第 2NM0S晶体管的所述第3接触部连接。本发明的第2实施方式提供一种存储器混载半导体器件，该存储器混载半导体器 件使用MOS晶体管构成存储器单元部、外围电路部、以及逻辑电路部，该存储器混载半导体 器件具有衬底；绝缘膜，形成于所述衬底上；以及平面状半导体层，形成于所述衬底上的绝缘膜上；所述存储器单元部的MOS晶体管的至少一部分、以及所述外围电路部与所述逻 辑电路部的MOS晶体管的至少一部分包含第1杂质区域，形成于所述平面状半导体层；柱 状半导体层，形成于该平面状半导体层上；第2杂质区域，形成于该柱状半导体上部；以及 栅极，形成于该柱状半导体层的侧壁；所述至少一部分的外围电路部与逻辑电路部的MOS 晶体管含有相异导电型的第IMOS晶体管和第2M0S晶体管；并且形成有硅化物层，将该第 IMOS晶体管的第1杂质区域的表面的至少一部分与该第2M0S晶体管的第1杂质区域的表 面的至少一部分予以连接。优选为，所述存储器单元部的存储器单元为含有选择晶体管及电容元件的DRAM， 该选择晶体管为MOS晶体管，该MOS晶体管含有第1杂质区域，形成于所述平面状半导体 层；柱状半导体层，形成于该平面状半导体层上；第2杂质区域，形成于该柱状半导体上部； 以及栅极，形成于该柱状半导体层的侧壁。优选为，于所述选择晶体管的第2杂质区域的上表面形成有第1接触部，于该第1 接触部的上表面形成有所述电容元件，且于所述至少一部分的外围电路部及逻辑电路部的 MOS晶体管的第2杂质区域的上表面形成有第2接触部，于该第2接触部的上表面形成有第 3接触部；且所述第1接触部的上表面与所述第2接触部的上表面形成为同一高度。优选为，所述第3接触部由多个接触部所构成。优选为，于通过外围电路部的两侧配置有第1存储器单元部及第2存储器单元部； 于所述通过外围电路部，彼此相异地连接有来自所述第1存储器单元部的比特线以及来自 第2存储器单元部的比特线；于被包含于所述1个外围电路部的感测放大器的各感测放大 器，连接有所述彼此相异地连接的1组的来自所述第1存储器单元部的第1比特线以及来 自所述第2存储器单元部的第2比特线；所述至少一部分的外围电路部的MOS晶体管含有 感测放大器的MOS晶体管；所述感测放大器的MOS晶体管含有第1PM0S晶体管及第1NM0S 晶体管、与第2PM0S晶体管及第2NM0S晶体管；且形成有第1硅化物层，将所述第1PM0S晶 体管的第1杂质区域表面的至少一部分与所述第1NM0S晶体管的第1杂质区域表面的至少 一部分予以连接；及第2硅化物层，将所述第2PM0S晶体管的第1杂质区域表面的至少一部 分与所述第2NM0S晶体管的第1杂质区域表面的至少一部分予以连接；所述第1硅化物层 与所述第2硅化物层并未连接；于所述第1硅化物层的上部形成有第5接触部，于所述第2 硅化物层的上部形成有第6接触部；所述第1PM0S晶体管与所述第1NM0S晶体管的栅极彼 此通过第1栅极配线而连接，于该第1栅极配线的上部形成有第7接触部；所述第2PM0S晶 体管与所述第2NM0S晶体管的栅极彼此通过第2栅极配线而连接，于该第2栅极配线的上 部形成有第8接触部；所述第1PM0S晶体管及第1NM0S晶体管、与所述第2PM0S晶体管及第 2NM0S晶体管，相邻地配置于由第2层配线所形成的所述第1比特线与由第2层配线所形成 的所述第2比特线之间；所述第1比特线通过所述第5接触部而与所述第1硅化物层连接， 且通过所述第8接触部而与所述第2栅极配线连接；所述第2比特线通过所述第6接触部 而与所述第2硅化物层连接，且通过所述第7接触部而与所述第1栅极配线连接；由第1层 配线所形成的电源电位配线，与所述第1PM0S晶体管及所述第2PM0S晶体管的所述第3接 触部连接；由第1层配线所形成的接地电位配线，与所述第1NM0S晶体管及所述第2NM0S晶 体管的所述第3接触部连接。本发明的第3实施方式提供一种半导体存储器件的制造方法，该半导体存储器件使用MOS晶体管构成存储器单元部以及外围电路部，该半导体存储器件的制造方法含有 于衬底上的绝缘膜上形成平面状半导体层及多个该平面状半导体层上的柱状半导体层的 步骤；将所述平面状半导体层分离为元件的步骤；于所述平面状半导体层形成第1杂质区 域的步骤；之后于表面的至少一部分形成第1绝缘膜的步骤；于所述第1绝缘膜上形成导 电膜的步骤；将所述第1绝缘膜及所述导电膜各向异性地去除，而将所述柱状半导体层侧 面的所述导电膜形成为所期望的长度而形成栅极电极的步骤；将所述导电膜及所述第1绝 缘膜选择性地去除，而形成栅极电极及从该栅极电极延伸至衬底侧的栅极配线的步骤；于 所述柱状半导体层的各柱状半导体层的上部，形成与所述第1杂质区域相同导电型的第2 杂质区域的步骤；在与所述多个柱状半导体层的各柱状半导体层对应的多个MOS晶体管 中，针对被包含于所述外围电路部的第IMOS晶体管及与所述第IMOS晶体管为不同导电型 的第2M0S晶体管，形成与该第IMOS晶体管的第1杂质区域的表面的至少一部分及第2M0S 晶体管的第1杂质区域的表面的至少一部分连接的硅化物层的步骤；在与所述多个柱状半 导体层的各柱状半导体层对应的多个MOS晶体管的第2杂质区域的上表面形成接触部的步 骤；在与所述多个柱状半导体层的各柱状半导体层对应的多个MOS晶体管中，于被包含在 所述存储器单元部的MOS晶体管的第2杂质区域的上表面所形成的接触部的上表面形成电 容元件的步骤；以及在与所述多个柱状半导体层的各柱状半导体层对应的多个MOS晶体管 中，于被包含于所述外围电路部的MOS晶体管的第2杂质区域的上表面所形成的接触部的 上表面进一步形成接触部的步骤。优选为，半导体存储器件的制造方法还含有在与所述多个柱状半导体层的各柱 状半导体层对应的多个MOS晶体管的至少一部分的第2杂质区域的表面形成硅化物层的步
马聚ο本发明的第4实施方式提供一种半导体存储器件的制造方法，该半导体存储器件 使用MOS晶体管构成存储器单元部以及外围电路部，该半导体存储器件的制造方法含有 于衬底上的绝缘膜上形成平面状半导体层及于该平面状半导体层上形成多个柱状半导体 层的步骤；将所述平面状半导体层分离为元件的步骤；于所述平面状半导体层形成第1杂 质区域的步骤；之后于表面的至少一部分形成第1绝缘膜的步骤；于所述第1绝缘膜上形 成导电膜的步骤；将所述第1绝缘膜及所述导电膜各向异性地去除，而将所述柱状半导体 层侧面的所述导电膜形成为所期望的长度而形成栅极电极的步骤；将所述导电膜及所述第 1绝缘膜选择性地去除，而形成栅极电极及从该栅极电极延伸至衬底侧的栅极配线的步骤； 于所述柱状半导体层的各柱状半导体层的上部，形成与所述第1杂质区域相同导电型的第 2杂质区域的步骤；之后于表面形成保护膜的步骤；仅针对所述外围电路部将所述保护膜 各向异性地去除的步骤；针对被包含于所述外围电路部的第IMOS晶体管及与所述第IMOS 晶体管为不同导电型的第2M0S晶体管，形成与该第IMOS晶体管的第1杂质区域的表面的 至少一部分及第2M0S晶体管的第1杂质区域的表面的至少一部分连接的硅化物层的步骤； 在与所述多个柱状半导体层的各柱状半导体层对应的多个MOS晶体管的第2杂质区域的上 表面形成接触部的步骤；在与所述多个柱状半导体层的各柱状半导体层对应的多个MOS晶 体管中，于被包含在所述存储器单元部的MOS晶体管的第2杂质区域的上表面所形成的接 触部的上表面形成电容元件的步骤；以及在与所述多个柱状半导体层的各柱状半导体层对 应的多个MOS晶体管中，于被包含于所述外围电路部的MOS晶体管的第2杂质区域的上表
13面所形成的接触部的上表面进一步形成接触部的步骤。优选为，在与所述多个柱状半导体层的各柱状半导体层对应的多个MOS晶体管 中，于被包含于所述外围电路部的MOS晶体管的第2杂质区域的上表面所形成的接触部的 上表面进一步形成接触部的步骤为将该接触部多次分割而形成。优选为，所述形成硅化物层的步骤含有于所述第IMOS晶体管及所述第2M0S晶体 管的第2杂质区域的表面形成硅化物层的步骤。本发明的第5实施方式提供一种存储器混载半导体器件的制造方法，该层形成第 1杂质区域的步骤；之后于表面的至少一部分形成第1绝缘膜的步骤；于所述第1绝缘膜上 形成导电膜的步骤；将所述第1绝缘膜及所述导电膜各向异性地去除，而将所述柱状半导 体层侧面的所述导电膜形成为所期望的长度而形成栅极电极的步骤；将所述导电膜及所述 第1绝缘膜选择性地去除，而形成栅极电极及从该栅极电极延伸至衬底侧的栅极配线的步 骤；于所述柱状半导体层的各柱状半导体层的上部，形成与所述第1杂质区域相同导电型 的第2杂质区域的步骤；之后于表面形成保护膜的步骤；仅针对所述外围电路部及逻辑电 路部将所述保护膜各向异性地去除的步骤；针对被包含于所述外围电路部及逻辑电路部的 第IMOS晶体管及与该第IMOS晶体管为不同导电型的第2M0S晶体管，形成将该第IMOS晶 体管的第1杂质区域的表面的至少一部分与第2M0S晶体管的第1杂质区域的表面的至少 一部分予以连接的硅化物层的步骤；在与所述多个柱状半导体层的各柱状半导体层对应的 多个MOS晶体管的第2杂质区域的上表面形成接触部的步骤；在与所述多个柱状半导体层 的各柱状半导体层对应的多个MOS晶体管中，于被包含在所述存储器单元部的MOS晶体管 的第2杂质区域的上表面所形成的接触部的上表面形成电容元件的步骤；以及在与所述多 个柱状半导体层的各柱状半导体层对应的多个MOS晶体管中，于被包含于所述外围电路部 及逻辑电路部的MOS晶体管的第2杂质区域的上表面所形成的接触部的上表面进一步形成 接触部的步骤。优选为，在与所述多个柱状半导体层的各柱状半导体层对应的多个MOS晶体管 中，于被包含于所述外围电路部及逻辑电路部的MOS晶体管的第2杂质区域的上表面所形 成的接触部的上表面进一步形成接触部的步骤为将该接触部多次分割而形成。优选为，所述形成硅化物层的步骤含有于所述第IMOS晶体管及所述第2M0S晶体 管的第2杂质区域的表面形成硅化物层的步骤。(发明效果)如以上所说明，依据本发明，于半导体存储器件及存储器混载半导体器件中，将构 成存储器单元部、外围电路部、以及逻辑电路部的MOS晶体管，设为含有形成于衬底上的 绝缘膜上的平面状半导体层、形成于该平面状半导体层的第1杂质区域、形成于该平面状 半导体层上的柱状半导体层、形成于该柱状半导体上部的第2杂质区域、以及形成于该柱 状半导体层侧壁的栅极的纵型晶体管，于外围电路部和逻辑电路部中通过构成为以形成于 该平面状半导体层表面的硅化物层而使NMOS晶体管的N+杂质区域与PMOS晶体管的P+杂 质区域直接连接，即可实现占有面积较小的电路。


图1为显示本发明的DRAM单元阵列构成的图。
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图2为本发明的DRAM单元阵列的等效电路图。图3为显示本发明的DRAM单元阵列的平面图。图4为显示本发明的DRAM单元阵列的剖面图。图5为显示本发明的DRAM单元阵列的剖面图。图6为显示本发明的外围电路的一例的CMOS反向器的等效电路图。图7为显示本发明的外围电路的一例的CMOS反向器的平面图。图8为显示本发明的外围电路的一例的CMOS反向器的剖面图。图9为依步骤顺序表示本发明的制造方法的步骤图。图10为依步骤顺序表示本发明的制造方法的步骤图。图11为依步骤顺序表示本发明的制造方法的步骤图。图12为依步骤顺序表示本发明的制造方法的步骤图。图13为依步骤顺序表示本发明的制造方法的步骤图。图14为依步骤顺序表示本发明的制造方法的步骤图。图15为依步骤顺序表示本发明的制造方法的步骤图。图16为依步骤顺序表示本发明的制造方法的步骤图。图17为依步骤顺序表示本发明的制造方法的步骤图。图18为依步骤顺序表示本发明的制造方法的步骤图。图19为依步骤顺序表示本发明的制造方法的步骤图。图20为依步骤顺序表示本发明的制造方法的步骤图。图21为依步骤顺序表示本发明的制造方法的步骤图。图22为依步骤顺序表示本发明的制造方法的步骤图。图23为依步骤顺序表示本发明的制造方法的步骤图。图24为显示本发明的外围电路的一例的CMOS反向器的剖面图。图25为显示本发明的DRAM单元阵列的剖面图。图26为显示本发明的DRAM单元阵列的剖面图。图27为显示本发明的外围电路的一例的CMOS反向器的剖面图。图28为依步骤顺序表示本发明的制造方法的步骤图。图29为依步骤顺序表示本发明的制造方法的步骤图。图30为显示本发明的DRAM单元阵列构成及外围电路的等效电路图。图31为表示为本发明的DRAM外围电路的感测放大器的平面图。图32为表示为本发明的DRAM外围电路的预充电电路的平面图。图33为表示为本发明的DRAM外围电路的行选择开关的平面图。图34为使用了 SGT的DRAM的以往例。图35为使用了 SGT的DRAM的以往例。图36为使用了 SGT的DRAM的以往例。主要组件符号说明101、201、301、401、501 埋入氧化膜102.402DRAM单元阵列部下部扩散层(比特线)102a、202a 硅层
103、203、303、403、503 下部硅化物层104、404DRAM单元阵列部柱状硅层105、405DRAM单元阵列部上部扩散层106、206、306、406、506 上部硅化物层107、207、307、407、507 栅极绝缘膜108、208、308、408、508 栅极电极108、208栅极导电膜108a、208a、208b、308a、308b、508a、508b、606 栅极配线109、409DRAM部接触部110、410电容元件下部电极111,411电容元件绝缘膜112、412电容元件上部电极120、220硬掩模氮化硅膜121、221光刻胶122、222氮化硅膜124、224氮化硅膜侧壁202、302、502N+下部扩散层204、304、504NM0S 柱状硅层205、305、505N+ 上部扩散层209a 至 209e、309a 至 309e、509a 至 509e 第 1 层接触部210、3IOa第2层接触部212、312、512P+下部扩散层214、314、514PM0S 柱状硅层215、315、515P+上部扩散层310b第3层接触部601、602、603、604、621、622、625、641、642、643、644、645 接触部604、605、623、624、646、647 下部扩散层
具体实施例方式实施例1于图1显示有本发明的DRAM的单元阵列构成。DRAM单元形成于所有的比特线及 字线的交叉点，而构成交叉点型单元。于图2显示有形成于比特线与字线的交叉点的DRAM 单元的等效电路。DRAM单元由蓄积电荷的1个电容元件Csl与转送电荷的选择晶体管Qcl 所形成。通过在电容元件Csl蓄积电荷而存储数据，于电容量元件Csl所存储的数据通过 使为选择晶体管Qcl的栅极电极的字线WL(η)导通的方式，而被读取至比特线BL(n)，被读 取的信号通过连接于比特线的感测放大器(sense amplifier)而被放大。于图3显示有DRAM单元阵列的平面图。此外，于图4显示有图3中的A_A’的剖 面构造，于图5显示有图3的B-B’的剖面构造。首先，参照图3针对DRAM单元的平面图进行说明。于埋入氧化膜101上，属于比特线BL(n)的表面被硅化物化的下部扩散层102配 线于横方向。于下部扩散层102上形成有存取存储器单元用的选择晶体管Qcl。以将构成 选择晶体管Qcl的柱状硅层104予以包围的方式形成有栅极电极108，而属于字线WL(η)的 从栅极电极108所延伸的栅极配线108a被配线于纵方向。于构成选择晶体管Qcl的柱状硅层104的上部扩散层105上，形成有接触部109，通过该接触部而连接至电容元件Csl。接着，参照图4及图5，针对剖面构造进行说明。于埋入氧化膜101上形成有由硅层而形成的下部扩散层102，且于其表面形成有 硅化物层103。下部扩散层102为比特线BL (η)，通过具有共通的感测放大器的多个选择晶 体管Qcl而共通化，且于单元阵列端连接于外围电路。在由硅层而形成的下部扩散层102 上形成有柱状硅层104，并以包围柱状硅层104的方式形成有栅极绝缘膜107及栅极电极 108。从栅极电极108延伸的栅极配线108a为字线WL(η)，通过具有共通的字驱动器电路的 多个选择晶体管Qcl而共通化，且于单元阵列端连接于外围电路。于柱状硅层上部形成有 上部扩散层105，于其表面形成有硅化物层106。上部扩散层105连接于接触部109，接触部 109连接至电容元件Csl的下部电极110。形成有隔着电容绝缘膜111而存在的上部电极 112。作为将DRAM和DRAM混载逻辑器件的晶片面积缩小的手段之一，可例举将占有存 储器外围电路和逻辑电路的大部分的CMOS电路(以下称CMOS电路部)所导致的占有面积 予以缩小的方式。依据本发明，可将CMOS电路部的占有面积缩小。于以下作为CMOS电路部的一例 显示有使用CMOS反向器而依本发明所导致的占有面积缩小的一例。于图6显示有本实施 例中的CMOS反向器的等效电路。此外，于图7显示有本发明的CMOS反向器的平面图。于以下针对图7的CMOS反向器的平面图简单地进行说明。于埋入氧化膜层201 上形成有下部扩散层，且于下部扩散层表面形成有硅化物层203。于下部扩散层的N+扩散 层区域形成有为NMOS晶体管的Qn2，于P+扩散层区域形成有为PMOS晶体管的Qp2。由各 自的晶体管的栅极电极(208a、208b)延伸的栅极电极上所形成的接触部(209a、209b)连接 于输入配线Vin2，而形成于下部扩散层上的硅化物层203上的接触部209c连接至输出配线 Vout2，在用以形成为NMOS晶体管的Qn2的柱状硅层的上部扩散层上所形成的接触部209d 连接至接地电位配线GND2，在用以形成为PMOS晶体管的Qp2的柱状硅层的上部扩散层上所 形成的接触部209e连接至电源电位配线Vcc2，借此构成反向器。于图8显示有图7的切线A-A’的剖面构造。以下参照图8而针对CMOS反向器的 剖面构造进行说明。于埋入氧化膜层201上形成下部扩散层(202、212)，下部扩散层由N+下部扩散层 202及P+下部扩散层212所构成，于N+下部扩散层202及P+下部扩散层212的表面形成有 硅化物层203，通过该硅化物层203而使N+下部扩散层202与P+下部扩散层212互相直接 连接。因此，由于不需要将N+下部扩散层202与P+下部扩散层212连接用的接触部或元件 分离，而可以缩小反向器的占有面积。通过形成于N+下部扩散层202上的柱状硅层204而 形成NMOS晶体管Qn2，并通过形成于P+下部扩散层212上的柱状硅层214而形成PMOS晶 体管Qp2。且以将柱状硅层(204、214)围起的方式形成有栅极绝缘膜207，且以将其包围的 方式形成栅极电极208。于形成NMOS的柱状硅层204的上部形成有N+上部扩散层205，于 形成PMOS的柱状硅层214的上部形成有P+上部扩散层215，且于上部扩散层(205、215)上 形成有硅化物膜206。在由栅极电极所延伸的栅极配线(208a、208b)上形成有第1层的接触部(209a、 209b)，且通过第2层的接触部210而连接至输入配线Vin2。形成于下部扩散层上的硅化物层203上的第1层接触部209c通过第2层的接触部210而连接至输出配线Vout2。形成于 NMOS柱状硅层上部的上部扩散层205上的第1层接触部209d通过第2层接触部210而连 接至接地电位配线GND2。形成于PMOS柱状硅层上部的上部扩散层215上的第1层接触部 209e通过第2层接触部210而连接至电源电位配线Vcc2。以下参照图9至图23说明形成本发明的半导体存储器件用的制造方法的一例。于 各图中，(a)为DRAM单元阵列的平面图，(b)为DRAM单元阵列内的A-A’的剖面图，(c)为 作为CMOS电路的一例的CMOS反向器的平面图，(d)为CMOS反向器的剖面图。如图9所示，使用于埋入氧化膜(101、201)上形成有膜厚200nm左右的SOI层的 SOI衬底，于SOI层上成膜有氮化硅膜等掩模(120、220)，通过蚀刻而形成柱状硅层(104、 204,214)。此时，于柱状半导体底部预先形成50nm左右厚度的硅层(102a、202a)。如图10所示，进行硅层(102a、202a)的蚀刻、分离。之后，通过离子植入等而植入 杂质，而于硅层形成N+下部扩散层区域(102、202)或P+下部扩散层领域212。于DRAM单 元阵列部中N+扩散层区域102成为比特线。如图11所示，将栅极绝缘膜(107、207)成膜后，通过CVD(Chemical VaporD印osition，化学气相沉积法)法或ALD (Atomic Layer D印osition，原子层沉积)法 以埋入柱状硅层(104、204、214)的方式将栅极导电膜(108、208)成膜。如图12所示，通过CMP (Chemical Mechanical Polishing，化学机械研磨)而研 磨栅极导电膜(108、208)，且将栅极导电膜的上表面平坦化。通过将栅极导电膜的上部以 CMP将其平坦化，改善栅极导电膜的形状，而使栅极长度的控制变得容易。在CMP中，将柱 状硅层上部的氮化硅膜(120、220)作为CMP的阻挡层(stopper)来使用。通过将氮化硅膜 (120,220)作为CMP的阻挡层来使用，可重现性佳地控制CMP研磨量。又，就作为CMP的终 止膜而言，除了氮化硅膜以外，只要能作为CMP的终止膜而发挥功能，则也可使用其他膜， 且也可使该种膜预先成膜于SOI层上。如图13所示，通过将栅极绝缘膜(107、207)及栅极导电膜(108、208)回蚀(etch back)而决定栅极长度。如图14所示，将氮化硅膜成膜达所期望的栅极电极的膜厚份量，并通过回蚀该氮 化硅膜而形成氮化硅膜侧壁(124、224)。而为了使氮化硅膜侧壁(124、224)的膜厚成为栅 极电极的膜厚，而以使其成为所期望的栅极膜厚的方式，调整氮化硅膜的成膜膜厚，且更通 过微调整回蚀量，而最终地调整氮化硅膜侧壁的膜厚。又，在此，作为侧壁用的保护膜，虽使 用氮化硅膜，但除此以外只要为能做为侧壁用的保护膜而发挥功能的保护膜，则也可使用 例如氧化硅膜等。如图15所示，涂布光刻胶(resist)或多层光刻胶，以光刻(lithography)而通过 光刻胶(121、221)形成栅极配线图案。于DRAM单元部中，则由栅极配线121而形成字线。如图16所示，以光刻胶(121、221)为掩模(mask)，将栅极导电膜及栅极绝缘膜蚀 刻，而形成栅极电极(108、208)及栅极配线(108a、208a、208b)。在DRAM单元阵列部中，栅 极配线108a为字线。如图17所示，将柱状硅层上部的氮化硅膜(120、220)以及氮化硅膜侧壁(124、 224)以湿蚀刻或干蚀刻去除。如图18所示，通过杂质植入等而于柱状硅层(104、204)的上部导入P(磷)或As(砷)等杂质，形成N+源极扩散层(105、205)。此外，于柱状硅层214的上部导入B(硼) 或BF2 (二氟化硼)等杂质，而形成P+源极扩散层215。如图19所示，成膜IOnm至50nm左右的氮化硅膜(122、222)。如图20所示，将氮化硅膜(122、222)回蚀，而做成为将柱状硅层的侧壁及栅极电 极的侧壁以氮化硅膜覆盖的构造。如图21所示，通过将Co (钴)或Ni (镍)等金属溅镀且进行热处理，将源极漏极 扩散层选择性地硅化物化，而形成硅化物层(103、203、106、206)。在此，通过覆盖柱状硅层及栅极电极的侧壁的氮化硅膜(122、222)，即可抑制起因 于硅化物层的漏极_栅极间以及源极_栅极间的短路。如图22所示，在为层间膜的氧化硅膜形成后，将第1层接触部(109、209a至209e) 形成于DRAM单元阵列部与CMOS反向器部。如图23所示，于DRAM单元部以与使用于以往的堆叠型DRAM相同的方法形成电容 元件。电容元件由为金属的下部电极110、绝缘膜111、以及为金属的上部电极112所构成。 于CMOS反向器部形成DRAM单元阵列部的电容元件后，通过将第2层的接触部210形成于 第1层的接触部(209a至209e)上而进行与配线层的连接。于本发明中，所有的接触部以金属形成，电容元件的电极也为以金属形成。于一般 的堆叠型DRAM中，接触部的一部分或电容电极多以掺杂有杂质的多晶硅所形成。在接触部 或电容元件电极以多晶硅等形成时，因于成膜时或于活性化热处理所生的热履历而会使晶 体管的杂质分布受到影响，而会产生因硼的穿透所致的阈值变动，或短沟道特性的恶化等。 因此，在使用栅极长度较短的晶体管时，为了保持良好的晶体管特性，有需要不使用多晶硅 等需要比较高温度(600至700°C )的材料，而使用可用比较低温成膜的氮化钛(TiN)或钨 (W)等金属(成膜温度低于500°C )而形成接触部或电容元件电极。于本发明中，由于以同一构造形成DRAM单元阵列的选择晶体管、与外围电路部或 逻辑电路部的晶体管，故制程数较少。此外，由于DRAM部的电容元件可以原封不动的使用 于以往的堆叠型DRAM中所使用的技术，因此不需要重新开发电容元件。于本发明中，在使用有CMOS电路的外围电路部成逻辑电路部中，可通过形成于扩 散层上的硅化物层而将N+下部扩散层与P+下部扩散层直接连接，而由于没有形成将N+下部 扩散层与P+下部扩散层连接用的接触部或元件分离的需要，而可以缩小CMOS电路的面积。 一般于DRAM中，全晶片面积中有约一半左右以外围电路构成，且外围电路大多数为CMOS电 路，故可期待通过所述效果而缩小晶片面积。此外，在DRAM混载逻辑器件中，在DRAM以外 的逻辑电路部中由于大部分的电路以CMOS电路构成，故可使面积缩小效果变得更大。此外，于本发明中，由于在CMOS电路部的晶体管的源极漏极扩散层上形成有硅化 物层，故可减少源极漏极部的寄生电阻，而能形成高性能的晶体管。第2实施例于图24显示有本实施例中的CMOS反向器部的剖面构造。本实施例与第1实施例 仅有CMOS反向器等的CMOS电路部的剖面构造不同，其他点则皆相同。在第1实施例中，反向器部的接触部虽为2段积层构造，但随着DRAM的单元尺寸 变小，为了确保充分的蓄积电荷量而有需要增加电容元件Csl的高度，因此有第2段的接触 部210变深，而难以在加工面中形成的问题存在。在如上所述的情形时，如图24所示地通过将第2段接触部210分割形成为第2段接触部310a和第3段接触部310b而可使接触部 的形成变得容易。通过做成如上所述的接触部构造，即使在单元尺寸变小，且需要高度较大 的电容元件时，也可确保充分的蓄积电荷量，并容易地形成接触部。第3实施例于本实施例中，提供不将DRAM单元阵列部硅化物化的构造及制造方法。于第1实 施例中，虽于DRAM单元部中也进行了硅化物化，但为了将DRAM单元的选择晶体管的扩散层 硅化物化，非得增加源极漏极区域的杂质浓度不可，而会增加接合漏流，因此而使保持特性 恶化。于本实施例中虽会增加制程数，但可提供保持特性良好的DRAM。DRAM单元部的平面图除了于下部扩散层及上部扩散层上未形成有硅化物层的点 外，皆与图3相同。参照图25及图26对DRAM单元部的剖面构造进行说明。图25为对应于图3的 A-A'的剖面图，图26为对应于图3的B-B，的剖面图。于埋入氧化膜401上形成有下部扩散层402，下部扩散层402为比特线BL(n)，通 过具有共通的感测放大器的多个选择晶体管而共通化，并于单元阵列端连接至外围电路。 在由硅层所构成的下部扩散层402上形成有柱状硅层404，并以将柱状硅层404包围的方式 形成栅极绝缘膜407及栅极电极408。从栅极电极408所延伸出的栅极配线408a为字线 WL (η)，其通过具有共通的字驱动器电路的多个选择晶体管而共通化，并于单元阵列端连接 至外围电路。于柱状硅层上部形成有上部扩散层405，上部扩散层405连接至接触部409， 接触部409连接至电容元件Csl的下部电极410。且形成有隔介电容绝缘膜411而存在的 上部电极412。于图27显示有为CMOS电路部的一例的CMOS反向器的剖面图。于CMOS反向器中， 在源极漏极扩散层形成有硅化物层(503、506)，且具有与第1实施例相同的构造。以下参照图28至图29说明形成本实施例的半导体存储器件用的制造方法的一 例。于各图中，(a)为DRAM单元阵列的平面图；(b)为单元阵列内的A-A’的剖面图；(c)为 作为CMOS电路部的一例的CMOS反向器的平面图；(d)为CMOS反向器的剖面图。由于至图19的氮化硅膜(122、222)成膜步骤为止与第1实施例相同，故于以下针 对图19后的步骤进行说明。参照图28，保持DRAM部被氮化硅膜522覆盖的状态下，而仅对外围电路部将氮化 硅膜522回蚀而使源极漏极扩散层露出。如图29所示，溅镀钴(Co)或镍(Ni)等金属，通过进行热处理，即可仅将CMOS反 向器部的源极漏极扩散层选择性地硅化物化，而形成下部扩散层上的硅化物层503及柱状 硅层上部的源极扩散层上的硅化物层506。对于形成接触部以后的步骤，由于与从图22起的步骤相同，故在此省略。如上所述，于本实施例中，可以同时形成于DRAM单元部的具有良好保持特性的选 择晶体管、及于外围电路部的具有高性能的晶体管。第4实施例于图30显示有本发明的DRAM的单元阵列区域与外围电路部的示意图及数据线方 向的外围电路部的等效电路。就外围电路的构成而言，在此作为最小限所需的电路，显示有 预充电电路PC、感测放大器SAJlj (column)选存储器混载半导体器件使用MOS晶体管构成存储器单元部、外围电路部、以及逻辑电路部，该存储器混载半导体器件的制造方法含有 于衬底上的绝缘膜上形成平面状半导体层及于该平面状半导体层上形成多个柱状半导体 层的步骤；将所述平面状半导体层分离为元件的步骤；于所述平面状半导体层形成第1杂 质区域的步骤；之后于表面的至少一部分形成第1绝缘膜的步骤；于所述第1绝缘膜上形 成导电膜的步骤；将所述第1绝缘膜及所述导电膜各向异性地去除，而将所述柱状半导体 层侧面的所述导电膜形成为所期望的长度而形成栅极电极的步骤；将所述导电膜及所述第 1绝缘膜选择性地去除，而形成栅极电极及从该栅极电极延伸至衬底侧的栅极配线的步骤； 于所述柱状半导体层的各柱状半导体层的上部，形成与所述第1杂质区域相同导电型的第 2杂质区域的步骤；在与所述多个柱状半导体层的各柱状半导体层对应的多个MOS晶体管 中，针对被包含于所述外围电路部及逻辑电路部的第IMOS晶体管及与所述第IMOS晶体管 为不同导电型的第2M0S晶体管，形成将该第IMOS晶体管的第1杂质区域的表面的至少一 部分与第2M0S晶体管的第1杂质区域的表面的至少一部分予以连接的硅化物层的步骤；在 与所述多个柱状半导体层的各柱状半导体层对应的多个MOS晶体管的第2杂质区域的上表 面形成接触部的步骤；在与所述多个柱状半导体层的各柱状半导体层对应的多个MOS晶体 管中，于被包含在所述存储器单元部的MOS晶体管的第2杂质区域的上表面所形成的接触 部的上表面形成电容元件的步骤；以及在与所述多个柱状半导体层的各柱状半导体层对应 的多个MOS晶体管中，于被包含于所述外围电路部的MOS晶体管的第2杂质区域的上表面 所形成的接触部的上表面进一步形成接触部的步骤。优选为，所述存储器混载半导体器件的制造方法还含有在与所述多个柱状半导 体层的各柱状半导体层对应的多个MOS晶体管的至少一部分的第2杂质区域的表面形成硅 化物层的步骤。本发明的第6实施方式提供一种存储器混载半导体器件的制造方法，该存储器混 载半导体器件使用MOS晶体管构成存储器单元部、外围电路部、以及逻辑电路部，该存储器 混载半导体器件的制造方法含有于衬底上的绝缘膜上形成平面状半导体层及于该平面状 半导体层上形成多个柱状半导体层的步骤；将所述平面状半导体层分离为元件的步骤；于 所述平面状半导体择开关YS。单元阵列构成于比特线和字线交叉点配置单元的交叉点型， 比特线的构成作成为将连接至感测放大器的一对比特线形成于配置于左右的不同单元阵 列的开放型比特线。因此，各电路需设计为能配置于比特线间距的2倍的宽度(即可配置 于4F的宽度)不可。以下显示有具有可配置于4F的宽度的布局的各个电路的实施例。于图31 (a)显示有感测放大器SA的等效电路图，(b)显示有感测放大器的布局。 如图31 (a)所示，感测放大器由为NMOS晶体管的Snl及Sn2、与为PMOS晶体管的Spl及Sp2 所构成。Snl和Sn2连接至接地电位GND6，Spl和Sp2连接至电源电位Vcc6。通过感测放 大器，可将从存储器单元读取的电荷所产生的比特线BL与BLB间的微小电位差AV放大为 Vcc0参照图31(b)，针对感测放大器的布局进行说明。感测放大器部的比特线BL(n) 及BLB (η)由第2层配线所形成，而被固定为电源电位的Vcc6配线及被固定为接地电位的 GND6配线由第1层配线所形成。比特线BL(n)与于表面形成有硅化物层的扩散层604上 所形成的接触部601连接，而连接至为NMOS的Snl及为PMOS的Spl的下部扩散层。比特
21线BLB (η)与于表面形成有硅化物层的扩散层605上所形成的接触部602连接，而连接至为 NMOS的Sn2及为PMOS的Sp2的下部扩散层。此夕卜，比特线BL (η)与由Sn2及Sp2的栅极电 极所延伸的栅极配线上所形成的接触部604连接，比特线BLB(η)与由Snl及Spl的栅极电 极所延伸的栅极配线上所形成的接触部603连接。在为NMOS的Snl及Sn2的上部扩散层 所形成的接触部连接至为第1层配线的接地电位的GND6配线，在为PMOS的Spl及Sp2的 上部扩散层所形成的接触部连接至为第1层配线的电源电位的Vcc6配线。在如图31(b)所示的N+植入区域(610、611)中于下部扩散层植入磷⑵或砷(As) 等杂质而成为N+扩散层，于P+植入区域612中植入硼(B)或二氟化硼(BF2)等杂质于下部 扩散层而成为P+扩散层。由于N+扩散层与P+扩散层通过形成于该等表面的硅化物层而直 接连接，故不需要形成将N+扩散层与P+扩散层连接用的接触部和元件分离，而可缩小电路 的占有面积。于本实施例中，虽仅显示有构成感测放大器的各晶体管Snl、Sn2、Spl、Sp2为由1 个柱状硅层构成的SGT所形成的情形，但因电路性能的要求也可将各晶体管以由多个柱状 硅层所构成的SGT形成。于图32(a)显示有预充电电路PC的等效电路图，于(b)显示有预充电电路的布 局。参照图32(a)，针对预充电电路的一例进行说明。预充电电路由下列构件所构成NMOS 晶体管Enl，将比特线BL和被固定为电源电位的1/2电压的VCC//2配线连接；NMOS晶体管 En2，将比特线BLB和被固定为电源电位的1/2电压的Vcc/2配线连接；以及NMOS晶体管 En3，将比特线BL和比特线BLB连接。通过于预充电信号RP输入“1”的数据而使Enl、En2、 En3全部成为导通(ON)，且使比特线BL与Vcc/2配线连接、使比特线BLB与Vcc/2配线连 接、使比特线BL与比特线BLB连接，借此而使比特线BL与BLB皆被充电至Vcc/2。参照图32 (b)，针对预充电电路的布局进行说明。预充电电路部的比特线BL及比 特线BLB由第2层配线所形成，而Vcc/2配线及预充电信号线RP由第1层配线所形成。比 特线BL(n)与于表面形成有硅化物层的N+扩散层623上所形成的接触部621连接，且通过 Enl而与Vcc/2配线连接。比特线BLB(η)与于表面形成有硅化物层的N+扩散层624上所 形成的接触部622连接，且通过Εη2而与Vcc/2配线连接。比特线BL(n)通过形成于En3上 部的接触部而与En3的上部扩散层连接，且通过En3而与BLB (η)连接。晶体管Enl至Εη3 的栅极电极通过形成于栅极配线626上的接触部625而与预充电信号RP连接，而控制电路 动作。于本实施例中，虽仅显示有构成预充电电路的各晶体管Enl、En2、En3为由1个柱 状硅层构成的SGT所形成的情形，但因电路性能的要求也可将各晶体管以由多个柱状硅层 所构成的SGT形成。于图33(a)显示有行选择开关YS的等效电路图，于图33 (b)显示有行选择开关的 布局。如图33(a)所示，通过于行选择开关信号YS输入“1”的信号，即可使为NMOS的Ynl 及Yn2成为导通，使比特线BL及BLB的信号被读取至连接于I/O电路的共通比特线GBL和 GBLB。参照图33(b)，说明行选择开关的布局。行选择开关部的比特线BL(η)及BLB(n) 由第2层配线所形成，共通比特线GBL及GBLB由第1层配线所形成。比特线BL(n)与形成 为NMOS晶体管的Ynl的柱状硅层的上部扩散层所形成的接触部641连接，通过Ynl的导通，数据即通过形成于N+扩散层647上的接触部644而被转送至GBL。此外，比特线BLB(n)与 形成为NMOS晶体管的Yn2的柱状硅层的上部扩散层所形成的接触部642连接，通过Υη2的 导通，数据即通过形成于N+扩散层646上的接触部642而被转送至GBLB。在从行选择晶体 管Ynl及Υη2的栅极电极延伸的栅极配线上形成有接触部645，而连接至输入有行选择开关 信号的第1层配线的YS (η)。 于本实施例中，虽仅显示有构成感测放大器的各晶体管Ynl、Yn2为由1个柱状硅 层构成的SGT所形成的情形，但因电路性能的要求也可将各晶体管以由多个柱状硅层所构 成的SGT形成。
权利要求
一种半导体存储器件，使用MOS晶体管构成存储器单元部以及外围电路部，其特征在于，该半导体存储器件具有衬底；绝缘膜，形成于所述衬底上；以及平面状半导体层，形成于所述衬底上的绝缘膜上；并且，所述存储器单元部的MOS晶体管的至少一部分以及所述外围电路部的MOS晶体管的至少一部分含有第1杂质区域，形成于所述平面状半导体层；柱状半导体层，形成于该平面状半导体层上；第2杂质区域，形成于该柱状半导体上部；以及栅极，形成于该柱状半导体层的侧壁；所述至少一部分的外围电路部的MOS晶体管含有不同导电型的第1MOS晶体管与第2MOS晶体管；且形成有将该第1MOS晶体管的第1杂质区域的表面的至少一部分与该第2MOS晶体管的第1杂质区域的表面的至少一部分予以连接的硅化物层。
2.根据权利要求1所述的半导体存储器件，其特征在于，所述存储器单元部的存储器 单元为含有选择晶体管及电容元件的DRAM，该选择晶体管为MOS晶体管，该MOS晶体管含 有第1杂质区域，形成于所述平面状半导体层；柱状半导体层，形成于该平面状半导体层 上；第2杂质区域，形成于该柱状半导体上部；以及栅极，形成于该柱状半导体层的侧壁。
3.根据权利要求2所述的半导体存储器件，其特征在于，于所述选择晶体管的第2杂 质区域的上表面形成有第1接触部，于该第1接触部的上表面形成有所述电容元件，于所述 至少一部分的外围电路部的MOS晶体管的第2杂质区域的上表面形成有第2接触部，于该 第2接触部的上表面形成有第3接触部，且所述第1接触部的上表面与所述第2接触部的 上表面形成为同一高度。
4.根据权利要求3所述的半导体存储器件，其特征在于，所述第3接触部由多个接触部 所构成。
5.根据权利要求3或4所述的半导体存储器件，其特征在于，于通过外围电路部的两侧配置有第1存储器单元部及第2存储器单元部；于所述通过外围电路部，彼此相异地连接有来自所述第1存储器单元部的比特线以及 来自所述第2存储器单元部的比特线；于被包含于所述1个外围电路部的感测放大器的各个感测放大器，连接有所述彼此相 异地连接的1组的来自所述第1存储器单元部的第1比特线以及来自所述第2存储器单元 部的第2比特线；所述至少一部分的外围电路部的MOS晶体管含有感测放大器的MOS晶体管；所述感测放大器的MOS晶体管含有第1PM0S晶体管及第1NM0S晶体管、与第2PM0S晶 体管及第2NM0S晶体管；并且，形成有第1硅化物层，将所述第1PM0S晶体管的第1杂质区域表面的至少一部 分与所述第1NM0S晶体管的第1杂质区域表面的至少一部分予以连接；及第2硅化物层，将 所述第2PM0S晶体管的第1杂质区域表面的至少一部分与所述第2NM0S晶体管的第1杂质 区域表面的至少一部分予以连接；所述第1硅化物层与所述第2硅化物层并未连接；于所述第1硅化物层的上部形成有第5接触部，于所述第2硅化物层的上部形成有第6接触部；所述第1PM0S晶体管与所述第1NM0S晶体管的栅极彼此通过第1栅极配线而连接，于 该第1栅极配线的上部形成有第7接触部；所述第2PM0S晶体管与所述第2NM0S晶体管的栅极彼此通过第2栅极配线而连接，于 该第2栅极配线的上部形成有第8接触部；所述第1PM0S晶体管及所述第1NM0S晶体管、与所述第2PM0S晶体管及所述第2NM0S 晶体管，相邻地配置于由第2层配线所形成的所述第1比特线与由第2层配线所形成的所 述第2比特线之间；所述第1比特线通过所述第5接触部而与所述第1硅化物层连接，且通过所述第8接 触部而与所述第2栅极配线连接；所述第2比特线通过所述第6接触部而与所述第2硅化物层连接，且通过所述第7接 触部而与所述第1栅极配线连接；由第1层配线所形成的电源电位配线，与所述第1PM0S晶体管及所述第2PM0S晶体管 的所述第3接触部连接；由第1层配线所形成的接地电位配线，与所述第1NM0S晶体管及所述第2NM0S晶体管 的所述第3接触部连接。
6.一种存储器混载半导体器件，使用MOS晶体管构成存储器单元部、外围电路部、以及 逻辑电路部，其特征在于，该存储器混载半导体器件具有衬底；绝缘膜，形成于所述衬底上；以及平面状半导体层，形成于所述衬底上的绝缘膜上；所述存储器单元部的MOS晶体管的至少一部分以及所述外围电路部与所述逻辑电路 部的MOS晶体管的至少一部分包含第1杂质区域，形成于所述平面状半导体层；柱状半导 体层，形成于该平面状半导体层上；第2杂质区域，形成于该柱状半导体上部；以及栅极，形 成于该柱状半导体层的侧壁；所述至少一部分的外围电路部与逻辑电路部的MOS晶体管含有相异导电型的第IMOS 晶体管和第2M0S晶体管；且形成有硅化物层，将该第IMOS晶体管的第1杂质区域的表面的 至少一部分与该第2M0S晶体管的第1杂质区域的表面的至少一部分予以连接。
7.根据权利要求6所述的存储器混载半导体器件，其特征在于，所述存储器单元部的 存储器单元为含有选择晶体管及电容元件的DRAM，该选择晶体管为MOS晶体管，该MOS晶体 管含有第1杂质区域，形成于所述平面状半导体层；柱状半导体层，形成于该平面状半导 体层上 ’第2杂质区域，形成于该柱状半导体上部；以及栅极，形成于该柱状半导体层的侧 壁。
8.根据权利要求7所述的存储器混载半导体器件，其特征在于，于所述选择晶体管的 第2杂质区域的上表面形成有第1接触部，于该第1接触部的上表面形成有所述电容元件， 且于所述至少一部分的外围电路部及逻辑电路部的MOS晶体管的第2杂质区域的上表面形 成有第2接触部，于该第2接触部的上表面形成有第3接触部；且所述第1接触部的上表面 与所述第2接触部的上表面形成为同一高度。
9.根据权利要求8所述的存储器混载半导体器件，其特征在于，所述第3接触部由多个接触部所构成。
10.根据权利要求8或9所述的存储器混载半导体器件，其特征在于， 于通过外围电路部的两侧配置有第1存储器单元部及第2存储器单元部；于所述通过外围电路部，彼此相异地连接有来自所述第1存储器单元部的比特线以及 来自第2存储器单元部的比特线；于被包含于所述1个外围电路部的感测放大器的各个感测放大器，连接有所述彼此相 异地连接的1组的来自所述第1存储器单元部的第1比特线以及来自第2存储器单元部的 第2比特线；所述至少一部分的外围电路部的MOS晶体管含有感测放大器的MOS晶体管； 所述感测放大器的MOS晶体管含有第1PM0S晶体管及第1NM0S晶体管、与第2PM0S晶 体管及第2NM0S晶体管；并且，形成有第1硅化物层，将所述第1PM0S晶体管的第1杂质区域表面的至少一部 分与所述第1NM0S晶体管的第1杂质区域表面的至少一部分予以连接；及第2硅化物层，将 所述第2PM0S晶体管的第1杂质区域表面的至少一部分与所述第2NM0S晶体管的第1杂质 区域表面的至少一部分予以连接；所述第1硅化物层与所述第2硅化物层并未连接；于所述第1硅化物层的上部形成有第5接触部，于所述第2硅化物层的上部形成有第 6接触部；所述第1PM0S晶体管与所述第1NM0S晶体管的栅极彼此通过第1栅极配线而连接，于 该第1栅极配线的上部形成有第7接触部；所述第2PM0S晶体管与所述第2NM0S晶体管的栅极彼此通过第2栅极配线而连接，于 该第2栅极配线的上部形成有第8接触部；所述第1PM0S晶体管及所述第1NM0S晶体管、与所述第2PM0S晶体管及所述第2NM0S 晶体管，相邻地配置于由第2层配线所形成的所述第1比特线与由第2层配线所形成的所 述第2比特线之间；所述第1比特线通过所述第5接触部而与所述第1硅化物层连接，且通过所述第8接 触部而与所述第2栅极配线连接；所述第2比特线通过所述第6接触部而与所述第2硅化物层连接，且通过所述第7接 触部而与所述第1栅极配线连接；由第1层配线所形成的电源电位配线，与所述第1PM0S晶体管及所述第2PM0S晶体管 的所述第3接触部连接；由第1层配线所形成的接地电位配线，与所述第1NM0S晶体管及所述第2NM0S晶体管 的所述第3接触部连接。
11.一种半导体存储器件的制造方法，该半导体存储器件使用MOS晶体管构成存储器 单元部以及外围电路部，其特征在于，该半导体存储器件的制造方法含有于衬底上的绝缘膜上形成平面状半导体层及于该平面状半导体层上形成多个柱状半 导体层的步骤；将所述平面状半导体层分离为元件的步骤； 于所述平面状半导体层形成第1杂质区域的步骤；之后于表面的至少一部分形成第1绝缘膜的步骤； 于所述第1绝缘膜上形成导电膜的步骤；将所述第1绝缘膜及所述导电膜各向异性地去除，而将所述柱状半导体层侧面的所述 导电膜形成为所期望的长度而形成栅极电极的步骤；将所述导电膜及所述第1绝缘膜选择性地去除，而形成栅极电极及从该栅极电极延伸 至衬底侧的栅极配线的步骤；于所述柱状半导体层的各柱状半导体层的上部，形成与所述第1杂质区域相同导电型 的第2杂质区域的步骤；在与所述多个柱状半导体层的各柱状半导体层对应的多个MOS晶体管中，针对被包含 于所述外围电路部的第IMOS晶体管及与所述第IMOS晶体管为不同导电型的第2M0S晶体 管，形成与该第IMOS晶体管的第1杂质区域的表面的至少一部分及第2M0S晶体管的第1 杂质区域的表面的至少一部分连接的硅化物层的步骤；在与所述多个柱状半导体层的各柱状半导体层对应的多个MOS晶体管的第2杂质区域 的上表面形成接触部的步骤；在与所述多个柱状半导体层的各柱状半导体层对应的多个MOS晶体管中，于被包含在 所述存储器单元部的MOS晶体管的第2杂质区域的上表面所形成的接触部的上表面形成电 容元件的步骤；以及在与所述多个柱状半导体层的各柱状半导体层对应的多个MOS晶体管中，于被包含于 所述外围电路部的MOS晶体管的第2杂质区域的上表面所形成的接触部的上表面进一步形 成接触部的步骤。
12.根据权利要求11所述的半导体存储器件的制造方法，其特征在于，还含有在与所 述多个柱状半导体层的各柱状半导体层对应的多个MOS晶体管的至少一部分的第2杂质区 域的表面形成硅化物层的步骤。
13.一种半导体存储器件的制造方法，该半导体存储器件使用MOS晶体管构成存储器 单元部以及外围电路部，其特征在于，该半导体存储器件的制造方法含有于衬底上的绝缘膜上形成平面状半导体层及于该平面状半导体层上形成多个柱状半 导体层的步骤；将所述平面状半导体层分离为元件的步骤； 于所述平面状半导体层形成第1杂质区域的步骤； 之后于表面的至少一部分形成第1绝缘膜的步骤； 于所述第1绝缘膜上形成导电膜的步骤；将所述第1绝缘膜及所述导电膜各向异性地去除，而将所述柱状半导体层侧面的所述 导电膜形成为所期望的长度而形成栅极电极的步骤；将所述导电膜及所述第1绝缘膜选择性地去除，而形成栅极电极及从该栅极电极延伸 至衬底侧的栅极配线的步骤；于所述柱状半导体层的各柱状半导体层的上部，形成与所述第1杂质区域相同导电型 的第2杂质区域的步骤；之后于表面形成保护膜的步骤；仅针对所述外围电路部将所述保护膜各向异性地去除的步骤；针对被包含于所述外围电路部的第IMOS晶体管及与该第IMOS晶体管为不同导电型的 第2M0S晶体管，形成与该第IMOS晶体管的第1杂质区域的表面的至少一部分及第2M0S晶 体管的第1杂质区域的表面的至少一部分连接的硅化物层的步骤；在与所述多个柱状半导体层的各柱状半导体层对应的多个MOS晶体管的第2杂质区域 的上表面形成接触部的步骤；在与所述多个柱状半导体层的各柱状半导体层对应的多个MOS晶体管中，于被包含在 所述存储器单元部的MOS晶体管的第2杂质区域的上表面所形成的接触部的上表面形成电 容元件的步骤；以及在与所述多个柱状半导体层的各柱状半导体层对应的多个MOS晶体管中，于被包含于 所述外围电路部的MOS晶体管的第2杂质区域的上表面所形成的接触部的上表面进一步形 成接触部的步骤。
14.根据权利要求13所述的半导体存储器件的制造方法，其特征在于，在与所述多个 柱状半导体层的各柱状半导体层对应的多个MOS晶体管中，于被包含于所述外围电路部的 MOS晶体管的第2杂质区域的上表面所形成的接触部的上表面进一步形成接触部的步骤为 将该接触部多次分割而形成。
15.根据权利要求13或14所述的半导体存储器件的制造方法，其特征在于，所述形成 硅化物层的步骤含有于所述第IMOS晶体管及所述第2M0S晶体管的第2杂质区域的表面 形成硅化物层的步骤。
16.一种存储器混载半导体器件的制造方法，该存储器混载半导体器件使用MOS晶体 管构成存储器单元部、外围电路部、以及逻辑电路部，其特征在于，该存储器混载半导体器 件的制造方法含有于衬底上的绝缘膜上形成平面状半导体层及于该平面状半导体层上形成多个柱状半 导体层的步骤；将所述平面状半导体层分离为元件的步骤； 于所述平面状半导体层形成第1杂质区域的步骤； 之后于表面的至少一部分形成第1绝缘膜的步骤； 于所述第1绝缘膜上形成导电膜的步骤；将所述第1绝缘膜及所述导电膜各向异性地去除，而将所述柱状半导体层侧面的所述 导电膜形成为所期望的长度而形成栅极电极的步骤；将所述导电膜及所述第1绝缘膜选择性地去除，而形成栅极电极及从该栅极电极延伸 至衬底侧的栅极配线的步骤；于所述柱状半导体层的各柱状半导体层的上部，形成与所述第1杂质区域相同导电型 的第2杂质区域的步骤；在与所述多个柱状半导体层的各柱状半导体层对应的多个MOS晶体管中，针对被包含 于所述外围电路部及逻辑电路部的第IMOS晶体管及与该第IMOS晶体管为不同导电型的第 2M0S晶体管，形成将该第IMOS晶体管的第1杂质区域的表面的至少一部分与第2M0S晶体 管的第1杂质区域的表面的至少一部分予以连接的硅化物层的步骤；在与所述多个柱状半导体层的各柱状半导体层对应的多个MOS晶体管的第2杂质区域 的上表面形成接触部的步骤；在与所述多个柱状半导体层的各柱状半导体层对应的多个MOS晶体管中，于被包含在 所述存储器单元部的MOS晶体管的第2杂质区域的上表面所形成的接触部的上表面形成电 容元件的步骤；以及在与所述多个柱状半导体层的各柱状半导体层对应的多个MOS晶体管中，于被包含于 所述外围电路部的MOS晶体管的第2杂质区域的上表面所形成的接触部的上表面进一步形 成接触部的步骤。
17.根据权利要求16所述的存储器混载半导体器件的制造方法，其特征在于，还含有 在与所述多个柱状半导体层的各柱状半导体层对应的多个MOS晶体管的至少一部分的第2 杂质区域的表面形成硅化物层的步骤。
18.一种存储器混载半导体器件的制造方法，该存储器混载半导体器件使用MOS晶体 管构成存储器单元部、外围电路部、以及逻辑电路部，其特征在于，该存储器混载半导体器 件的制造方法含有于衬底上的绝缘膜上形成平面状半导体层及于该平面状半导体层上形成多个柱状半 导体层的步骤；将所述平面状半导体层分离为元件的步骤； 于所述平面状半导体层形成第1杂质区域的步骤； 之后于表面的至少一部分形成第1绝缘膜的步骤； 于所述第1绝缘膜上形成导电膜的步骤；将所述第1绝缘膜及所述导电膜各向异性地去除，而将所述柱状半导体层侧面的所述 导电膜形成为所期望的长度而形成栅极电极的步骤；将所述导电膜及所述第1绝缘膜选择性地去除，而形成栅极电极及从该栅极电极延伸 至衬底侧的栅极配线的步骤；于所述柱状半导体层的各柱状半导体层的上部，形成与所述第1杂质区域相同导电型 的第2杂质区域的步骤；之后于表面形成保护膜的步骤；仅针对所述外围电路部及逻辑电路部将所述保护膜各向异性地去除的步骤； 针对被包含于所述外围电路部及逻辑电路部的第IMOS晶体管及与该第IMOS晶体管为 不同导电型的第2M0S晶体管，形成将该第IMOS晶体管的第1杂质区域的表面的至少一部 分与第2M0S晶体管的第1杂质区域的表面的至少一部分予以连接的硅化物层的步骤；在与所述多个柱状半导体层的各柱状半导体层对应的多个MOS晶体管的第2杂质区域 的上表面形成接触部的步骤；在与所述多个柱状半导体层的各柱状半导体层对应的多个MOS晶体管中，于被包含在 所述存储器单元部的MOS晶体管的第2杂质区域的上表面所形成的接触部的上表面形成电 容元件的步骤；以及在与所述多个柱状半导体层的各柱状半导体层对应的多个MOS晶体管中，于被包含于 所述外围电路部及逻辑电路部的MOS晶体管的第2杂质区域的上表面所形成的接触部的上 表面进一步形成接触部的步骤。
19.根据权利要求18所述的存储器混载半导体器件的制造方法，其特征在于，在与所 述多个柱状半导体层的各柱状半导体层对应的多个MOS晶体管中，于被包含于所述外围电路部的MOS晶体管的第2杂质区域的上表面所形成的接触部的上表面进一步形成接触部的 步骤为将该接触部多次分割而形成。
20.根据权利要求18或19所述的存储器混载半导体器件的制造方法，其特征在于，所 述形成硅化物层的步骤含有于所述第IMOS晶体管及所述第2M0S晶体管的第2杂质区域 的表面形成硅化物层的步骤。
全文摘要
本发明提供一种半导体存储器件，使用MOS晶体管构成存储器单元部及外围电路部，且具有衬底；绝缘膜，形成于所述衬底上；及平面状半导体层，形成于所述衬底上的绝缘膜上；所述存储器单元部的MOS晶体管的至少一部分及所述外围电路部的MOS晶体管的至少一部分含有第1杂质区域，形成于所述平面状半导体层；柱状半导体层，形成于该平面状半导体层上；第2杂质区域，形成于该柱状半导体上部；及栅极，形成于该柱状半导体层的侧壁；所述至少一部分的外围电路部的MOS晶体管含有不同导电型的第1MOS晶体管与第2MOS晶体管；且形成有将该第1MOS晶体管的第1杂质区域的表面的至少一部分与第2MOS晶体管的第1杂质区域的表面的至少一部分予以连接的硅化物层。
文档编号H01L27/092GK101933135SQ200980103508
公开日2010年12月29日 申请日期2009年1月29日 优先权日2008年1月29日
发明者新井绅太郎, 舛冈富士雄 申请人:日本优尼山帝斯电子株式会社