专利名称：碳化硅半导体器件的制作方法
技术领域：
本发明涉及使用碳化硅半导体(SiC)作为材料的用于功率控制的诸如M0SFET的 高击穿电压半导体器件。
背景技术：
高度期望SiC成为下一代功率半导体器件材料。SiC的带隙是Si的约三倍，击穿 场强度是Si的约十倍，且热导率是Si的约三倍，并且SiC具有作为功率半导体器件材料的 良好物理特性。利用这样的物理特性，可以获得损耗远低于Si功率半导体器件并且可以高 温操作的功率半导体器件。虽然存在使用SiC的特性的各种高击穿电压半导体器件，但是，例如，已知其中通 过离子注入形成P阱和源极区的双注入M0SFET(以后称为DIM0SFET)。因为DIM0SFET使用 能够通过离子注入方法更精确地形成沟道的平面工艺，因此易于制造。此外，由于通过电压 控制来进行栅极驱动，DIM0SFET允许较低功率的驱动电路，因此DIM0SFET同样是适合并行 操作的良好器件。然而，DIM0SFET具有以下问题。通常通过使用氮或磷的高剂量离子注入，然后在约 1600°C下热处理进行激活，由此形成SiC-DIMOSFET的n型源极区。此时，在高剂量条件下进 行离子注入直到箱形分布(box profile)的SiC表面，并且使用在约1600°C的高温下的热 处理，这导致对SiC表面的离子注入区的相当大的损伤。结果，从注入区开始发生Si的优先 升华现象。这会造成源极区上的lOnm或更大的表面粗糙化，于是，当通过例如热氧化方法 或CVD方法在源极区和p型基极区之上形成栅极电介质时，源极区上的表面粗糙化被直接 反映在源极区上的栅极电介质上。这会导致栅极电介质的击穿电压、击穿屈服(breakdown yield)和长期电学可靠性的显著降低。虽然通常认为，在氮离子注入的情况下可以减少源极区上的表面粗糙化，但已有 报道称，即使在氮的情况下，高离子注入浓度也会导致表面粗糙度增加，从而击穿屈服降低 (参考Junji Senzaki等，ICSCRM2007，Mo-P-68)。此外，还已报道过，氮注入和激活退火会 引起新的晶体缺陷(参考M. Nagano等，ICSCRM2007, Mo-P-14)。为了解决离子注入的问题，已报道了双外延MOSFET(DEMOSFET)，其中通过外延形 成的膜而单独地形成P型基极区(阱)。然而，对于制造工艺而言，上述方法利用的外延生 长需要长的时间。如上所述，常规DIM0SFET的问题在于，由于在磷或氮离子注入之后的高温热处理 而在源极区上引起表面粗糙化，并且在随后形成栅极电介质时，源极区上的表面粗糙化被 直接反映在源极区上的栅极电介质上，这导致栅极电介质的击穿电压、击穿屈服和长期电 学可靠性的显著降低。虽然报道了其中通过外延形成的膜单独地形成p型基极区(阱)的DEM0SFET来 解决上述问题，但是对于制造工艺而言，该方法利用的外延生长需要长的时间。因此，希望获得能够缩短工艺时间、具有利用SiC的本征物理特性的极低导通电阻(on-resistance)的高性能、并能够极大地改善栅极电介质的击穿电压、击穿屈服以及 长期可靠性的碳化硅半导体器件。
发明内容
根据本发明，提供了一种半导体器件，其包括第一导电类型或第二导电类型的碳化硅衬底，其具有彼此相反的第一主表面和第
二主表面；第一导电类型的碳化硅层，其形成在所述碳化硅衬底的所述第一主表面上；第二导电类型的第一碳化硅区，其形成在所述碳化硅层的表面上；第一导电类型的第二碳化硅区，其形成在所述第一碳化硅区的表面内；栅极电介质，其连续地形成在所述碳化硅层、所述第二碳化硅区、以及介于所述碳 化硅层与所述第二碳化硅区之间的所述第一碳化硅区的表面上；栅极电极，其形成在所述栅极电介质上；第一电极，其嵌入在沟槽中，所述沟槽被选择性地形成在这样的区域中，该区域包 括所述第一碳化硅区与所述第二碳化硅区邻接的部分；以及第二电极，其形成在所述碳化硅衬底的所述第二主表面上。
图1为根据第一实施例的DIM0SFET的截面图；图2为沿图1中的线A-A在衬底深度方向上的磷和铝的浓度分布；图3为常规DIM0SFET中的栅极电介质的击穿故障率的柱状图；图4-9为用于分步解释制造根据第一实施例的DIM0SFET的方法的截面图；图10为根据第一修改例的沿图1中的线A-A在衬底深度方向上的磷和铝的浓度 分布；图11为根据第二实施例的(DI) IGBT的截面图；图12为根据第二实施例的DIM0SFET的截面图；图13-18为用于分步解释制造根据第二实施例的DIM0SFET的方法的截面图；图19为根据第三实施例的水平DIM0SFET的截面图；以及图20-24为用于分步解释制造根据第三实施例的DIM0SFET的方法的截面图。
具体实施例方式根据到目前为止描述的本发明的实施例，源极部分中的离子注入杂质浓度的峰值 位置位于衬底内，并且提供向下挖掘到该峰值位置的源极凹陷，从而可以抑制源极区上的 栅极电介质的表面的粗糙化，并可以保持源极电极的低接触电阻。由此，可以获得具有高性 能的高击穿电压半导体器件，其具有完全利用Sic的物理特性的极低导通电阻，并可以极 大程度地改善栅极电介质的可靠性。下文中，将参考附图描述本发明的实施例。应该注意，附图是示意性的，并且厚度 与平面尺寸、层的厚度比率等等之间的关系不同于实际情况。因此，应考虑以下的说明来判 断具体的厚度和尺寸。还应注意，附图包括其中尺寸的关系和比率不同的部分。
(第一实施例)图1为示出了根据本发明的第一实施例的DIM0SFET的配置的截面图。在图1中， 在包含浓度为约5 X 1018到1 X 1019/cm3的n型杂质的六方SiC衬底(n+衬底)101上形成SiC 层(n_层)102，层102包括约5X 1015到2X 1016/cm3的n型杂质浓度并具有约5到10 y m的 厚度。在SiC层102的部分表面上，第一碳化硅区103 (p型阱)存在于从SiC层102的表 面直到900nm的深度的区域中，并被形成为使得作为p型杂质的铝(A1)的浓度从表面沿深 度方向从约lX1016/cm3变化到2X1019/cm3 (峰值浓度)。该p型阱用作p型基极区103。将n型源极区104形成为在p型基极区103内的第二碳化硅区。更具体而言，其 中源极区104存在于从SiC层102的表面直到500nm的深度的区域中，在源极区104中，作 为n型杂质的氮(N)的浓度从表面沿深度方向从约lX1018/cm3变化到2X102°/cm3(峰值浓 度)。图2示出了在沿图1的线A-A的截面中的沿深度方向的n型杂质分布。稍后将描述 该杂质分布。在p型基极区103和n型源极区104的表面中，形成从p型基极区103的外侧到n 型源极区104的一部分的具有350nm的深度的沟槽，并在该沟槽内形成源极电极(第一电 极)108。在从源极区104的内表面的一部分延伸到基极区103和SiC层102的表面的部分 中，跨过这些区域形成具有约50nm厚度的栅极电介质105。在栅极电介质105上形成由多晶 硅构成的栅极电极106。此外，在SiC衬底101的下表面上形成漏极电极(第二电极)107。在第一实施例的半导体器件中，p型基极区103的与栅极电介质105直接接触的 表面被形成为具有IX 1016/cm3的相对低的杂质浓度(如图2所示)，但其与源极电极108 接触的表面(即，沟槽的底部)被形成为具有lX1018/cm3的相对高的浓度。因此，p型基极 区103可以与源极电极108欧姆接触。另一方面，n型源极区104的与栅极电介质105直接接触的表面被形成为具有 lX1018/cm3的相对低的杂质浓度(如图2所示)，但其与源极电极108接触的表面(S卩，沟 槽的底部)被形成为具有2X 102°/cm3的相对高的浓度(n+)。因此，n型源极区104可以与 源极电极108欧姆接触。在这样的配置中，与源极区104接触的栅极电介质105的粗糙度和结晶性得到改 善，这使得可以减小由粗糙度导致的反型沟道迁移率的降低，从而改善了栅极电介质105 的可靠性。此外，不再需要迄今执行的向P型基极区103中的p+离子注入，这导致了简化 的工艺。具体地，像常规情况那样地使用磷以约IX 102°/cm3的浓度形成与栅极电介质直接 接触的源极区时，由于注入损伤，便混合有其中栅极电介质击穿电压的柱状图分布在0到 3MV/cm的缺陷器件，如图3所示。相反地，在本实施例中，当将与栅极电介质105直接接触 的表面形成为具有lX1018/cm3的相对低的杂质浓度(如图2所示)时，抑制了缺陷器件 的产生，显著减轻了注入损伤，并且栅极电介质击穿电压的柱状图仅仅分布在8MV/cm或更 大，由此使栅极电介质具有极高的可靠性。如上所述，在第一实施例的半导体器件中，与栅极电介质接触的基极区的杂质浓 度低于基极区的暴露于沟槽中的表面的杂质浓度。此外，源极区的暴露于沟槽中的表面的 杂质浓度高于源极区的与栅极电介质接触的部分的杂质浓度。
此外，当基极区包含作为杂质的铝时，与栅极电介质接触的部分中的铝的浓度小 于IX lC^/cm3，而暴露于沟槽中的表面中的铝的浓度为lXlC^/cm3或更大。当源极区包含 作为杂质的磷时，与栅极电介质接触的部分中的磷的浓度小于lX1019/cm3，而暴露于沟槽 中的表面中的磷的浓度为lX1019/cm3或更大。接下来，参考图4到9说明制造上述半导体器件的方法。首先，如图4所示，在以 lX1019/cm3的杂质浓度包含氮(N)作为n型杂质并具有300 y m的厚度和六方晶格的低阻 4H-SiC衬底101上，通过外延生长方法顺序地形成高阻(rT型)SiC层102，该SiC层102以 lX1016/cm3的表面杂质浓度包含氮(N)作为n型杂质并具有10 ym的厚度。虽然这里使用 氮(N)作为n型杂质，但也可以使用诸如磷(P)的其他杂质。可替代地，可以同时使用氮和 磷。随后，在SiC层102的表面上形成氧化硅膜(未示出)。然后，用抗蚀剂(未示出)旋涂氧化硅膜(未示出)的表面，并通过光刻技术构图 抗蚀剂。使用经构图的抗蚀剂作为蚀刻掩模，对氧化硅膜进行诸如RIE的各向同性蚀刻。由此，形成用于稍后提到的离子注入步骤的离子注入掩模(未示出)。通过该离 子注入掩模而进行向SiC层102中的选择性A1离子注入。在以下条件下，进行用于A1的 多阶段离子注入衬底温度Tsub =室温到600°C (在这里，采用室温)，加速能量Eacc = 600keV，且总剂量小=2.5X1014/cm2。结果，在从表面开始900nm深度的区域中形成了包 含P型杂质的基极区103。然后，如图6所示，通过离子注入在基极区103中选择性地形成源极区104。具体 而言，在衬底被加热到约600°C的温度并在以下条件下进行多阶段磷(P)离子注入加速能 量=400keV且总剂量=3Xi015/cm2。此时，在沿图1中的线A-A的方向上的杂质浓度分布 被示于图2中，如上所述。随后，通过在约1600°C下的热处理来激活注入的杂质。然后，如图7所示，通过例如热氧化方法或CVD方法，跨过SiC层102、基极区103以 及源极区104而选择性地形成栅极电介质105。此时，如上所述，源极区域104的与栅极电 介质105直接接触的表面被形成为具有1 X 1018/cm3的相对低的杂质浓度，并且这抑制了由 高温处理导致的表面粗糙化，因而可以在源极区104上形成平坦而致密的栅极电介质105， 由此实现栅极电介质105的长期可靠性的显著改善。此时，p型基极区103的与栅极电介 质105直接接触的表面的杂质浓度同样为lX1018/cm3。此外，通过CVD方法在栅极电介质 105上形成多晶硅层，并通过光刻或RIE方法构图多晶硅层以形成栅极电极106。然后，如图8所示，形成覆盖栅极电极106的抗蚀剂109，并使用抗蚀剂109作为掩 模，通过诸如RIE的各向同性蚀刻在n型源极区104和p型基极区103的表面中形成沟槽 110。此时，暴露于沟槽底部中的n型源极区为具有2X 102°/cm3的杂质浓度的n+型，并与稍 后形成的源极电极形成令人满意的欧姆接触。然后，如图9所示，通过气相沉积在源极区104上形成Ni膜，并且通过剥离方法选 择性地形成源极电极108。此外，还通过气相沉积Ni膜而在背表面上形成漏极电极107。最 终，在950°C下进行约五分钟的烧结处理，以在源极电极108与漏极电极107之间提供令人 满意的欧姆接触。从而，完成了在图1中示出的第一实施例的DIMOSFET。在如上所述制造的DIMOSFET中，在源极区内的与栅极电介质直接接触的相关部 分中以相对低的浓度形成n型杂质，以便抑制由约1600°C的高温处理导致的源极区上的表 面粗糙化，从而可以在该区域上获得平坦且致密的栅极电介质，此外，还极大程度地改善了栅极电介质的可靠性。具体而言，当通过常规方法形成与栅极电介质直接接触的源极区时，如图3所示， 产生了由注入损伤导致的其中栅极电介质击穿电压的柱状图分布在0到3MV/cm的缺陷产 品。相反地，当通过本实施例的方法形成源极区时，显著减轻了注入损伤，并抑制了缺陷产 品的产生，使得栅极电介质击穿电压的柱状图仅仅分布在8MV/cm或更大，由此实现了极高 可靠性的栅极电极。接下来，说明根据第一实施的第一修改例。图10为杂质浓度分布，其中增大了 p 型基极区中的杂质注入能量，以便在表面为P—型的同时进一步增大内部峰值浓度。具体而 言，作为P型杂质的A1被设定在5X 1014/cm2的剂量、2X 1019/cm3的峰值浓度以及1 X 1016/ cm3的表面浓度，而作为源极区中的n型杂质的磷被设定在4X 1015/cm2的剂量、2X 102°/cm3 的峰值浓度以及lXlC^/cm3的表面浓度，并且沟槽的深度被设定为600nm。在该配置中，当抑制穿通时为各自区域实现了 2X1018/cm3和2X102°/cm3的高沟 槽表面浓度，并且挖掘沟槽以在P型基极区与n型源极区之间提供接触，从而可以减小接触 电阻。此外，将n型源极区的最上表面(与栅极电介质接触的表面)的杂质(磷)浓度减 小到lXlC^/cm3，从而进一步改善栅极电介质的可靠性和击穿屈服。在DIM0SFET中，可以通过控制注入到p型基极区中的A1离子的量或通过用例如 氮的反掺杂(counter-doping)来控制表面p_浓度，以获得希望的阈值电压。在该情况下， 可以进一步增加注入到p型基极区103中的A1离子的量，并可以进一步减小沟槽的p型接 触电阻。接下来，说明作为第二修改例的应用到IGBT的情况。在IGBT的情况下，仅仅需要 将SiC衬底改变为p+型衬底111，并且通过n型层112外延生长n_型SiC层102，如图11 所示。作为另一制造方法，还可以通过从n_型SiC层102的背表面开始的依次的n型杂质 和P型杂质离子注入来形成IGBT。如上所述，根据第一实施例，n型源极区具有其中浓度沿深度方向增加的梯度，因 此，栅极电介质被形成在低浓度区域上，从而可以预期改善栅极电介质的可靠性、降低栅极 泄漏以及改善击穿屈服。此外，因为源极电极被设置为嵌入在这样的沟槽中，该沟槽被设置在其中n型源 极区与P型基极区邻接的部分的表面中，因此源极电极可以与n型源极区和p型基极区的 高浓度部分接触，从而在n型区和p型区中均实现了低导通电阻。因此，本实施例的半导体器件不需要为了与p型基极区接触而形成常规形成的P+ 型区域，因此结构简单，易于制造并利于小型化。此外，在常规DIM0SFET的光刻步骤中不需 要新掩模就可获得本实施例的结构，并且同样在这一方面，本实施例中的半导体器件易于 制造并利于小型化。(第二实施例)图12为示出了根据本发明的第二实施例的DIM0SFET的配置的截面图。在图12 中，在包含浓度为约5X 1018到IX 1019/cm3的n型杂质的六方4H_SiC衬底(n+衬底)201 上，形成SiC层(rT层)202，层202包括约5 X 1015到2 X 1016/cm3的n型杂质浓度并具有约 5到10 y m的厚度。在SiC层202上，以900nm的厚度形成p型基极层203，以使作为p型 杂质的铝(A1)的浓度从表面沿深度方向从约lX1016/cm3变化到2X1019/cm3(峰值浓度)。
在p型基极层203的表面中，形成450nm深度的n型源极区204和与源极区204 形成在相同高度上的n型区214a，还形成用于将n型SiC层202连接到n型区214a的接触 214b。向n型源极区204和n型区214a添加作为n型杂质的氮(N)，并且浓度从表面沿深 度方向从约IX 1018/cm3变化到2X 102°/cm3(峰值浓度)。沿图12中的线A-A的截面图中 的深度方向n型杂质浓度分布与第一实施例的图2中的分布相似。从p型基极层203的外侧到n型源极区204的一部分，在p型基极层203和n型 源极区204的表面中形成具有350nm的深度的沟槽，并且在该沟槽内形成源极电极208。在从源极区204的表面的边缘区域延伸到基极层203和SiC层214a的表面的部 分中，跨过这些区域形成具有约80nm厚度的栅极电介质205。在栅极电介质205上形成由 多晶硅构成的栅极电极206。此外，在SiC衬底201的下表面上形成漏极电极207。同样在第二实施例的半导体器件中，p型基极层203的与栅极电介质205直接接 触的表面被形成为具有IX 1016/cm3的相对低的杂质浓度，但其与源极电极208接触的表面 (即，沟槽的底部)被形成为具有lX1018/cm3的相对高的浓度。因此，p型基极层203可以 与源极电极208欧姆接触。另一方面，n型源极区204的与栅极电介质205直接接触的表面被形成为具有 lX1018/cm3的相对低的杂质浓度，但其与源极电极208接触的表面(即，沟槽的底部)被形 成为具有2X 102°/cm3的相对高的浓度(n+)。因此，n型基极区204可以与源极电极208欧 姆接触。在这样的配置中，与源极区204接触的栅极电介质205的粗糙度和结晶性得到改 善，这使得可以减小由粗糙度导致的反型沟道迁移率的降低，从而改善了栅极电介质205 的可靠性。此外，不再需要迄今执行的向P型基极层203中的p+离子注入，这导致了简化 的工艺。此外，在第二实施例中，在使用单个掩模形成源极区204的同时在p型基极层203 的表面中形成了连接到漂移层(drift layer)202的n型区214a，并可以形成固定长度的沟 道区。这使M0SFET具有均勻的特性。接下来，参考图13到18说明制造上述半导体器件的方法。首先，如图13所示， 在以lX1019/cm3的杂质浓度包含氮作为n型杂质并具有300 ym的厚度和六方晶格的低 阻4H-SiC衬底201上，通过外延生长方法形成高阻(n_型)SiC层202，该SiC层202以约 lX1016/cm3的表面杂质浓度包含氮(N)作为n型杂质并具有10 ym的厚度。虽然这里使用 氮(N)作为n型杂质，但也可以使用诸如磷(P)的其他杂质。可替代地，可以组合使用氮和 磷。然后，进行向SiC层202中的A1离子注入。在以下条件下进行A1离子注入衬底 温度Tsub =室温到500°C (在这里，采用室温)，加速能量Eacc = 600keV,并且总剂量小 =2.5X1014/cm2。结果，形成包含p型杂质的基极层203，如图13所示。然后，如图14所示，通过离子注入在基极层230中同时选择性地形成源极区204 和n型区214a。具体而言，在衬底被加热到约600°C的温度并在包括400keV的加速能量和 3X1015/cm2的总剂量的条件下进行磷(P)离子注入。此时，在沿图14中的线A-A的方向上 的杂质浓度分布被示于图2中，如上所述。随后，通过在约1600°C下的热处理来激活注入的 杂质。
然后，如图15所示，通过磷(P)离子注入，形成将n型区214a连接到漂移层202 的n+型接触214b。然后，如图16所示，通过例如热氧化方法或CVD方法，跨过源极区204、基极层203 以及n型区214a而选择性地形成栅极电介质205。此时，源极区204的与栅极电介质205直 接接触的表面被形成为具有如上所述的1 X 1018/cm3的相对低的杂质浓度，并且这抑制了由 高温处理导致的表面粗糙化，因而可以在源极区204上形成平坦而致密的栅极电介质205， 从而实现栅极电介质205的长期可靠性的显著改善。此时，p型基极层203的与栅极电介 质205接触的表面的杂质浓度同样为lX1018/cm3。此外，通过CVD方法在栅极电介质205 上形成多晶硅层，并通过光刻或RIE方法构图多晶硅层以形成栅极电极206。然后，如图17所示，形成覆盖栅极电极206的抗蚀剂209，并使用抗蚀剂209作为 掩模，通过诸如RIE的各向同性蚀刻在n型源极区204和p型基极层103的表面中形成沟 槽210。此时，暴露于沟槽底部中的n型源极区为具有约2X 102°/cm3的杂质浓度的n+型， 并与稍后形成的源极电极形成令人满意的欧姆接触。然后，如图18所示，通过气相沉积在整个表面上形成Ni膜，并且通过剥离方法选 择性地形成源极电极208。此外，还通过气相沉积Ni膜而在背表面上形成漏极电极207。最 终，在950°C下进行约五分钟的烧结处理，以在源极电极208与漏极电极207之间提供令人 满意的欧姆接触。从而，完成了在图17中示出的第二实施例的DIM0SFET。在如上所述制造的DIM0SFET中，在源极区204内的与栅极电介质205直接接触的 相关部分中以相对低的浓度形成n型杂质，以便抑制由约1600°C的高温处理导致的源极区 上的表面粗糙化，从而可以在该区域上获得平坦且致密的栅极电介质，此外，还可以极大程 度地改善栅极电介质205的可靠性。此外，使用与源极区204相同的掩模在p型基极层203的表面中形成了被连接到 漂移层202的n型区214a，由此可以形成固定长度的沟道区。这使M0SFET具有均勻的特 性。此外，不言而喻，如果形成P型基础衬底，则可以与第一实施例中一样地形成 IGBT。(第三实施例)图19为示出了根据本发明第三实施例的水平DIM0SFET的配置的截面图。该 DIM0SFET基本上被视为第一实施例中的DIM0SFET的水平类型。在图19中，在添加有氮的 n型碳化硅衬底300 (N)的左上位置处选择性地形成p型基极区303和在其中形成的源极 区304，这与第一实施例相同。邻近p型基极区303，在碳化硅衬底300上形成添加有氮的 低浓度第三碳化硅区302 (N)。如上所述，形成900nm厚度的p型基极区303，以便作为p型杂质的铝(A1)的浓度 从表面沿深度方向从约1 x 1016变化到2X 1019/cm3(峰值浓度)。形成深度为500nm的n型源极区304，以便作为n型杂质的氮(N)的浓度从表面沿 深度方向从约IX 1018/cm3变化到2X 102°/cm3 (峰值浓度)。在沿图19中的A-A线的截面 图中的深度方向n型杂质浓度分布与图2中的分布相似。从p型基极区303的外侧到n型源极区304的一部分，在p型基极区303和n型 源极区304的表面中形成具有350nm的深度的沟槽，并且在该沟槽内形成源极电极(第一电极)308。在从源极区304的表面的边缘区域延伸到基极区303和n型区302的表面的部分 中，跨过这些区域形成具有约50nm厚度的栅极电介质305。在栅极电介质305上形成由多 晶硅构成的栅极电极306。在n型区302的右上位置处，与p型基极区303分离地形成添加有P的n型漏极 区301，在n型漏极区301上形成漏极电极(第二电极)307。用电介质311选择性地覆盖 n型区302和漏极区301的上表面。接下来，参考图20到24说明制造上述DIM0SFET的方法。首先，如图20所示，在 包含氮作为n型杂质并具有约300 u m的厚度和六方晶格的低阻4H_SiC衬底300上，通过 外延生长方法顺序地形成高阻(n_型)SiC层302，该SiC层302以1 X 1016/cm3的表面杂质 浓度包含氮(N)作为n型杂质并具有600nm的厚度。然后，如图21所示，进行向SiC层302中的A1离子注入。在以下条件下进行A1 的多阶段离子注入衬底温度Tsub =室温到600°C (在这里，采用室温)，加速能量Eacc = 600keV，且总剂量小=2. 5X1014/cm2。结果，形成包含p型杂质的基极区303。然后，通过离子注入在基极区303中选择性地形成源极区304。具体而言，在衬底 被加热到约600°C的温度并在包括400keV的加速能量和3X 1015/cm2的总剂量的条件下进 行磷(P)离子注入。此时，在沿图20中的线A-A的方向上的杂质浓度分布如图2所示，如 上所述。随后，通过在约1600°C下的热处理来激活注入的杂质。然后，与p型基极层分离地在n型区302中形成n+型漏极区301。然后，如图22所示，通过例如热氧化方法或CVD方法，跨过SiC层302、基极区303 以及源极区304而选择性地形成栅极电介质305。此外，部分地在SiC区302的上表面上 和漏极区301的上表面上选择性地形成电介质311。此时，源极区域304的与栅极电介质 305直接接触的表面被形成为具有如上所述的lX1018/cm3的相对低的杂质浓度，并且这抑 制了由高温处理导致的表面粗糙化，因而可以在源极区304上形成平坦而致密的栅极电介 质305，从而实现栅极电介质305的长期可靠性的显著改善。此时，p型基极区303的与栅 极电介质305接触的表面的杂质浓度同样为lX1018/cm3。此外，通过CVD方法在栅极电介 质305上形成多晶硅层，并通过光刻或RIE方法构图多晶硅层以形成栅极电极306。然后，如图23所示，形成覆盖栅极电极306的抗蚀剂309，并使用抗蚀剂309作为 掩模，通过诸如RIE的各向同性蚀刻在n型源极区304和p型基极区303的表面中形成沟 槽310。此时，暴露于沟槽底部中的n型源极区为具有约2X 102°/cm3的杂质浓度的n+型， 并与稍后形成的源极电极形成令人满意的欧姆接触。然后，如图24所示，在已经去除了漏极区301上的抗蚀剂掩模309之后，通过气相 沉积在整个表面上形成Ni膜312，并且通过剥离方法选择性地形成源极电极308和漏极电 极307。最终，在950°C下进行约五分钟的烧结处理，从而为源极电极308和漏极电极307 提供令人满意的欧姆接触。从而，完成了在图19中示出的第三实施例的水平DIM0SFET。如上所述，在第三实施例的DIM0SFET中，如同第一实施例，在源极区304内的与栅 极电介质305直接接触的相关部分中以相对低的浓度形成n型杂质，以便抑制由约1600°C 的高温处理导致的源极区上的表面粗糙化，从而可以在该区域上获得平坦且致密的栅极电 介质，此外，还可以极大程度地改善栅极电介质305的可靠性。
权利要求
一种半导体器件，其特征在于包括第一导电类型或第二导电类型的碳化硅衬底，其具有彼此相反的第一主表面和第二主表面；第一导电类型的碳化硅层，其形成在所述碳化硅衬底的所述第一主表面上；第二导电类型的第一碳化硅区，其形成在所述碳化硅层的表面上；第一导电类型的第二碳化硅区，其形成在所述第一碳化硅区的表面内；栅极电介质，其连续地形成在所述碳化硅层、所述第二碳化硅区、以及介于所述碳化硅层与所述第二碳化硅区之间的所述第一碳化硅区的表面上；栅极电极，其形成在所述栅极电介质上；第一电极，其嵌入在沟槽中，所述沟槽被选择性地形成在这样的区域中，该区域包括所述第一碳化硅区与所述第二碳化硅区邻接的部分；以及第二电极，其形成在所述碳化硅衬底的所述第二主表面上。
2.根据权利要求1的半导体器件，其特征在于，所述第一碳化硅区的与所述栅极电介 质接触的部分中的杂质浓度低于所述第一碳化硅区的在所述沟槽的底表面处的杂质浓度。
3.根据权利要求1的半导体器件，其特征在于，所述第二碳化硅区的与所述栅极电介 质接触的部分中的杂质浓度低于所述第二碳化硅区的在所述沟槽的底表面处的杂质浓度。
4.根据权利要求1的半导体器件，其特征在于，所述第一碳化硅区包含作为杂质的铝， 并且在所述第一碳化硅区的与所述栅极电介质接触的部分中的铝的浓度小于IX IO1Vcm3t5
5.根据权利要求1的半导体器件，其特征在于，所述第二碳化硅区包含作为杂质的磷， 并且在所述第二碳化硅区的与所述栅极电介质接触的部分中的磷的浓度小于lX1019/cm3。
6.根据权利要求1的半导体器件，其特征在于，所述第一碳化硅区包含作为杂质的铝， 并且在所述沟槽的底表面处的所述第一碳化硅区中的铝的浓度为IXlO1Vcm3或更大。
7.根据权利要求1的半导体器件，其特征在于，所述第二碳化硅区包含作为杂质的磷， 并且所述第二碳化硅区的在所述沟槽中暴露的表面中的磷的浓度为lX1019/cm3或更大。
8.一种半导体器件，其特征在于包括第一导电类型或第二导电类型的碳化硅衬底，其具有彼此相反的第一主表面和第二主 表面；第一导电类型的碳化硅层，其形成在所述碳化硅衬底的所述第一主表面上； 第二导电类型的第一碳化硅区，其形成在所述碳化硅层的表面上； 第一导电类型的第二碳化硅区，其与所述第一碳化硅区分离地形成在所述第二碳化硅 层的表面中并具有与所述第一碳化硅区相同的深度和相同的杂质浓度分布；第一导电类型的第三碳化硅区，其将所述第二碳化硅区连接到所述第一碳化硅层； 栅极电介质，其连续地形成在所述第一碳化硅区、所述第二碳化硅区、以及介于所述第 一碳化硅区与所述第二碳化硅区之间的所述第二碳化硅层的表面上； 栅极电极，其形成在所述栅极电介质上；第一电极，其嵌入在沟槽中，所述沟槽被选择性地形成在这样的区域中，该区域包括所 述第一碳化硅区与所述第二碳化硅区邻接的部分；以及第二电极，其形成在所述碳化硅衬底的所述第二主表面上。
9.根据权利要求8的半导体器件，其特征在于，所述第一碳化硅区的与所述栅极电介质接触的部分中的杂质浓度低于所述第一碳化硅区的在所述沟槽的底表面处的杂质浓度。
10.根据权利要求8的半导体器件，其特征在于，所述第二碳化硅区的与所述栅极电介 质接触的部分中的杂质浓度低于所述第二碳化硅区的在所述沟槽的底表面处的杂质浓度。
11.根据权利要求8的半导体器件，其特征在于，所述第一碳化硅区包含作为杂质的 铝，并且在所述第一碳化硅区的与所述栅极电介质接触的部分中的铝的浓度小于IXlO17/
12.根据权利要求8的半导体器件，其特征在于，所述第二碳化硅区包含作为杂质的 磷，并且在所述第二碳化硅区的与所述栅极电介质接触的部分中的磷的浓度小于IXlO19/
13.根据权利要求8的半导体器件，其特征在于，所述第一碳化硅区包含作为杂质的 铝，并且在所述沟槽的底表面处的所述第一碳化硅区中的铝的浓度为1 X IO1Vcm3或更大。
14.根据权利要求8的半导体器件，其特征在于，所述第二碳化硅区包含作为杂质的 磷，并且所述第二碳化硅区的在所述沟槽中暴露的表面中的磷的浓度为lX1019/cm3或更 大。
15.一种半导体器件，其特征在于包括 碳化硅衬底；第二导电类型的第一碳化硅区，其形成在所述碳化硅衬底的上表面上； 第一导电类型的第二碳化硅区，其形成在所述第一碳化硅区的上表面内； 第一导电类型的第三碳化硅区，其与所述第一碳化硅区邻近地形成在所述碳化硅衬底 的上表面上；第一导电类型的第四碳化硅区，其与所述第一碳化硅区分离地形成在所述第三碳化硅 区的上表面上；栅极电介质，其连续地形成在所述第三碳化硅区、所述第二碳化硅区、以及介于所述第 三碳化硅区与所述第二碳化硅区之间的所述第一碳化硅区的上表面上； 栅极电极，其形成在所述栅极电介质上；第一电极，其嵌入在沟槽中，所述沟槽被选择性地形成在这样的区域中，该区域包括所 述第二碳化硅区与所述第一碳化硅区邻接的部分；以及 第二电极，其形成在所述第四碳化硅区的上表面上。
16.根据权利要求15的半导体器件，其特征在于，所述第一碳化硅区的与所述栅极电 介质接触的部分中的杂质浓度低于所述第一碳化硅区的在所述沟槽中暴露的表面中的杂 质浓度。
17.根据权利要求15的半导体器件，其特征在于，所述第二碳化硅区的与所述栅极电 介质接触的部分中的杂质浓度低于所述第二碳化硅区的在所述沟槽中暴露的表面中的杂 质浓度。
18.根据权利要求15的半导体器件，其特征在于，所述第一碳化硅区包含作为杂质的 铝，并且在所述第一碳化硅区的与所述栅极电介质接触的部分中的铝的浓度小于IXlO17/
19.根据权利要求15的半导体器件，其特征在于，所述第二碳化硅区包含作为杂质的 磷，并且在所述第二碳化硅区的与所述栅极电介质接触的部分中的磷的浓度小于IXlO19/
20.根据权利要求15的半导体器件，其特征在于，所述第一碳化硅区包含作为杂质的 铝，并且所述第一碳化硅区的在所述沟槽中暴露的表面中的铝的浓度为IXlO1Vcm3或更 大。
21.根据权利要求15的半导体器件，其特征在于，所述第二碳化硅区包含作为杂质的 磷，并且所述第二碳化硅区的在所述沟槽中暴露的表面中的磷的浓度为lX1019/cm3或更 大。
全文摘要
一种半导体器件包括第一导电类型或第二导电类型的碳化硅衬底(101)；第一导电类型的SiC层(102)，其形成在SiC衬底(101)的第一主表面上；第二导电类型的第一SiC区(103)，其形成在SiC层(102)的表面上；第一导电类型的第二SiC区(104)，其形成在第一SiC区(103)的表面内；栅极电介质(105)，其连续地形成在SiC层(102)、第二SiC区(104)、以及介于SiC层(102)与第二SiC区(104)之间的第一SiC区(103)的表面上；栅极电极(106)，其形成在栅极电介质(105)上；第一电极(108)，其嵌入在沟槽中，该沟槽被选择性地形成在第一SiC区(103)与第二SiC区(104)邻接的部分中；以及第二电极(107)，其形成在SiC衬底(101)的第二主表面上。
文档编号H01L29/36GK101933146SQ20098010357
公开日2010年12月29日 申请日期2009年1月14日 优先权日2008年1月31日
发明者四户孝, 河野洋志, 铃木拓马 申请人:株式会社东芝