专利名称：半导体集成电路器件及其制造方法
技术领域：
本发明涉及一种半导体集成电路器件(下文也称为半导体器件)及其制造方法、 具体地涉及如下技术，该技术有效应用于涉及焊盘电极的外围区域、比如基于铝的键合焊 盘的外围区域的技术。
背景技术：
日本专利待审公开号2006-303452 (专利文献1)或者USP-2006-0249845 (专利文 献2)公开一种将基于铝的键合焊盘用氮化硅膜等在其全表面(包括在其上表面的外围区 域的边缘部分抗反射膜如氮化钛膜的侧面)之上覆盖以便防止基于铝的焊盘由于在焊盘 部分的外部潮气等所致的单元反应所引起的洗脱的技术。日本专利待审公开号2007-103593 (专利文献3)公开一种将基于铝的键合焊盘用 氮化硅膜等在其全表面(包括在其上表面的外围区域的边缘部分抗反射膜如氮化钛膜的 侧面)之上覆盖以便防止基于铝的焊盘由于在焊盘部分的潮气等所致的局部单元影响所 引起的洗脱的技术。
发明内容
在LSI或者半导体集成电路器件的当前制造工艺中，在组装器件的步骤(比如树 脂密封步骤)之后通常为在高温度(比如近似范围从85°C至130°C )和高湿度(比如约 80% RH)的环境中的电压施加测试(高温度和高湿度测试)。对于该测试，本发明的发明人 在高温度和高湿度测试期间发现作为抗反射膜的氮化钛膜从上方膜出现分离以及在施加 有正电压的基于铝的键合焊盘的上表面的边缘部分在氮化钛膜中生成裂缝这一现象，该现 象归因于由潮气经过密封树脂等侵入生成氮化钛膜的氧化和膨胀引起的电化学反应。已经完善本发明以解决这些问题。本发明已经鉴于上述境况孕育而出并且提供一种用于制造高度可靠的半导体集 成电路器件的工艺。本发明的其它目的和新特征将从本说明书和附图的描述中变得清楚。下文简要地说明在本申请中公开的本发明之中的典型发明的概况。本申请的一项发明在于在基于铝的键合焊盘的外围区域以环或者缝形状去除焊 盘之上的氮化钛膜。下文简要地说明在本申请中公开的本发明之中的典型发明所取得的效果。在基于铝的键合焊盘的外围区域以环或者缝形状去除焊盘之上的氮化钛膜，由此 防止钛氧化的影响向焊盘以外传播。
图1是图示了实施例1的半导体集成电路器件的芯片(第一主表面)以内的布局 的示意平面图(同样适用于实施例2至5)；图2图示了密封有图1中的芯片的BGA封装的正视横截面图；图3图示了在本申请的实施例1的半导体集成电路器件的芯片(第一主表面)以 内的布局中与焊盘的外围区域中的放大部分R对应的键合焊盘部分的外围区域的放大平 面图；图4图示了给定在与图3对应的部分在接线键合之后的状态时键合焊盘部分的外 围区域的放大平面图；图5图示了图3中的X-X’截面的芯片横截面图；图6图示了图3中的Y-Y’截面的芯片横截面图；图7图示了在制造本申请的实施例1的半导体集成电路器件的方法中与图3中的 X-X'截面对应的器件横截面流程图(形成辅助绝缘膜的步骤)；图8图示了在制造本申请的实施例1的半导体集成电路器件的方法中与图3中的 X-X'截面对应的器件横截面流程图(形成用于图案化氮化钛膜去除部分的抗蚀剂膜的步 骤)；图9图示了在制造本申请的实施例1的半导体集成电路器件的方法中与图3中的 X-X'截面对应的器件横截面流程图(形成氮化钛膜去除部分的步骤)；图10图示了在制造本申请的实施例1的半导体集成电路器件的方法中与图3中 的X-X’截面对应的器件横截面流程图(形成绝缘表面保护膜的步骤)；图11图示了在制造本申请的实施例1的半导体集成电路器件的方法中与图3中 的X-X’截面对应的器件横截面流程图(形成焊盘开口的步骤)；图12图示了在本申请的实施例2的半导体集成电路器件的芯片(第一主表面) 以内的布局中与焊盘的外围区域中的放大部分R对应的键合焊盘部分的外围区域的放大 平面图；图13图示了图12中的X-X，截面的芯片横截面图；图14图示了图12中的A-A’截面的芯片横截面图；图15图示了图12中的Y-Y，截面的芯片横截面图；图16图示了在本申请的实施例3的半导体集成电路器件的芯片(第一主表面) 以内的布局中与焊盘的外围区域中的放大部分R对应的键合焊盘部分的外围区域的放大 平面图；图17图示了图16中的Y-Y，截面的芯片横截面图；图18图示了在本申请的实施例4的半导体集成电路器件的芯片(第一主表面) 以内的布局中与焊盘的外围区域中的放大部分R对应的键合焊盘部分的外围区域的放大 平面图；图19图示了图18中的X-X，截面的芯片横截面图；图20图示了图18中的Y-Y，截面的芯片横截面图；图21图示了在制造本申请的实施例4的半导体集成电路器件的方法中与图18中的X-X’截面对应的器件横截面流程图(形成绝缘表面保护膜的步骤)；图22图示了在制造本申请的实施例4的半导体集成电路器件的方法中与图18中 的X-X’截面对应的器件横截面流程图(形成用于图案化氮化钛膜去除部分和焊盘开口的 抗蚀剂膜的步骤)；图23图示了在本申请的实施例5的半导体集成电路器件的芯片(第一主表面) 以内的布局中与焊盘的外围区域中的放大部分R对应的键合焊盘部分的外围区域的放大 平面图；图24图示了图23中的X_X，截面的芯片横截面图；图25图示了图23中的Y_Y，截面的芯片横截面图；图26图示了在制造本申请的实施例5的半导体集成电路器件的方法中与图23中 的X-X’截面对应的器件横截面流程图(形成辅助绝缘膜的步骤)；图27图示了在制造本申请的实施例5的半导体集成电路器件的方法中与图23中 的X-X’截面对应的器件横截面流程图(形成用于图案化氮化钛膜去除部分的抗蚀剂膜的 步骤)；图28图示了在制造本申请的实施例5的半导体集成电路器件的方法中与图23中 的X-X’截面对应的器件横截面流程图(形成氮化钛膜去除部分的步骤)；图29图示了在制造本申请的实施例5的半导体集成电路器件的方法中与图23中 的X-X’截面对应的器件横截面流程图(形成绝缘表面保护膜的步骤)；并且图30图示了在制造本申请的实施例5的半导体集成电路器件的方法中与图23中 的X-X’截面对应的器件横截面流程图(形成焊盘开口的步骤)。
具体实施例方式[实施例的概况]下文将描述在本申请中公开的典型发明的概况。1. 一种半导体集成电路器件，包括(a)半导体芯片，具有第一主表面和第二主表面；(b)在半导体芯片的第一主表面 之上提供的基于铝的金属膜图案；(c)氮化钛膜，覆盖基于铝的金属膜图案的上表面；(d) 绝缘表面保护膜，覆盖包括氮化钛膜的上表面的半导体芯片的第一主表面；(e)键合焊盘 开口，形成于绝缘表面保护膜中；(f)第一开口部分，对应于键合焊盘开口形成于氮化钛膜 中；以及(g)第二开口部分，在第一开口部分的附近形成于氮化钛膜中。2.根据上述1的半导体集成电路器件，其中基于铝的金属膜图案的第二开口部分 由绝缘表面保护膜覆盖。3.根据上述2的半导体集成电路器件，其中绝缘表面保护膜是层积膜，该层积膜 包含作为下层的基于氧化硅的膜和作为上层的基于氮化硅的膜。4.根据上述1或者3的半导体集成电路器件，其中氮化钛膜由绝缘表面保护膜覆 盖，并且第二开口部分未由绝缘表面保护膜覆盖。5.根据上述1至4中的任一项的半导体集成电路器件，其中钝化膜形成于第二开 口部分的基于铝的金属膜图案的表面之上。6.根据上述1至5中的任一项的半导体集成电路器件，其中第二开口部分的宽度在从0.3至10微米的范围内。7.根据上述1至6中的任一项的半导体集成电路器件，其中第一开口部分的宽度 大于第二开口部分的宽度。8.根据上述1至7中的任一项的半导体集成电路器件，其中第二开口部分以环形 状形成以便包围第一开口部分。9.根据上述1至8中的任一项的半导体集成电路器件，其中第一开口部分具有接 线键合区域和晶片测试探测接触区域。10.根据上述1至9中的任一项的半导体集成电路器件，其中在晶片测试探测接触 区域中的针迹线部分中去除基于铝的金属膜图案的表面上的钝化膜。11.根据上述1至9中的任一项的半导体集成电路器件，其中基于铝的金属膜图案 具有其中包含第一开口部分的键合焊盘部分和与之耦合的布线部分，并且第二开口部分形 成于键合焊盘部分与布线部分之间的边界附近。12.根据上述1至11中的任一项的半导体集成电路器件，还包括(h)全部由无卤 素树脂密封的半导体芯片的第一主表面、基于铝的金属膜图案、氮化钛膜、第一开口部分和 第二开口部分。另外，下文将描述在本申请中公开的其它发明的概况。13. 一种制造半导体集成电路器件的方法，包括以下步骤(a)通过图案化金属合 成膜来形成金属合成膜图案，该金属合成膜包含在半导体晶片的器件表面之上的多层布线 层之上形成的下层阻挡金属膜、中间层基于铝的金属膜和上层阻挡金属膜；(b)在包括金 属合成膜图案的上表面的半导体晶片的器件表面的几乎整个表面之上形成绝缘表面保护 膜；(c)在步骤(b)之后和在步骤(d)之前在绝缘表面保护膜中形成键合焊盘开口 ；(d)在 上层阻挡金属膜的与键合焊盘开口对应的部分形成第一开口部分；并且(e)在第一开口部 分的附近在上层阻挡金属膜中形成第二开口部分。14.根据上述13的制造半导体集成电路器件的方法，其中在步骤(b)和(d)之前 执行步骤(e)。15.根据上述13的制造半导体集成电路器件的方法，其中在步骤(b)和(c)之后 接近同时执行步骤(d)和(e)。16.根据上述13的制造半导体集成电路器件的方法，其中绝缘表面保护膜是层积 膜，该层积膜包含作为下层的基于氧化硅的膜和作为上层的基于氮化硅的膜。17.根据上述15的制造半导体集成电路器件的方法，其中通过使用相同蚀刻掩模 连续处理绝缘表面保护膜和上层阻挡金属膜来执行步骤(d)和(e)。18.根据上述13至17中的任一项的制造半导体集成电路器件的方法，其中第二开 口部分的宽度在从0. 3至10微米的范围内。19.根据上述13至18中的任一项的制造半导体集成电路器件的方法，其中第一开 口部分的宽度大于第二开口部分的宽度。20.根据上述13至19中的任一项的制造半导体集成电路器件的方法，其中第二开 口部分以环形状形成以便包围第一开口部分。21.根据上述13至20中的任一项的制造半导体集成电路器件的方法，其中金属合 成膜图案具有其中包含第一开口部分的键合焊盘部分和与之耦合的布线部分，并且第二开口部分形成于键合焊盘部分与布线部分之间的边界附近。22.根据上述13至21中的任一项的制造半导体集成电路器件的方法，还包括以下 步骤(f)在步骤(a)、(d)和(e)之后向中间层基于铝的金属膜的暴露表面部分施加钝化处理。23.根据上述13至22中的任一项的制造半导体集成电路器件的方法，还包括以下 步骤(g)在步骤(a)至(e)之后通过在第一开口部分让探针与中间层基于铝的金属膜的 表面接触并且破坏其表面之上的钝化膜以建立接触来执行晶片探测检查。24.根据上述23的制造半导体集成电路器件的方法，还包括以下步骤(h)在步骤 (g)之后用无卤素树脂密封金属合成膜的上表面。另外，下文将描述在本申请中公开的其它发明的概况。25. 一种半导体集成电路器件，包括(a)半导体芯片，具有第一主表面和第二主 表面；(b)在半导体芯片的第一主表面之上提供的多个基于铝的键合焊盘；(c)绝缘表面保 护膜，覆盖第一主表面和各键合焊盘的外围区域；以及(d)第一开口，在形成于各键合焊盘 之上的绝缘表面保护膜中，其中各键合焊盘上无氮化钛膜。26.根据上述25的半导体集成电路器件，其中键合焊盘沿着芯片的边缘部分在第 一方向上布置成行。27.根据上述25或者26的半导体集成电路器件，其中各键合焊盘整体地耦合到相 同层中的基于铝的布线，并且氮化钛膜形成于布线之上。28.根据上述25至27中的任一项的半导体集成电路器件，其中绝缘表面保护膜覆 盖氮化钛膜的上表面和侧面。29.根据上述25至28中的任一项的半导体集成电路器件，其中各键合焊盘具有接 近矩形形状并且具有键合接线被耦合到的键合区域和探针与之接触的接触区域。30.根据上述25至29中的任一项的半导体集成电路器件，其中各键合焊盘的暴露 部分除了接触区域的部分之外由基于氧化铝的钝化膜覆盖。31.根据上述25至30中的任一项的半导体集成电路器件，还包括(e)无卤素密 封树脂构件，覆盖半导体芯片的第一主表面、键合焊盘和绝缘表面保护膜。32.根据上述25至31中的任一项的半导体集成电路器件，其中氮化钛膜未存在于 布线的各键合焊盘附近而存在于与第一方向正交的第二方向上的其它部分中。另外，下文 将描述在本申请中公开的其它发明的概况。33. 一种制造半导体集成电路器件的方法，包括以下步骤(a)在半导体晶片的第 一主表面之上的第一绝缘膜之上形成基于铝的金属膜；(b)在基于铝的金属膜之上形成氮 化钛膜；(c)通过图案化包含基于铝的金属膜和氮化钛膜的合成膜来形成变为多个键合焊 盘的合成膜图案；(d)通过从合成膜图案去除氮化钛膜来暴露各键合焊盘的上表面；(e)在 半导体芯片的第一主表面之上和在各键合焊盘之上形成绝缘表面保护膜；并且(f)在各键 合焊盘之上的绝缘表面保护膜中形成第一开口。34.根据上述33的制造半导体集成电路器件的方法，其中键合焊盘沿着芯片的边 缘部分在第一方向上布置成行。35.根据上述33或者34的制造半导体集成电路器件的方法，其中合成膜图案包含 与各键合焊盘的层相同的层中的基于铝的布线。
36.根据上述35的制造半导体集成电路器件的方法，其中绝缘表面保护膜覆盖氮 化钛膜的上表面和侧面。37.根据上述33至36中的任一项的制造半导体集成电路器件的方法，其中各键合 焊盘具有接近矩形形状并且具有键合接线被耦合到的键合区域和探针与之接触的接触区 域。38.根据上述33至37中的任一项的制造半导体集成电路器件的方法，其中各键合 焊盘的暴露部分除了接触区域的部分之外由基于氧化铝的钝化膜覆盖。39.根据上述33至38中的任一项的制造半导体集成电路器件的方法，还包括以下 步骤(g)在步骤(f)之后通过用无卤素树脂构件覆盖于其上来密封半导体芯片的第一主 表面、键合焊盘和绝缘表面保护膜。40.根据上述33至39中的任一项的制造半导体集成电路器件的方法，其中在步 骤(d)之后，氮化钛膜未存在于布线的各键合焊盘中而存在于与第一方向正交的第二方向 上的其它部分中。另外，下文将描述在本申请中公开的其它发明的概况。1. 一种半导体集成电路器件，包括(a)半导体芯片，具有第一主表面和第二主表 面；(b)多层布线层，形成于半导体芯片的第一主表面之上；(c) I/O电路区域，形成于半导 体芯片的第一主表面之上；(d)在多层布线层之上提供的基于铝的金属膜图案，该图案具 有键合焊盘部分和将键合焊盘部分与I/O电路区域相互耦合的布线部分；(e)氮化钛膜，覆 盖基于铝的金属膜图案的上表面；(f)绝缘表面保护膜，覆盖多层布线层、基于铝的金属膜 图案和氮化钛膜的上表面；(g)键合焊盘开口，通过穿透氮化钛膜和绝缘表面保护膜来形 成以便对应于键合焊盘部分的内部；以及(h)在除了键合焊盘开口之外的区域部分在基于 铝的金属膜图案之上提供的氮化钛膜去除部分，其中键合焊盘开口和氮化钛膜去除部分未 相互耦合。2.根据上述1的半导体集成电路器件，其中氮化钛膜去除部分具有以环形状提供 以便包围键合焊盘部分以内的键合焊盘开口的第一氮化钛膜去除部分。3.根据上述1的半导体集成电路器件，其中氮化钛膜去除部分具有在键合焊盘部 分与电路部分之间的边界附近提供的第二氮化钛膜去除部分。4.根据上述1的半导体集成电路器件，其中氮化钛膜去除部分具有以环形状提供 以便包围键合焊盘部分中的键合焊盘开口的第一氮化钛膜去除部分和在键合焊盘部分与 电路部分之间的边界附近提供的第二氮化钛膜去除部分。5.根据上述1至4中的任一项的半导体集成电路器件，其中氮化钛膜去除部分由 绝缘表面保护膜覆盖。6.根据上述1至4中的任一项的半导体集成电路器件，其中氮化钛膜去除部分未
由绝缘表面保护膜覆盖。7.根据上述1至6中的任一项的半导体集成电路器件，其中绝缘表面保护膜是层 积膜，该层积膜包含作为下层的基于氧化硅的膜的和作为上层的基于氮化硅的膜。8.根据上述2和4至7中的任一项的半导体集成电路器件，其中第一氮化钛膜去 除部分的宽度在从0. 3至2微米的范围内。9.根据上述3至8中的任一项的半导体集成电路器件，其中第二氮化钛膜去除部分的宽度在从0. 3至10微米的范围内。10.根据上述1至9中的任一项的半导体集成电路器件，其中键合焊盘部分的宽度 大于氮化钛膜去除部分的宽度。11.根据上述1至10中的任一项的半导体集成电路器件，其中键合焊盘开口具有 矩形形状。12.根据上述11的半导体集成电路器件，其中键合焊盘开口具有接线键合区域和 晶片测试探测接触区域。13.根据上述12的半导体集成电路器件，还包括(i)探测标记，在晶片测试探测 接触区域中形成于基于铝的金属膜图案的上表面。14.根据上述12或者13的半导体集成电路器件，还包括(j)键合接线，耦合到接 线键合区域。15.根据上述1至14中的任一项的半导体集成电路器件，还包括(k)密封树脂构 件，覆盖半导体芯片的第一主表面侧。16.根据上述15的半导体集成电路器件，其中密封树脂构件基本上无卤素。17.根据上述13的半导体集成电路器件，其中基于铝的金属膜图案的暴露部分除 了探测标记的部分之外由钝化膜覆盖。18. 一种半导体集成电路器件，包括(a)半导体芯片，具有第一主表面和第二主 表面；(b)多层布线层，形成于半导体芯片的第一主表面之上；(c) I/O电路区域，形成于半 导体芯片的第一主表面之上；(d)在多层布线层之上提供的多个基于铝的金属膜图案，该 图案具有键合焊盘部分和将键合焊盘部分与I/O电路区域相互耦合的布线部分；(e)氮化 钛膜，覆盖各基于铝的金属膜图案的上表面；(f)绝缘表面保护膜，形成为覆盖多层布线 层、基于铝的金属膜图案和氮化钛膜的上表面；(g)键合焊盘开口，通过穿透氮化钛膜和绝 缘表面保护膜来形成以便对应于键合焊盘部分的内部；以及(h)氮化钛膜去除部分，在基 于铝的金属膜图案的部分之上提供以便包含除了键合焊盘开口之外的键合焊盘部分的整 个区域，其中键合焊盘开口和氮化钛膜去除部分在其整个外围之上相互耦合。19.根据上述18的半导体集成电路器件，其中键合焊盘部分沿着芯片的边缘部分 在第一方向上布置成行。20.根据上述18或者19的半导体集成电路器件，其中至少在布线部分的I/O电路 区域附近的各基于铝的金属膜的上表面由氮化钛膜覆盖。21.根据上述18至20中的任一项的半导体集成电路器件，其中氮化钛膜去除部分
由绝缘表面保护膜覆盖。22.根据上述18至21中的任一项的半导体集成电路器件，其中绝缘表面保护膜是 层积膜，该层积膜包含作为下层的基于氧化硅的膜和作为上层的基于氮化硅的膜。23.根据上述18至22中的任一项的半导体集成电路器件，其中键合焊盘开口具有 矩形形状。24.根据上述23的半导体集成电路器件，其中键合焊盘开口具有接线键合区域和 晶片测试探测接触区域。25.根据上述24的半导体集成电路器件，还包括⑴探测标记，在晶片测试探测 接触区域中形成于各基于铝的金属膜图案的上表面。
26.根据上述24或者25的半导体集成电路器件，还包括(j)键合接线，耦合到接 线键合区域。27.根据上述18至26中的任一项的半导体集成电路器件，还包括(k)密封树脂 构件，覆盖半导体芯片的第一主表面侧。28.根据上述27的半导体集成电路器件，其中密封树脂构件基本上无卤素。29.根据上述25的半导体集成电路器件，其中基于铝的金属膜图案的暴露部分除 了探测标记的部分之外由钝化膜覆盖。[在本申请中的描述类型、基本术语及其使用的说明]1.尽管在本申请中有时为了便利而按照需要将实施例的描述划分成多个章节，但 是这些划分的描述并非相互独立或者不同，而除了具体明确表明情况并非如此之外，它们 是一个例子的相应部分，它们中的一个描述是另一描述的部分细节，或者它们是实施例的 部分或者全部的修改等。另外在原则上对于相同部分省略重复说明。此外除了具体明确表 明情况并非如此之外、除了在理论上确定组成的数目之外并且除了根据上下文清楚情况并 非如此之外，实施例的各组成并非必需。另外在本申请中，“半导体集成电路器件”意味着一种主要在半导体芯片等之上 具体将各种晶体管(有源元件)与电阻器、电容器等(例如单晶硅衬底)集成的器件。上 述“各种晶体管”的典型产品包括以M0SFET(金属氧化物半导体场效应晶体管)为代表的 MISFET (金属绝缘体半导体场效应晶体管)。典型集成电路结构包括以将N沟道型MISFET 与P沟道型MISFET组合的CMOS (互补金属氧化物半导体)型为代表的CMIS (互补金属绝 缘体半导体)型集成电路。当前半导体集成电路器件或者LSI (大规模集成)晶片工艺一般划分成两个阶 段第一阶段是从送入(carry-in)硅晶片作为原材料的步骤开始到金属前步骤前后的 FE0L(前端线)阶段，该阶段包括在Ml布线层的下端与栅极电极结构之间形成层间绝缘 膜、形成接触孔、钨塞、掩埋等；而第二阶段是从形成Ml布线层的步骤开始到在基于铝的焊 盘电极之上在最终钝化膜中形成焊盘开口(晶片级封装工艺包括该工艺)的步骤前后的 BE0L (后端线)阶段。关于FE0L阶段，栅极电极图案化步骤、接触孔形成步骤等是需要特别 精细加工的精细加工步骤。另一方面，BE0L阶段在通孔和沟槽形成步骤中、具体在相对低层 的局部布线等中需要特别精细加工(例如约六层的基于铜的大马士革型掩埋布线需要从 Ml到约M4的精细掩埋布线)。术语“丽”(通常N =约1到约15)表示在第N层(从底部 计数)的布线。也就是说，“Ml”表示在第一层中的布线，而M3表示在第三层中的布线。根 据这里给出的例子，有在基于铝的焊盘电极层之下的六层金属布线和直接在基于铝的焊盘 电极层下方的钨通孔层。2.类似地在实施例的描述中，即使在将材料、合成物等描述为“X由A组成”等时， 除了具体明确表明情况并非如此之外并且除了根据上下文清楚情况并非如此之外，并不排 除包括除了 A之外的要素作为一种组成。例如，上述表达对于合成物意味着“X包括A作为 主要成分”。具体而言，类似解译适用于铜布线、金布线、氮化钛、铝层、聚酰亚胺层等。显然，例如“硅材料”等不限于纯硅而是也包括SiGe合金和包含硅作为主要成分 的多成分合金并且还包括含有另一添加物等的硅材料。类似地，术语“氧化硅膜”和“基于 氧化硅的绝缘膜”自然地包括相对纯的未掺杂二氧化硅；FSG(氟硅酸盐玻璃)；基于TE0S
12的氧化硅；SiOC (碳氧化物)；掺杂碳的氧化硅；热氧化膜，比如0SG (有机硅玻璃)、PSG (磷 硅酸盐玻璃)、BPSG (硼磷硅酸盐玻璃)、PSG(磷硅酸盐玻璃)、BPSG (硼磷硅酸盐玻璃)； CVD氧化物膜；涂覆型氧化硅，比如S0G (旋涂玻璃)和NSC (纳米聚类硅石)；向与上述类似 的构件引入空穴的基于硅石的低k绝缘膜(有孔绝缘膜)；以及与以上述材料作为主要结 构要素的其它基于硅的绝缘膜的合成膜。与基于氧化硅的绝缘膜一起，基于氮化硅的绝缘膜在半导体领域中普遍地用作基 于硅的绝缘膜。用于基于氮化硅的膜的材料包括SiN、SiCN、SiNH和SiCNH。除非另有指明， 这里引用的术语“氮化硅”包括SiN和SiNH两者。类似地，除非另有明确指明，术语“SiCN” 包括SiCN和SiCNH两者。虽然SiC具有与SiN类似的性质，但是SiON常常分类为基于氧化硅的绝缘膜。氮化硅膜在SAC(自对准接触)技术中广泛地用作蚀刻停止膜并且也在SMT(应力 记忆技术)中用作应力施加膜。3.类似地对于形状、位置、属性等，尽管用相应优选例子说明它们，但是除了具体 明确表明情况并非如此之外并且除了根据上下文清楚情况并非如此之外，它们各自显然不 严格限于优选例子。4.另外在提到具体数值或者数量时，除了具体明确表明情况并非如此之外、除了 该数值在理论上限于具体数值之外并且除了根据上下文清楚情况并非如此之，该数值或 者数量可以是超过具体数值的数值或者小于具体数值的值。5.尽管“晶片”通常表明半导体集成电路器件(也称为半导体器件和电子器件) 形成于其上的单晶硅晶片，但是“晶片”显然包括外延晶片、S0I衬底、绝缘衬底如LCD玻璃 衬底、半导体层的合成晶片等。这也同样适用于在以下实施例中使用的晶片。[实施例的细节描述]将进一步描述实施例的细节。在各附图中，相同或者相似部分由相同或者相似符 号或者标号表明，并且在原则上将不重复说明。另外在附图中，在相反情况下将使附图变得复杂时或者在从空缺空间清楚地划分 横截面时，甚至从横截面省略影线等。在有关方式中，当在说明等中清楚这一点时，有时甚 至从在平面图中闭合的孔省略背部中的轮廓。另外，甚至为并非横截面的部分提供影线以 便示出该部分并非空缺空间。1.本申请的实施例1的半导体集成电路器件及其制造方法的描述(主要根据图1 至图11)。参照90nm技术节点的高度可靠的CMIS LIS器件的例子给出描述。该描述在子章 节(1-1)中从作为本申请的器件结构的核心部分的焊盘外围结构被应用到的LSI器件的布 局和该LSI器件被并入到的封装结构的概况开始。根据实施例1的焊盘外围结构的特征在于在最终钝化膜下方在各键合焊盘部分 的键合焊盘开口周围形成空间，由此形成其中上层阻挡金属层被去除的环状区域。环状区 域位于键合焊盘开口周围以消除钛氧化的所有起源，因为钛氧化起源存在于键合焊盘开口 的边界。也就是说，即使在异常钛氧化出现于键合焊盘开口的外围上的任一点时，外围的短 的总长度仍然使应力变小并且防止在无机钝化膜等(包括辅助绝缘膜)中生成裂缝。如在章节2中所述，由于具体对异常钛氧化敏感的部分是在键合焊盘的布线部分，所以环状氮化钛膜去除部分不必以闭合形状形成于整个外围之上。例如，可以仅在边界 附近的区域32(图3和其它附图)或者居中于区域32上的部分以线性图案给出氮化钛膜 去除部分。然而即使对于在与键合焊盘的布线侧不同的部分生成的异常钛氧化，一旦在无 机绝缘膜中出现随之发生的裂缝，潮气仍然可能凝结于裂缝中变为新的异常氧化来源。因 此为了进一步提高可靠性，优选以全闭合形状形成图案。该描述给出整体环状(闭合形状)作为环状氮化钛膜去除部分。该形状可以是分 离的环(比如以环形状布置的一组点)。然而，整体形状提供用于截断发展成无机钝化膜等 的裂缝的异常钛氧化的传播路线的更大能力。可以有一种将键合焊盘开口的外围侧面从其外部到内部用防潮无机绝缘膜覆盖 的适用方法。然而该方法具有比如增加蚀刻循环的数目并且粗糙化基于铝的金属的上表面 这样的问题。1-1.本申请的实施例1至5共有的半导体集成电路器件的芯片以内的布局例子 (主要为图1和图2)。图1是图示了本申请的实施例1的半导体集成电路器件的芯片(第一主表面)以 内的布局的示意平面图(同样适用于实施例2至5)。图2图示了密封有图1中的芯片的 BGA封装的正视横截面图。该描述从本申请的实施例1的半导体集成电路器件的芯片中的布局概况开始(同 样适用于实施例2至5)。如图1中所示，在例如基于硅的半导体芯片2的第一主表面2a(与 第二主表面2b的后面相反的一侧)的中心部分提供核心电路区域9。提供包围核心电路区 域9的I/O电路区域6，该I/O电路区域6包含环状电源Vdd干线布线8 (例如由铝焊盘层 构成)、环状电源Vss干线布线7 (例如由铝焊盘层构成)和多个I/O电路。在芯片2的外 围区域中除了 I/O电路区域6的其它区域布置有由沿着芯片2的各边的键合焊盘4(键合 焊盘部分)构造的连串键合焊盘行5。键合焊盘4由铝焊盘层构造。在芯片2的在键合焊 盘行5以外的外围边缘部分提供防护环3以便包围芯片2的外围区域。作为防护环3的最 上层的金属层例如由铝焊盘层制成。在图3等中描述焊盘的外围区域中的放大部分R。这 里作为例子给出的键合焊盘4具有接近矩形形状(拐角部分可以具有圆形部分而外围区域 可以具有作为标记等的变形部分)。键合焊盘4可以具有方形形状或者可以具有包含斜线 或者曲线的形状。该描述采用在核心电路区域9与布置键合焊盘行5的区域之间放置I/O 电路区域6这一例子。然而，I/O电路区域6可以放置于核心电路区域9与防护环3之间 的区域中。在该情况下，可以改进空间的有效使用，因为I/O电路也可以放置于键合焊盘行 5下方。另一方面，对于将I/O电路区域6定位于核心电路区域9与放置键合焊盘行5的 区域之间这一例子，可以提高可靠性，因为保证了在键合焊盘4与I/O电路区域6之间的距 罔。图2图示了作为芯片的最终使用方式的例子的BGA封装11的横截面图。最终使 用方式可以是WLP(晶片级封装)或者其它封装类型，而不是BGA封装。如图2中所示，布 线衬底12 (插入体、单层或者多层布线衬底)例如具有基于玻璃环氧的有机布线衬底核心 材料14，该材料具有通过孔(通孔)17。在有机布线衬底核心材料14的上表面12a和下表 面12b附着有块焊区15、衬底布线19、外部引线21等。阻焊剂膜18按照需要覆盖于其上。 用于耦合封装的焊块16形成于块焊区15之上。半导体芯片2经由粘合剂层22如DAF(管芯附着膜)来管芯键合到布线衬底12的上表面12a上。在半导体芯片2的上表面2a上的 各键合焊盘4例如通过包含金作为主要成分的金键合接线23来耦合到外部引线21。布线 衬底12的上表面12a由例如包含基于环氧的树脂作为主要树脂成分的密封树脂24密封以 便在组件中密封芯片2的上表面2a和接线23。这里使用的个别密封树脂鉴于环境考虑等而优选为不含卤素物质(具体为溴)的 “无卤素树脂”。然而从密封可靠性的观点来看，无卤素树脂可能包含数量比在普通树脂中 的数量更大的其它卤素元素，比如氯。也就是说，基于WEEE (电器和电子设备废弃物)命 令，已经越来越要求用于半导体芯片的封装材料无卤素(1.树脂的氯(Cl)含量重量比为 0. 09%或者更少，2.树脂的溴(Br)含量重量比为0. 09%或者更少，以及3.树脂的锑(Sb) 含量重量比为0.09%或者更少)。然而，封装材料的改变引起并不明显的问题。也就是 说，在产品组装之后在高温度和高湿度环境中的电压施加测试揭示可能出现在铝之上的氮 化钛膜在受到正电压的焊盘部分的侧壁处被氧化、因此产生氮化钛膜从上方膜的分离并且 氮化钛膜的氧化因体积膨胀而引起裂缝、因而导致芯片损坏故障。
1-2.本申请的实施例1中的半导体集成电路器件的焊盘外围结构及其制造方法 的描述(主要为图3至图11)。图3图示了在本申请的实施例1的半导体集成电路器件的芯片(第一主表面)以 内的布局中与焊盘的外围区域中的放大部分R对应的键合焊盘部分的外围区域的放大平 面图。图4图示了给定在与图3对应的部分在接线键合之后的状态时键合焊盘部分的外围 区域的放大平面图。图5图示了图3中的X-X’截面的芯片横截面图。图6图示了图3中 的Y-Y’截面的芯片横截面图。在本申请的实施例1的半导体集成电路器件的芯片(第一主表面)以内的布局中 给出关于与焊盘的外围区域中的放大部分R对应的键合焊盘部分外围的平面的中的结构 的描述。如图3中(在完成形成用于无机最终钝化的键合焊盘开口时)和图4所示(在完 成接线键合时)，将基于铝的金属膜图案25 (对应于铝焊盘层)划分成键合焊盘部分4以及 将键合焊盘部分4与I/O电路区域6耦合的布线部分26。在键合焊盘部分4与I/O电路区 域26之间的边界31附近的区域定义为边界附近的区域32。键合焊盘部分4的中心部分是 键合焊盘开口 27 (图5和图6中的氮化钛膜的第一开口部分28)。在键合焊盘开口 27周围 键合焊盘部分4的外围区域提供有与键合焊盘开口 27有间距的为环状的第一氮化钛膜去 除部分29a(环状氮化钛膜去除部分或者第二开口部分29)。键合焊盘部分的宽度Tl例如 约为50微米(长边的长度例如约为80微米)，而环状氮化钛膜去除部分的宽度T2例如约 为0. 9微米(例如约0. 3至约2微米为优选范围)。在环状氮化钛膜去除部分29a以内的 空间宽度例如约为0. 9微米(优选范围的例子为约从0. 3至2微米)，而外部空间的宽度例 如约为0. 7微米(优选范围的例子为约从0. 3至2微米)。如图4中所示，在完成接线键合时，在键合焊盘开口 27(图3)中的晶片测试探测 接触区域34具有探测标记36，并且接线键合区域33形成有键合接线结35。虽然如上文划 分区域并非必需，但是划分区域可以改进接线键合特性。如在这一实施例中那样，在键合焊盘部分4具有接线键合区域33和晶片测试探测 接触区域34时，形成于晶片测试探测接触区域34中的探测标记36通过后文描述的钝化处 理来刮掉基于铝的金属膜53的表面上的铝膜。然后，晶片测试探测接触区域34在刮掉基于铝的金属膜53的状态下暴露，这增加生成从外界进入的潮气在基于铝的金属膜53中引 起的电化学反应的可能性。另外，可能影响在晶片测试探测接触区域34附近的阻挡金属膜 54变为异常钛氧化的传播路线。由于晶片测试探测接触区域34比接线键合区域33更接近 I/O电路区域6，所以如在这一实施例中描述的措施进一步有效。在键合焊盘部分4中提供 接线键合区域33和晶片测试探测接触区域34这一结构适用于其它实施例。
接着给出对图3中的X-X’截面的描述。如图5中所示，例如在具有掺杂有各种杂 质的区域的单晶硅衬底2 (比如P型硅衬底)的上表面2a这一侧有多层布线层51 (作为例 子，这里假设基于铜的大马士革布线的六层布线而钨通孔层在最上层的M6布线之上)。铝 焊盘层30 (金属合成膜)例如由作为下层的阻挡金属膜52、基于铝的金属膜53、作为上层 的阻挡金属膜54 (防反射膜)组成。作为下层的阻挡金属膜52例如由作为下层的钛膜(例 如厚度约为lOnm)和作为上层的氮化钛膜(例如厚度约为60nm)构造。作为中间层的基于 铝的金属膜53为例如包含厚度约为IOOOnm的铝作为主要成分的金属膜。金属膜一般按照 若干百分比包含铜等作为添加物。使用钛、氮化钛和钛-钨膜及其除了上文给出的金属之 外的合成物作为用于阻挡金属的材料。也可以形成作为上层的阻挡金属膜54作为与作为 下层的阻挡金属膜52类似的层积结构。铝焊盘层30由用于加工的辅助绝缘膜55 (比如通 过等离子体CVD来制备的厚度约为200nm的基于氧化硅的膜)覆盖。辅助绝缘膜55在其 上具有无机最终钝化膜56 (绝缘表面保护膜)。无机最终钝化膜56的例子是由作为下层 的基于氧化硅的保护膜56a (比如通过等离子体CVD来制备的厚度约为200nm的基于氧化 硅的膜)、作为上层的基于氮化硅的保护膜56b (比如通过等离子体CVD来制备的厚度约为 600nm的基于氮化硅的膜)等组成的层积无机最终钝化膜。无机最终钝化膜56不限于层 积，并且可以应用基于氮化硅的膜等的单层膜。另外，有机最终钝化膜如基于聚酰亚胺的树 脂膜可以进一步形成于无机最终钝化膜56之上。如图5中所示，在键合焊盘的中心部分有穿透无机最终钝化膜56、辅助绝缘膜55、 作为上层的阻挡金属膜54等的键合焊盘开口 27。在这一状态下，去除作为键合焊盘开口 27的上层的阻挡金属膜54以保证接线键合特性和探测特性。其开口部分28在平面中与键 合焊盘开口 27相符。键合焊盘开口 27这一部分的基于铝的金属膜53的表面受到钝化处 理(氧化处理)，并且表面由致密和薄的基于铝的膜保护。在键合焊盘开口 27的外围区域 提供有前文描述的氮化钛膜去除部分29 (第二开口部分或者第一氮化钛膜去除部分29a)。 在这一例子中，第一氮化钛膜去除部分29a由无机最终钝化膜56覆盖。也就是说，开口部 分29定位于开口 27与键合焊盘部分4的边缘部分之间并且由无机最终钝化膜56覆盖。然后，给出关于图3中的Y-Y’截面的描述。如图6中所示，布线部分26延伸到与 图5中的横截面不同的Y’侧。图7图示了在制造本申请的实施例1的半导体集成电路器件的方法中与图3中的 X-X’截面对应的器件横截面流程图(形成辅助绝缘膜的步骤)。图8图示了在制造本申请 的实施例1的半导体集成电路器件的方法中与图3中的X-X’截面对应的器件横截面流程 图(形成用于图案化氮化钛膜去除部分的抗蚀剂膜的步骤)。图9图示了在制造本申请的 实施例1的半导体集成电路器件的方法中与图3中的X-X’截面对应的器件横截面流程图 (形成氮化钛膜去除部分的步骤)。图10图示了在制造本申请的实施例1的半导体集成电 路器件的方法中与图3中的X-X’截面对应的器件横截面流程图(形成绝缘表面保护膜的步骤)。图11图示了在制造本申请的实施例1的半导体集成电路器件的方法中与图3中的 X-X’截面对应的器件横截面流程图(形成焊盘开口的步骤)。基于这些附图，下文将描述 制造实施例1的半导体集成电路器件的方法的核心工艺。如图7中所示，例如将前端工艺和后端工艺用于直径为300mm(可以应用200mm或者450mm)的P型单晶硅晶片1来制备晶片从而完成在多层布线层51之上图案化铝焊盘层 30 (金属合成膜)。如下文所述，在通过干蚀刻等来加工基于铝的金属膜之后，通常给出在 暴露的金属表面上的钝化处理。然后，在晶片1的器件表面Ia的几乎整个表面之上例如通 过等离子体CVD将作为辅助绝缘膜55的氧化硅膜形成至约200nm的厚度。膜形成条件例 如是约为0. 5/10的气体流速比SiH4/N2、约为360帕斯卡的加工压强和约为400°C的晶片台 温度。接着如图8中所示，抗蚀剂膜57涂覆于晶片1的器件表面Ia上，而抗蚀剂膜开口 58形成于抗蚀剂膜57中以通过普通光刻来执行氮化钛膜去除部分29a的图案化。然后如图9中所示，抗蚀剂膜图案57用作掩模以执行干蚀刻(也就是与下文应用 的蚀刻相同的气相等离子体蚀刻)，由此形成穿透辅助绝缘膜55和作为上层的阻挡金属膜 54的开口或者形成第一氮化钛膜去除部分(环形氮化钛膜去除部分)29a或者第二开口部 分(氮化钛膜去除部分)29。将干蚀刻划分成氧化硅膜的蚀刻和氮化钛膜的蚀刻。氧化硅 膜的蚀刻条件例如是150/30/40/650SCCm的气体流速的CF4/CHF3/02/Ar、约为27帕斯卡的 加工压强和约为60°C的晶片台温度。氮化钛膜的蚀刻条件例如是30/300sCCm的气体流速 C12/Ar、约为0. 7帕斯卡的加工压强和约为65°C的晶片台温度。在该工艺之后去除变得不 需要的抗蚀剂膜57。接着如图10中所示，在晶片1的器件表面Ia上的几乎整个表面由无机最终钝化 膜56覆盖。如上文所述，在无机最终钝化膜56为两层膜时，膜形成工艺包括两个阶段等 离子体CVD氧化硅膜的形成；以及等离子体CVD氮化硅膜的形成。形成等离子体CVD氧化 硅膜的条件例如是约为0. 5/10的气体流速比的SiH4/N2、约为360帕斯卡的加工压强和约为 400°C的晶片台温度。形成等离子体CVD氮化硅膜的条件例如是约为1. 1/0. 5/18的气体流 速比的SiH4/NH3/N2、约为600帕斯卡的加工压强和约为400°C的晶片台温度。接着如图11中所示，应用普通光刻以在无机最终钝化膜56中形成键合焊盘开口 27。干蚀刻包括两个阶段氮化硅膜/氧化硅膜(合成无机表面保护膜)的连续干蚀刻；以 及氮化钛膜的蚀刻。合成无机表面保护膜的干蚀刻条件例如是150/30/40/650sCCm的气体 流速的CF4/CHF3/02/Ar、约为27帕斯卡的加工压强和约为60°C的晶片台温度。氮化钛膜的 干蚀刻条件例如是30/300Sccm的气体流速的C12/Ar、约为0. 7帕斯卡的加工压强和约为 65°C的晶片台温度。与在作为上层的阻挡金属膜54的上述各干蚀刻情况中一样，在基于铝的金属的 表面的暴露处理之后，在包含氧气作为主要成分的气体氛围中施加有等离子体处理(钝化 处理)以防止残留卤素腐蚀基于铝的金属膜。钝化处理的条件例子例如是在氧气氛围中约 为100帕斯卡的加工压强、约为250°C的晶片温度和约为2分钟的处理时段。该处理在基于 铝的金属膜53的表面上形成薄铝膜(氧化铝膜)。在形成键合焊盘开口 27之后，如果必要则光敏有机最终钝化膜涂覆于晶片1的器 件表面Ia的几乎整个表面上，并且再次通过图案化来形成键合焊盘开口部分。在这一情况下，在无机最终钝化膜56中提供光敏有机最终钝化膜的开口部分从而给出比开口部分27 更宽的开口部分。另外按照普通半导体工艺来应用晶片探测检查；通过背部研磨、切分等 来分离的工艺；布线衬底12的管芯键合、接线键合和密封；封装测试；以及最终测试。然后
装运广品。作为例子，以上描述使用辅助绝缘膜55作为蚀刻支撑层。然而该膜并非必需。然 而使用该膜可以避免基于铝的金属膜的表面变粗糙以及其它缺陷。2.本申请的实施例2中的半导体集成电路器件及其制造方法的描述(主要为图 12至图15)。根据实施例2的焊盘外围结构的特征在于形成键合焊盘开口和缝形区域，其中该 缝形区域在最终钝化膜下方各键合焊盘部分的附近在布线部分处与键合焊盘开口有间距 地形成，其中上层阻挡金属层被去除。根据该例子，缝形氮化钛膜去除部分存在于布线以内。然而可以形成缝形部分以 便穿越布线部分。在缝形部分穿越布线部分时，可以完全截断异常钛氧化从键合焊盘朝向 I/O电路区域的传播路线。然而类似于章节5有可能在基本绝缘膜中生成蚀刻沟槽等。该例子示出了整体缝。然而如在章节1中所述，缝可以是一组多个形状。然而，整 体缝增加切断异常钛氧化从键合焊盘朝向I/O电路区域的传播路线的能力。图12图示了在本申请的实施例2的半导体集成电路器件的芯片(第一主表面) 以内的布局中与焊盘的外围区域中的放大部分R对应的键合焊盘部分的外围区域的放大 平面图。图13图示了图12中的X-X’截面的芯片横截面图。图14图示了图12中的A-A’ 截面的芯片横截面图。图15图示了图12中的Y-Y’截面的芯片横截面图。该例子具有如图12、图14和图15中所示在基于铝的金属膜图案25的键合焊盘 部分与布线部分26之间的边界31附近提供第二开口部分(氮化钛膜去除部分)29或者在 边界附近在区域32中提供第二氮化钛膜去除部分(缝形氮化钛膜去除部分)29b这一特 征。因而如图13中所示，X-X’截面与普通键合焊盘的截面相同。另一方面，关于Y-Y’截面 和A-A’截面，分别如图14和图15中所示，第二氮化钛膜去除部分(缝形氮化钛膜去除部 分)29b去除作为上层的阻挡金属膜54并且由无机最终钝化膜56覆盖。在这一例子中，在 边界31的布线部分26这一侧提供缝形氮化钛膜去除部分29b。可以在键合焊盘部分4这 一侧提供缝形部分29b。在边界31的布线部分26这一侧提供缝形氮化钛膜去除部分29b 的优点在于未消耗键合焊盘部分4的区域并且可以用相对小的区域有效防止氧化钛在这 些部分中朝向I/O电路区域6的生长和放大。在布线部分在该部分的幅宽约为40微米时， 由于缝隙氮化钛膜去除部分29b的宽度T3约为5微米，所以其幅宽变为约为35微米。缝 形氮化钛膜去除部分29b的宽度T3的优选范围例如在从约0. 3至约10微米的范围中。如图14中所示，该实施例采用缝形形状的第二氮化钛膜去除部分29b。然而，可 以将第二部分29b全部去除。也就是说，虽然在基于铝的金属膜53的边缘部分留下第二氮 化钛膜54的一部分，但是可以沿着A-A’截面去除所有剩余的第二氮化钛膜54。在该情况 下，在基于铝的金属膜53的边缘部分也去除辅助绝缘膜55，并且直接形成无机最终钝化膜 56。利用该结构可以更可靠地截断异常钛氧化从键合焊盘朝向I/O电路区域的传播路线。制造方法与在章节1中描述的制造方法基本上相同，不同在于开口部分27的掩模 图案化。
3.本申请的实施例3中的半导体集成电路器件及其制造方法的描述(主要为图 16和图17)根据实施例3的焊盘外围结构的特征在于在最终钝化膜下方形成环形区域(章节 1)和缝形区域(章节2)。图16图示了在本申请的实施例3的半导体集成电路器件的芯片(第一主表面) 以内的布局中与焊盘的外围区域中的放大部分R对应的键合焊盘部分的外围区域的放大 平面图。图17图示了图16中的Y-Y’截面的芯片横截面图。 在这一例子中，如图16和图17中所示形成有第一氮化钛膜去除部分(环形氮化 钛膜去除部分)29a和第二氮化钛膜去除部分(缝形氮化钛膜去除部分)29b。因而，有效地 防止在键合焊盘开口 27(第一开口部分28)的外围区域形成的氧化钛膜朝向对该种异常部 分敏感的I/O电路区域6生长。环形氮化钛膜去除部分29a和第二氮化钛膜去除部分(缝形氮化钛膜去除部 分)29b的尺度和位置与章节1或者章节2的尺度和位置相同。关于缝形氮化钛膜去除部分29b，类似于实施例3，可以沿着A-A’截面去除在基于 铝的金属膜53的边缘部分的所有第二氮化钛膜54和辅助绝缘膜55。制造方法与在章节1中描述的制造方法基本上相同，不同在于开口部分27的掩模 图案。4.本申请的实施例4中的半导体集成电路器件及其制造方法的描述(主要为图 18至图22)。根据实施例4的焊盘外围结构的特征在于通过在环形区域(章节1)、缝形区域 (章节2)等上方去除最终钝化膜来建立易于制造的结构。图18图示了在本申请的实施例4的半导体集成电路器件的芯片(第一主表面) 以内的布局中与焊盘的外围区域中的放大部分R对应的键合焊盘部分的外围区域的放大 平面图。图19图示了图18中的X-X’截面的芯片横截面图。图20图示了图18中的Y-Y’ 截面的芯片横截面图。如图18、图19和图20中所示，该结构特征没有第一氮化钛膜去除部分(环形氮化 钛膜去除部分)29a上方的无机绝缘表面保护膜56。即使没有无机绝缘表面保护膜56，仍 然钝化处理并且用厚度为数纳米的薄铝膜覆盖在该部分的基于铝的金属膜53的表面，因 此在正常条件之下未腐蚀该部分。然而为了提高抗潮性，优选如前文所述用有机最终钝化 膜覆盖芯片2的上表面2a。实施例4示出了仅提供环形氮化钛膜去除部分29a的例子。除了环形部分或者取 而代之还可以提供缝形氮化钛膜去除部分29b。另外，至于缝形氮化钛膜去除部分29b，类 似于实施例3，可以沿着A-A’截面去除在基于铝的金属膜53的边缘部分的所有第二氮化钛 膜54和辅助绝缘膜55。氮化钛膜去除部分29或者环形氮化钛膜去除部分29a和第二氮化钛膜去除部分 (缝形氮化钛膜去除部分)29b的尺度和位置与章节1、2或者3的尺度和位置相同。图21图示了在制造本申请的实施例4的半导体集成电路器件的方法中与图18中 的X-X’截面对应的器件横截面流程图(形成绝缘表面保护膜的步骤)。图22图示了在制 造本申请的实施例4的半导体集成电路器件的方法中与图18中的X-X’截面对应的器件横截面流程图(形成用于图案化氮化钛膜去除部分和焊盘开口的抗蚀剂膜的步骤)。关于制 造方法，仅描述不同于章节1的部分。跳过图8和图9的加工，并且步骤从图7直接进行到图21 (对应于图10)从而形 成无机绝缘表面保护膜56 (假设层积膜类似于章节1)。然后如图22中所示，在用于形成键合焊盘开口 27的抗蚀剂膜57中通过普通光刻 形成有用于形成键合焊盘开口的开口 58a和用于形成环形氮化钛膜去除部分的开口 58b。 此后，使用具有这些开口 58a和58b的抗蚀剂膜57作为掩模，通过干蚀刻关于虚线部分形 成有穿透无机绝缘表面保护膜56 (氮化硅膜/氧化硅膜)、辅助绝缘膜55和作为上层的阻 挡金属膜54的开口 59和60。干蚀刻工艺包括蚀刻无机绝缘表面保护膜56和辅助绝缘膜 55的步骤和蚀刻作为上层的阻挡金属膜54的步骤。蚀刻无机绝缘表面保护膜56和辅助绝 缘膜55的步骤的干蚀刻条件例如是150/30/40/650sCCm的气体流速的CF4/CHF3/02/Ar、约 为27帕斯卡的加工压强和约为60°C的晶片台温度。蚀刻作为上层的阻挡金属膜54的步骤 的干蚀刻条件例如是30/300Sccm的气体流速的C12/Ar、约为0. 7帕斯卡的加工压强和约为 65°C的晶片台温度。5.本申请的实施例5中的半导体集成电路器件及其制造方法的描述(主要为图 23至图30)。该例子对于如下情况有效，即用于防止氧化钛区域的扩大和生长的结构(比如章 节1至4的结构)并不充分，并且该例子的特征在于消除作为键合焊盘部分4的整个表面 的上层的阻挡金属膜54。图23图示了在本申请的实施例5的半导体集成电路器件的芯片(第一主表面) 以内的布局中与焊盘的外围区域中的放大部分R对应的键合焊盘部分的外围区域的放大 平面图。图24图示了图23中的X-X’截面的芯片横截面图。图25图示了图23中的Y-Y’ 截面的芯片横截面图。如图23中所示，该例子在平面中类似于普通键合焊盘及其外围区域。然而，该例 子的特征在于在键合焊盘部分4的外部包围区域存在蚀刻沟槽37。然而，在去除作为上层 的阻挡金属膜54时生成沟槽，并且沟槽并非必需元件。该例子的结构特征在于第二开口部 分29在其整个外围耦合到第一开口部分28。如图25中所示，布线部分26类似于普通布线结构由作为上层的阻挡金属膜54覆 盖，由此提供通过仅修改键合焊盘部分4来获得效果这一优点。另外由于未向键合焊盘部 分4引入复杂结构，所以可以有效地保证键合焊盘开口 27的面积。根据该例子，唯一的要求在于第二开口部分(氮化钛膜去除部分)29耦合到键合 焊盘部分4的键合焊盘开口 27的整个外围。因而无需在键合焊盘部分4的整个区域中去 除作为上层的阻挡金属膜54。然而，在键合焊盘部分4的整个区域去除作为上层的阻挡金 属膜54从有效使用键合焊盘部分的观点来看是有利的并且提高了可靠性。第二开口部分 (氮化钛膜去除部分)29可以延伸到布线部分26。图26图示了在制造本申请的实施例5的半导体集成电路器件的方法中与图23中 的X-X’截面对应的器件横截面流程图(形成辅助绝缘膜的步骤)。图27图示了在制造本 申请的实施例5的半导体集成电路器件的方法中与图23中的X-X’截面对应的器件横截面 流程图(形成用于图案化氮化钛膜去除部分的抗蚀剂膜的步骤)。图28图示了在制造本申
20请的实施例5的半导体集成电路器件的方法中与图23中的X-X’截面对应的器件横截面流 程图(形成氮化钛膜去除部分的步骤)。图29图示了在制造本申请的实施例5的半导体集 成电路器件的方法中与图23中的X-X’截面对应的器件横截面流程图(形成绝缘表面保护 膜的步骤)。图30图示了在制造本申请的实施例5的半导体集成电路器件的方法中与图 23中的X-X’截面对应的器件横截面流程图(形成焊盘开口的步骤)。关于制造方法，仅描 述不同于章节1的部分。
图26与图7相同，并且先前工艺与在章节1中的工艺相同。如图27中所示，通过普通光刻形成有具有开口部分58的抗蚀剂膜57，该开口部 分 具有比键合焊盘部分4的宽度略宽的面积。然后如图28中所示，使用抗蚀剂膜57作为用于通过干蚀刻来去除辅助绝缘膜55 和作为上层的阻挡金属膜54的掩模。该步骤在多层布线层51的最上层中或者在钨通孔 层的层间绝缘膜(基于氧化硅的绝缘膜)中形成蚀刻沟槽37。辅助绝缘膜55的干蚀刻 条件例如是150/30/40/650sCCm的气体流速的CF4/CHF3/02/Ar、约为27帕斯卡的加工压强 和约为60°C的晶片台温度。干蚀刻作为上层的阻挡金属膜54的步骤的干蚀刻条件例如是 30/300sccm的气体流速的C12/Ar、约为0. 7帕斯卡的加工压强和约为65°C的晶片台温度。 在处理之后如前文所述需要钝化处理。接着如图29中所示，晶片1的器件表面Ia的表面的几乎全部面积由无机最终钝 化膜56覆盖。该工艺与在章节1中的工艺相同。然后如图30中所示，应用普通光刻以在无机最终钝化膜56中形成键合焊盘开口 27。在这一情况下，由于已经去除在无机最终钝化膜56的键合焊盘开口 27下方的辅助绝 缘膜55和作为上层的阻挡金属膜54，所以无需在该步骤中去除它们。因而，该工艺是仅用 于氮化硅膜/氧化硅膜(无机层积最终钝化膜)的干蚀刻工艺。无机层积最终钝化膜的干 蚀刻条件例如是150/30/40/650sccm的气体流速的CF4/CHF3/02/Ar、约为27帕斯卡的加工 压强和约为60°C的晶片台温度。6.概述尽管已经参照具体实施例详细描述了本申请的发明人所完善的本发明，但是将清 楚本发明不限于实施例并且可以对其进行各种改变和修改而不脱离其精神实质和范围。例如，上述实施例给出使用基于铜的大马士革布线(掩埋布线)的多层布线层的 细节描述。本发明不限于该基于铜的大马士革布线，并且本发明自然地可以应用于基于银 或者基于钨的大马士革布线(掩埋布线)或者基于铝的非掩埋布线。
权利要求
一种半导体集成电路器件，包括(a)半导体芯片，具有第一主表面和第二主表面；(b)在所述半导体芯片的所述第一主表面之上提供的基于铝的金属膜图案；(c)氮化钛膜，覆盖所述基于铝的金属膜图案的上表面；(d)绝缘表面保护膜，覆盖包括所述氮化钛膜的上表面的所述半导体芯片的所述第一主表面；(e)键合焊盘开口，形成于所述绝缘表面保护膜中；(f)第一开口部分，对应于键合焊盘开口形成于所述氮化钛膜中；以及(g)第二开口部分，在所述第一开口部分的附近形成于所述氮化钛膜中。
2.根据权利要求1所述的半导体集成电路器件，其中所述基于铝的金属膜图案的所述 第二开口部分由所述绝缘表面保护膜覆盖。
3.根据权利要求2所述的半导体集成电路器件，其中所述绝缘表面保护膜是层积膜， 所述层积膜包含作为下层的基于氧化硅的膜和作为上层的基于氮化硅的膜。
4.根据权利要求1所述的半导体集成电路器件，其中所述氮化钛膜由所述绝缘表面保 护膜覆盖，并且所述第二开口部分未由所述绝缘表面保护膜覆盖。
5.根据权利要求4所述的半导体集成电路器件，其中钝化膜形成于所述第二开口部分 的所述基于铝的金属膜图案的表面之上。
6.根据权利要求4所述的半导体集成电路器件，其中所述第二开口部分的宽度在从 0.3至10微米的范围内。
7.根据权利要求1所述的半导体集成电路器件，其中所述第一开口部分的宽度大于所 述第二开口部分的宽度。
8.根据权利要求1所述的半导体集成电路器件，其中所述第二开口部分以环形状形成 以便包围所述第一开口部分。
9.根据权利要求1所述的半导体集成电路器件，其中所述第一开口部分具有接线键合 区域和晶片测试探测接触区域。
10.根据权利要求9所述的半导体集成电路器件，其中在所述晶片测试探测接触区域 中的针迹线部分中去除基于铝的金属膜图案的表面上的钝化膜。
11.根据权利要求1所述的半导体集成电路器件，其中所述基于铝的金属膜图案具有 其中包含第一开口部分的键合焊盘部分和与之耦合的布线部分，并且所述第二开口部分形 成于所述键合焊盘部分与所述布线部分之间的边界附近。
12.根据权利要求1所述的半导体集成电路器件，还包括(h)全部由无卤素树脂密封 的所述半导体芯片的所述第一主表面、所述基于铝的金属膜图案、所述氮化钛膜、所述第一 开口部分和所述第二开口部分。
13.—种制造半导体集成电路器件的方法，包括以下步骤(a)通过图案化金属合成膜来形成金属合成膜图案，所述金属合成膜包含在半导体晶 片的器件表面之上的多层布线层之上形成的下层阻挡金属膜、中间层基于铝的金属膜和上 层阻挡金属膜；(b)在包括所述金属合成膜图案的上表面的所述半导体晶片的所述器件表面的几乎整 个表面之上形成绝缘表面保护膜；(c)在所述步骤(b)之后和在所述步骤(d)之前在所述绝缘表面保护膜中形成键合焊 盘开口 ；(d)在所述上层阻挡金属膜的与所述键合焊盘开口对应的部分形成第一开口部分；并且(e)在所述第一开口部分的附近在所述上层阻挡金属膜中形成第二开口部分。
14.根据权利要求13所述的制造半导体集成电路器件的方法，其中在所述步骤(b)和 (d)之前执行所述步骤(e)。
15.根据权利要求13所述的制造半导体集成电路器件的方法，其中在所述步骤(b)和 (c)之后接近同时执行所述步骤(d)和(e)。
16.根据权利要求13所述的制造半导体集成电路器件的方法，其中所述绝缘表面保护 膜是层积膜，所述层积膜包含作为下层的基于氧化硅的膜和作为上层的基于氮化硅的膜。
17.根据权利要求15所述的制造半导体集成电路器件的方法，其中通过使用相同蚀刻 掩模连续处理所述绝缘表面保护膜和所述上层阻挡金属膜来执行所述步骤(d)和(e)。
18.根据权利要求13所述的制造半导体集成电路器件的方法，其中所述第二开口部分 的宽度在从0. 3至10微米的范围内。
19.根据权利要求13所述的制造半导体集成电路器件的方法，其中所述第一开口部分 的宽度大于所述第二开口部分的宽度。
20.根据权利要求13所述的制造半导体集成电路器件的方法，其中所述第二开口部分 以环形状形成以便包围所述第一开口部分。
21.根据权利要求13所述的制造半导体集成电路器件的方法，其中所述金属合成膜 图案具有其中包含所述第一开口部分的键合焊盘部分和与之耦合的布线部分；并且所述第 二开口部分形成于所述键合焊盘部分与所述布线部分之间的边界附近。
22.根据权利要求13所述的制造半导体集成电路器件的方法，还包括以下步骤(f)在 所述步骤(a)、(d)和(e)之后向所述中间层基于铝的金属膜的暴露表面部分施加钝化处 理。
23.根据权利要求13所述的制造半导体集成电路器件的方法，还包括以下步骤(g)在 所述步骤(a)至(e)之后通过在所述第一开口部分让探针与所述中间层基于铝的金属膜的 表面接触并且破坏其表面之上的钝化膜以建立接触来执行晶片探测检查。
24.根据权利要求23所述的制造半导体集成电路器件的方法，还包括以下步骤(h)在 所述步骤(g)之后用无卤素树脂密封所述金属合成膜的上表面。
25.一种半导体集成电路器件，包括(a)半导体芯片，具有第一主表面和第二主表面；(b)在所述半导体芯片的所述第一主表面之上提供的多个基于铝的键合焊盘；(c)绝缘表面保护膜，覆盖所述第一主表面和各所述键合焊盘的外围区域；以及(d)第一开口，在形成于各所述键合焊盘之上的所述绝缘表面保护膜中，其中各所述键 合焊盘上无氮化钛膜。
26.根据权利要求25所述的半导体集成电路器件，其中所述键合焊盘沿着所述芯片的 边缘部分在第一方向上布置成行。
27.根据权利要求26所述的半导体集成电路器件，其中各所述键合焊盘整体地耦合到相同层中的基于铝的布线，并且氮化钛膜形成于所述布线之上。
28.根据权利要求27所述的半导体集成电路器件，其中所述绝缘表面保护膜覆盖所述 氮化钛膜的上表面和侧面。
29.根据权利要求26所述的半导体集成电路器件，其中各所述键合焊盘具有接近矩形 形状并且具有所述键合接线被耦合到的键合区域和探针与之接触的接触区域。
30.根据权利要求29所述的半导体集成电路器件，其中各所述键合焊盘的暴露部分除 了所述接触区域的部分之外由基于氧化铝的钝化膜覆盖。
31.根据权利要求26所述的半导体集成电路器件，还包括(e)无卤素密封树脂构件， 覆盖所述半导体芯片的所述第一主表面、所述键合焊盘和所述绝缘表面保护膜。
32.根据权利要求27所述的半导体集成电路器件，其中所述氮化钛膜未存在于所述布 线的各键合焊盘附近而存在于与所述第一方向正交的第二方向上的其它部分中。
33.一种制造半导体集成电路器件的方法，包括以下步骤(a)在半导体晶片的第一主表面之上的第一绝缘膜之上形成基于铝的金属膜；(b)在所述基于铝的金属膜之上形成氮化钛膜；(c)通过图案化包含所述基于铝的金属膜和所述氮化钛膜的合成膜来形成变为多个键 合焊盘的合成膜图案；(d)通过从所述合成膜图案去除所述氮化钛膜来暴露各所述键合焊盘的上表面；(e)在所述半导体芯片的所述第一主表面之上和在各所述键合焊盘之上形成绝缘表面 保护膜；并且(f)在各所述键合焊盘之上的所述绝缘表面保护膜中形成第一开口。
34.根据权利要求33所述的制造半导体集成电路器件的方法，其中所述键合焊盘沿着 所述芯片的边缘部分在第一方向上布置成行。
35.根据权利要求34所述的制造半导体集成电路器件的方法，其中所述合成膜图案包 含与各键合焊盘的层相同的层中的基于铝的布线。
36.根据权利要求35所述的制造半导体集成电路器件的方法，其中所述绝缘表面保护 膜覆盖所述氮化钛膜的上表面和侧面。
37.根据权利要求34所述的制造半导体集成电路器件的方法，其中各键合焊盘具有接 近矩形形状并且具有所述键合接线被耦合到的键合区域和探针与之接触的接触区域。
38.根据权利要求37所述的制造半导体集成电路器件的方法，其中各键合焊盘的暴露 部分除了所述接触区域的部分之外由基于氧化铝的钝化膜覆盖。
39.根据权利要求34所述的制造半导体集成电路器件的方法，还包括以下步骤(g)在 所述步骤(f)之后通过用无卤素树脂构件覆盖于其上来密封所述半导体芯片的所述第一 主表面、所述键合焊盘和所述绝缘表面保护膜。
40.根据权利要求35所述的制造半导体集成电路器件的方法，其中在所述步骤(d)之 后，所述氮化钛膜在未存在于所述布线的各键合焊盘附近而存在于与所述第一方向正交的 第二方向上的其它部分中。
全文摘要
在当前LSI或者半导体集成电路器件制造工艺中，在组装器件的步骤(比如树脂密封步骤)之后通常为在高温度(比如近似范围从85℃至130℃)和高湿度(比如约为80％RH)的环境中的电压施加测试(高温度和高湿度测试)。对于该测试，本发明的发明人在高温度和高湿度测试期间发现作为抗反射膜的氮化钛膜从上方膜出现分离以及在施加有正电压的基于铝的键合焊盘的上表面的边缘部分在氮化钛膜中生成裂缝这一现象，该现象归因于由潮气经过密封树脂等侵入生成氮化钛膜的氧化和膨胀引起的电化学反应。本申请的一项发明在于在基于铝的键合焊盘的外围区域以环或者缝形状去除焊盘之上的氮化钛膜。
文档编号H01L21/60GK101866866SQ20101016209
公开日2010年10月20日 申请日期2010年4月15日 优先权日2009年4月16日
发明者堀田胜彦, 本间琢朗, 森山卓史 申请人:瑞萨电子株式会社