专利名称：半导体器件及其形成方法
技术领域：
本发明通常涉及一种半导体器件及其形成方法。更具体而言，涉及一种形成具有间隔层的掺杂阱的半导体器件及其形成方法。
背景技术：
随着半导体行业的发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小。相应地，为了提高MOSFET (金属氧化物半导体场效应晶体管)器件的性能需要进一步减少 MOSFET器件的栅长。然而随着栅长持续减小，减少到接近源极和漏极的耗尽层的宽度，例如小于40nm时，将会产生较严重的短通道效应(short channel effect或简写为SCE)，从而不利地降低器件的性能，给大规模集成电路的生产造成困难。如何降低短通道效应以及有效地控制短通道效应，已经成为集成电路大规模生产中的一个很关键的问题。在Thompson S 等人的文章中“M0S Scaling =Transistor Challenges for the 21stCentury", Intel Technology Journal Q3—98，第1_19页，描述了倒掺杂阱能够降低短通道效应。由于在衬底中形成倒掺杂阱通常会将掺杂剂不当地引入源极区和漏极区，倒掺杂阱分布与源/漏极区的掺杂重叠，引起MOSFET器件中的带-带泄漏电流和源-漏结电容增加，从而导致器件性能的下降。因此，为了改进高性能半导体器件的制造，需要一种半导体器件及其形成方法以避免在衬底中形成离子注入区时，特别是在形成掺杂阱区时对源漏区域引入不当掺杂。
发明内容
为了解决上述技术问题，本发明提出了一种制造半导体器件的方法，所述方法包括a)提供衬底；b)在衬底上形成源极区、漏极区、设置在所述衬底上位于所述源极区和漏极区之间的伪栅堆叠、在所述伪栅堆叠侧壁形成的侧墙以及覆盖所述源极区和漏极区的层间介电层；c)去除所述伪栅堆叠以形成开口 ；d)从所述开口对衬底进行蚀刻，以在衬底中形成沟槽；e)在所述沟槽的侧壁下部形成间隔层；f)在所述沟槽的底部形成掺杂阱区；g) 在所述掺杂阱区上方形成沟道区；以及在所述开口中栅极区。根据本发明的另一个方面还提供一种半导体器件，包括衬底、位于衬底上的源极区、漏极区、位于衬底上且在所述源极区和所述漏极区之间的栅堆叠、形成在栅堆叠下方的衬底中的掺杂阱区和形成在所述掺杂阱区侧壁的间隔层，以及形成在所述掺杂阱区上方的沟道区。本发明利用去除伪栅极和伪栅极介质层形成的开口，对衬底进行蚀刻得到一定深度的沟槽，并在沟槽的侧壁上形成氧化物间隔层。然后结合外延生长工艺在沟槽的底部得到掺杂阱区，并且在掺杂阱区上方形成器件的沟道区。本发明通过形成侧壁间隔层后利用外延生长方式来形成掺杂阱区，不仅避免了将掺杂剂不当引入源极区和漏极区的问题，还避免了在掺杂阱形成过程中容易出现的重掺杂内侧墙外延生长，进一步阻止了掺杂剂不当地引入后续形成的沟道区中的问题。同时，外延生长能更好地控制掺杂剂分布的陡峭度。此外，与扩散掺杂和离子注入掺杂相比，外延生长形成掺杂阱不需要高温退火激活过程，避免了离子扩散的发生，以及离子扩散进而导致的陡峭度劣化，提高了器件的性能。因此，本发明所形成的半导体器件可以避免形成掺杂阱时将掺杂剂不当引入到源极区和漏极区，同时还能够避免所形成掺杂阱的陡峭度降低，从而提高器件的性能。
图1示出了根据本发明实施例的半导体器件的制造方法的流程图；图2-14示出了根据本发明实施例的半导体器件各个制造阶段的示意图。
具体实施例方式本发明通常涉及一种半导体器件的制造方法，尤其涉及一种形成具有间隔层的掺杂阱的半导体器件及其形成方法。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例， 也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。参考图1，图1示出了根据本发明的实施例的半导体器件的制造方法的流程图。在步骤101，首先提供半导体衬底202，参考图2。在本实施例中，衬底202包括具有晶体结构的硅衬底(例如晶片)。根据现有技术公知的设计要求(例如P型衬底或者η型衬底)，衬底202可以包括各种掺杂配置。其他例子的衬底202还可以包括其他基本半导体，例如锗和金刚石。或者，衬底202可以包括化合物半导体，例如碳化硅、砷化镓、砷化铟或者磷化铟。 此外，衬底202可以可选地包括外延层，可以被应力改变以增强性能，以及可以包括绝缘体上硅(SOI)结构。在步骤102中，在衬底202上形成源极区204、漏极区206、设置在所述衬底上位于所述源极区204和所述漏极区206之间的栅堆叠，如图2所示，栅堆叠包括伪栅极介质层 212和伪栅极208。另外，在栅堆叠的侧壁形成有侧墙214。伪栅极介质层212可以为氧化硅、氮化硅或其组合，和/或其他合适的材料。伪栅极208为牺牲层。伪栅极208可以例如为多晶硅。在一个实施例中，伪栅极208包括非晶硅。伪栅极介质层212和伪栅极208可以由MOS技术工艺，例如沉积、光刻、蚀刻及/或其他合适的方法形成。源/漏极区204、206可以通过根据期望的晶体管结构，注入ρ型或η型掺杂物或杂质到衬底202中而形成。源/漏极区204、206可以由包括光刻、离子注入、扩散和/或其他合适工艺的方法形成。源极和漏极204、206可以后于伪栅极介质层212形成，利用通常的半导体加工工艺和步骤，对所述器件进行热退火，以激活源极和漏极204、206中的掺杂，热退火可以采用包括快速热退火、尖峰退火等本领域技术人员所知晓的工艺进行。侧墙214覆盖栅堆叠形成，侧墙214可以由氮化硅、氧化硅、氮氧化硅、碳化硅、氟化物掺杂硅玻璃、低k电介质材料或其组合，和/或其他合适的材料形成。侧墙214可以具有多层结构。侧墙214可以通过包括沉积合适的电介质材料的方法形成。优选地，在栅堆叠上形成有刻蚀阻挡层，刻蚀阻挡层例如可以由氮化硅形成，其可以在后面所述的化学机械抛光(CMP)步骤中用作刻蚀停止层，该结构可以用本领域技术人员所知晓的工艺得到。当然，栅堆叠上也可以没有刻蚀阻挡层。如图3所示，特别地，还可以在上述衬底上沉积形成层间介电层(ILD)216，可以是但不限于例如未掺杂的氧化硅(Si02)、掺杂的氧化硅(如硼硅玻璃、硼磷硅玻璃等)和氮化硅(Si3N4)。所述层间介电层216可以使用例如化学气相沉积(CVD)、物理气相沉积(PVD)、 原子层沉积(ALD)及/或其他合适的工艺等方法形成。层间介电层216可以具有多层结构。 在一个实施例中，层间介电层216的厚度范围为大约30到90纳米。而后，对层间介质层216和侧墙214平坦化处理以暴露伪栅极208的上表面。例如可以通过化学机械抛光方法来去除层间介质层216，直至暴露侧墙214的上表面，如图4所示。接着，再对侧墙214进行化学机械抛光或反应离子刻蚀，从而去除侧墙214的上表面， 从而暴露伪栅极208，如图5所示。接着方法进行到步骤103，在该步骤中，栅堆叠包括的伪栅极208和伪栅极介质层 212被一并移除，从而形成开口 220，并对应暴露出部分的衬底202。如图6所示。可以使用湿蚀刻和/或干蚀刻除去伪栅极208和伪栅极介质层212。在一个实施例中，采用包括四甲基氢氧化铵(TMAH)、氢氧化钾(KOH)或者其他合适蚀刻剂溶液的湿蚀刻工艺来除去伪栅极 208，其中，优选TMAH溶液；并且采用包括氢氟酸(HF)或其他合适蚀刻剂溶液的蚀刻工艺来除去伪栅极介质层212。然后步骤进行到104，在该步骤中从所述开口 220对衬底进行蚀刻，从而在衬底中形成沟槽。优选地，对衬底的蚀刻可以是湿蚀刻和/或干蚀刻。所形成沟槽对应的蚀刻深度H可以在15-50nm的范围内，形成的沟槽可以在后续步骤中用来形成掺杂阱。参考图7。在步骤105中，接着在步骤104中在沟槽的侧壁下部形成间隔层218。间隔层218 可以通过在图7所示的结构上沉积内衬氧化物(oxide liner)，例如氧化硅形成，其中内衬氧化物的沉积厚度可以在10-20nm的范围内。并且，通过各向异性蚀刻内衬氧化物，并且蚀刻停止于层间介电层和侧墙214的上表面，从而得到侧壁间隔层218。当然，也可以用其他方法形成间隔层218，例如在氧环境中进行热生长以在所述沟槽的侧壁和底部形成内衬氧化物；以及刻蚀所述内衬氧化物以暴露所述衬底，以在所述沟槽的侧壁下部形成侧壁间隔层218。侧壁间隔层218是为了阻止后续外延生长工艺过程中出现的不希望的侧墙外延生长，下文中将给出详细说明。在步骤106和步骤107中，利用外延生长工艺在形成有侧壁间隔层218的沟槽的底部生成掺杂阱区，以及在掺杂阱区上方形成器件的沟道区。在本发明实施例中，掺杂阱区230通过在衬底202对应的蚀刻沟槽中生长外延硅而获得。在本发明的实施例中，可以采用常规的外延方法来生长硅，例如化学气相淀积 (CVD)。优选地，对于PMOS器件，用锑、磷或及砷等η-型杂质作为掺杂杂质，而对于NMOS器件，用硼、铝、镓或铟等P-型杂质作为掺杂杂质。
如图9所示，例如可以首先利用外延生长工艺在已形成有侧壁间隔层218的沟槽底部形成重掺杂硅层230，从而形成外延掺杂阱区。重掺杂硅层230可以利用原位掺杂形成在沟槽的下部，其掺杂剂量范围在Iel8-lel9之间。优选地，重掺杂硅层230的厚度范围在 10-30nm 之间。接着，如图10所示，为了后续步骤中沟道区形成做准备，将氧化物的侧墙间隔层 218进行蚀刻，去除所述沟槽的侧壁下部的部分间隔层，以在开口的侧壁处暴露部分衬底。 例如，其中蚀刻侧壁间隔层停止于重掺杂硅层230上方，进而使得其高度稍微高于重掺杂硅层230。这样，在外延生长工艺过程中，蚀刻后的侧墙间隔层218’仍可以有效阻止重掺杂硅层230不希望地沿凹槽侧壁向内外延生长而形成类似于侧壁间隔层218的重掺杂内侧墙，进而避免将掺杂剂不当地引入后续步骤中形成的轻掺杂沟道区中。参考图11，利用外延生长工艺从侧壁间隔层218’和重掺杂硅层230向上沉积硅， 执行硅外延生长来形成轻掺杂硅层228，其中沉积的轻掺杂硅层228的厚度能够填充沟槽， 从而形成沟道区。这里，轻掺杂硅层所用的杂质的类型与重掺杂硅层的相同，而轻掺杂硅层具体选用的杂质与重掺杂硅层的杂质可以相同也可以不同。例如，对于PMOS器件，用磷作为重掺杂硅层的杂质时，可以用磷、砷或其组合作为轻掺杂硅层的杂质。轻掺杂硅层2 对应的掺杂剂量小于5e 17，掺杂厚度在5-20nm之间。通过上述步骤的外延生长硅工艺，如图11所示重掺杂硅层230不再形成有外延生长侧墙。掺杂阱区，即重掺杂硅层230形成在所述开口 220正下方的衬底中，并且所形成的掺杂阱区不与源极区204和漏极区206重叠。在步骤108，可以在所述开口 220中继续形成栅极区。在一个实施例中，栅极区包括栅极介质层2M和金属栅极226，所述栅极介质层2M覆盖沟道区上部和侧墙214的内壁。如图12所示，在层间介电层216的表面以及所述开口 220中沉积栅极介质层 224，栅极介质层2M为高介电常数(高k)材料。在一个实施例中，高k材料包括二氧化铪 (HfO2)。其他例子的高k材料包括HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或其组合，以及/或者其他合适的材料。栅极介质层2M可以包括大约12埃到35埃范围之间的厚度。栅极介质层2M可以通过例如化学气相沉积(CVD)或者原子层沉积(ALD)的工艺来形成。栅极介质层2M还可以具有多层结构，包括具有上述材料的一个以上的层。优选地，在形成栅极介质层2M之后可以在其上沉积功函数金属栅层226，如图13所示。金属栅层2 可以包括一个或多个材料层，优选地，可以包括多层金属，例如衬层，向栅极提供合适功函数的材料，栅电极材料和/或其他合适材料。优选地，功函数金属栅层可以包括在大约10埃到大约100埃范围之间的厚度。用于功函数金属栅层的材料可以从包含下列物质的组中选择一种或多种TiN、TiSiN, TiCN, TaAlC, TiAlN, TaAlN, TaN、 TaSiN、HfSiN、MoSiN、RuTax, NiTax, TaN, PtSix, Ni3Si、Pt、Ru、Ir、Mo、HfRu, RuOx,及这些材料的组合。最后在步骤109中，执行化学机械抛光(CMP)工艺，对步骤108中沉积的金属栅层 226和栅极介质层2M进行平整化，从而形成金属栅极，并去除层间介质层上方的栅极介质层，如图14所示。所示器件具有使用外延生长工艺形成并位于所述开口正下方的衬底中的掺杂阱230以及位于所述掺杂阱侧壁的间隔层218’。上面已经根据本发明的实施例描述了在移除栅极之后通过外延生长工艺在衬底中形成例如包括具有侧壁间隔层的掺杂阱区和沟道区的实施方式，避免了外延生长工艺容易引起的重掺杂内侧墙的出现，从而避免了将掺杂剂不当弓I入器件沟道区的问题。本发明的实施例利用去除伪栅极形成的开口进行衬底蚀刻，在对应蚀刻沟槽的侧壁上形成有例如内衬氧化物的间隔层，然后继续在具有侧壁间隔层的沟槽中利用外延生长工艺形成的掺杂阱位于伪栅极正下方的衬底中，使得这一形成的掺杂阱不会出现侧壁外延生长，进而防止掺杂阱进入器件沟道区而影响器件的性能。此外，与扩散掺杂和离子注入掺杂相比，外延生长形成掺杂阱不需要高温退火激活过程，避免了离子扩散的发生，以及离子扩散进而导致的陡峭度劣化，提高了器件的性能。虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。
权利要求
1.一种制造半导体器件的方法，所述方法包括a)提供衬底；b)在衬底上形成源极区、漏极区、设置在所述衬底上位于所述源极区和漏极区之间的伪栅堆叠、在所述伪栅堆叠侧壁形成的侧墙以及覆盖所述源极区和漏极区的层间介电层；c)去除所述伪栅堆叠以形成开口；d)从所述开口对衬底进行蚀刻，以在衬底中形成沟槽；e)在所述沟槽的侧壁下部形成间隔层；f)在所述沟槽的底部形成掺杂阱区；g)在所述掺杂阱区上方形成沟道区；以及h)在所述开口中形成栅极区。
2.根据权利要求1所述的方法，其中，在步骤d中所述衬底的刻蚀深度为15-50nm。
3.根据权利要求1所述的方法，其中，所述步骤e包括在氧环境中进行热生长以在所述沟槽的侧壁和底部形成内衬氧化物；以及刻蚀所述内衬氧化物以暴露所述衬底，以在所述沟槽的侧壁下部形成间隔层。
4.根据权利要求1所述的方法，其中，所述步骤e包括 沉积氧化物，以及对所述氧化物进行各向异性蚀刻，以所述沟槽的侧壁下部形成间隔层。
5.根据权利要求1-4中任一项所述的方法，其中，所述步骤f包括 利用外延生长工艺在所述沟槽的底部形成重掺杂层，以形成掺杂阱区。
6.根据权利要求5所述的方法，其中，形成所述重掺杂层的掺杂剂量为Iel8-lel9。
7.根据权利要求5所述的方法，其中所述重掺杂层的厚度范围为10-30nm。
8.根据权利要求1-4中任一项所述的方法，其中，所述步骤g包括 去除所述沟槽的侧壁下部的部分间隔层，以在开口的侧壁处暴露部分衬底。
9.根据权利要求1-4中任一项所述的方法，其中，所述步骤g还包括利用外延生长工艺在所述间隔层和所述重掺杂层上形成轻掺杂层，以填充所述沟槽并形成沟道区。
10.根据权利要求9所述的方法，其中，形成所述轻掺杂层的掺杂剂量小于5el7。
11.根据权利要求9所述的方法，其中所述轻掺杂层的厚度范围为5-20nm。
12.—种半导体器件，包括衬底、位于衬底上的源极区、漏极区、位于衬底上且在所述源极区和所述漏极区之间的栅堆叠、形成在栅堆叠下方的衬底中的掺杂阱区和形成在所述掺杂阱区侧壁的间隔层，以及形成在所述掺杂阱区上方的沟道区。
13.根据权利要求12所述的半导体器件，其中所述掺杂阱区包括利用外延生长工艺形成在衬底中的重掺杂硅层；以及所述沟道区包括利用外延生长工艺在所述间隔层和所述重掺杂硅层上形成的轻掺杂硅层。
14.根据权利要求13所述的半导体器件，其中，所述重掺杂硅层的掺杂剂量为 Iel8_lel9。
15.根据权利要求13所述的半导体器件，其中所述重掺杂硅层的厚度范围为10-30nm。
16.根据权利要求16所述的半导体器件，其中，所述轻掺杂硅层的掺杂剂量小于5el7。
17.根据权利要求16中所述半导体器件，其中所述轻掺杂硅层的厚度范围为5-20nm。
全文摘要
一种制造半导体器件的方法，所述方法采用先去除伪堆叠以形成开口；而后从所述开口对衬底进行蚀刻而形成沟槽，并在所述沟槽的侧壁下部形成间隔层；然后在所述沟槽的底部形成掺杂阱区，以及在所述掺杂阱区上方形成沟道区；最后，在开口中形成栅极区。通过本发明能够避免将掺杂剂不当引入源极区和漏极区的问题，还避免了在掺杂阱形成过程中容易出现的重掺杂内侧墙外延生长，进一步阻止了将掺杂剂不当地引入后续形成的沟道区中的问题，从而提高器件性能。
文档编号H01L21/336GK102254824SQ20101018501
公开日2011年11月23日 申请日期2010年5月20日 优先权日2010年5月20日
发明者尹海洲, 朱慧珑, 骆志炯 申请人:中国科学院微电子研究所