半导体器件的制作方法

专利名称：半导体器件的制作方法
技术领域：
本发明涉及一种半导体器件并且具体地涉及一种抑制或者防止由向半导体器件 的外部端子添加的外力而在外部端子以下的绝缘膜中引起的裂缝生成的技术。
背景技术：
在半导体器件的制造工艺中有如下探针检查步骤通过将探针施加于键合焊盘 (下文简称为“焊盘”)来检查半导体器件的电性质，该键合焊盘是形成于半导体晶片上的 半导体芯片的外部端子。由于这样的检查步骤，向焊盘添加的外力(冲击)在焊盘以下的 绝缘膜中弓I起裂缝从而降低了半导体器件的可靠性。例如，日本专利待审公开号2007-123546 (专利文献1)公开了一种半导体器件，该 半导体器件在铝(Al)焊盘与铜(Cu)布线之间包括IOOnm或者更多的钛(Ti)作为阻挡金 属，由此防止铜渗入铝焊盘中。另外，例如日本专利待审公开号2003-179059 (专利文献2)公开了一种半导体器 件，该半导体器件在布线焊盘部分中具有通过交替地和重复地层叠两对或者更多对的层来 形成的阻挡膜，其中一对包括氮化钽(TaN)层和钽(Ta)层，而另一对包括氮化钛(TiN)层 和钛层。结果可以改进布线焊盘部分中的阻挡膜的阻挡性质和强度及其可靠性。另外，例如日本专利待审公开号2003-31575 (专利文献3)针对铜焊盘上的铝焊盘 的结构公开了一种将连接铜通路嵌入连接通路开孔以使台阶部分基本上变平的技术。结果 可以使用于形成铝焊盘的铝膜变薄。因此可以更容易进行其生产并且可以防止铜焊盘的氧 化。[专利文献1]日本专利待审公开号2007-123546[专利文献2]日本专利待审公开号2003-179059[专利文献3]日本专利待审公开号2003-03157
发明内容
近年来，为了减少半导体芯片的面积，元件和布线已经倾向于布置于焊盘以下。结 果在探针检查时已经出现如何防止裂缝出现于焊盘以下的绝缘层中这一重要问题。因此， 当在焊盘以下布置元件等时越来越需要使用与紧接焊盘以下的布线层相同的材料来形成 应力吸收层或者使用弹性模数比SiO2更高并且不容易塑性地变形的钨(W)或者用具有高 熔点的金属来进行加固。然而根据本发明的发明人的考察，当应力吸收层紧接地形成于具有与布线层相同 的金属(铝或者铜)的焊盘以下时，探针在焊盘上的冲击使应力吸收层塑性地变形。因此，裂缝出现于布线层中的绝缘层中并且扩展至下层。另外，本发明的发明人发现即使当使用 钨或者高熔点金属作为加固层时仍然有以下问题。首先在其中(铝或者铜的)布线层紧接 地位于钨或者高熔点金属以下的结构中，由于布线层的塑性变形，所以裂缝出现于钨或者 高熔点金属中并且扩展至较低层。紧接在下方的布线层的宽度越宽，塑性变形就变得越大。 在其中尺寸与焊盘基本上相同(30至ΙΟΟμπι)的情况下，裂缝变得特别明显。其次，如果有 包含钨的部分和不含钨的部分，则裂缝出现于其分界面中并且扩展至下层。第三，当厚地形 成具有高应力的钨时，钨由于应力本身而剥落。另一方面，在芯片以内的包括焊盘以下部分的整个区域中，普遍的是在各布线层 的布线图案的密度低的部分中布置由布线材料形成的虚图案以将图案占用比调节至某一 水平或者更高。其原因在于如果存在低占用区域，则在CMP(化学和机械抛光)工艺期间出 现高占用区域与低占用区域之间的差异，由此在高于该区域的层中引起光刻聚焦移位。当未在焊盘以下紧接地布置元件或者布线时，由于上述目的而可设想虚图案可以 紧接地布置于焊盘以下。然而根据考察，本发明人发现当紧接在焊盘以下也有虚图案时，在 探针在焊盘上有冲击时，虚图案(布线材料)塑性地变形而在绝缘层中引起裂缝，并且裂缝 扩展至下层。如上所述，当在布线层中的绝缘膜中有裂缝时，水经过裂缝进入，从而降低器件和 布线的可靠性。另外，由于在封装之后的热应力而向接线键合和块应用力，这可能引起焊盘 部分剥落并且它的线路断开的问题，该裂缝部分为起点。这样的裂缝和剥落问题在使用具有低机械强度的低介电常数的膜(低k膜)作为 用于布线层的绝缘膜时变得明显。另一方面，作为一种用于抑制或者防止上述裂缝的方法，在探针检查过程期间降 低探针的针压力。然而当降低针的压力时，在探针与焊盘之间的接触电阻变得更大。由于 不能正确地测量半导体器件的电性质，所以降低了半导体的可靠性。鉴于上述，本发明的目的在于提供一种用于抑制或者防止由向半导体器件的外部 端子添加的外力而引起的在外部端子下面的绝缘膜中生成裂缝的技术。本发明的上述和其它目的及新颖特征将根据下文描述和附图变得清楚。在本申请中公开的本发明中的有代表性的发明将简洁地概括如下。该半导体器件包括布线层和连接层，这些布线层和连接层交替地和重复地层叠以 便覆盖半导体衬底的主表面，各布线层具有导体图案和用于导体图案之间绝缘的层间绝缘 膜，各连接层具有用于耦合不同布线层中的导体图案的连接导体件和用于连接导体件之间 绝缘的层间绝缘膜。布线层中的顶部布线层具有由导体图案形成的外部端子和覆盖外部端 子的保护绝缘膜，外部端子包括以铝为主要成分的导体，保护绝缘膜具有用于允许外部端 子的部分暴露的开口，外部端子具有在从保护绝缘膜的开口暴露的部分区域中的探针接触 区域。导体图案在比布线层中的顶部布线层低一层的布线层中未布置于与探针接触区域在 平面中交叠的部分中。阻挡导体膜布置于外部端子与下面的层间绝缘膜之间，阻挡导体膜 包括以钛为主要成分的第一阻挡导体膜和以氮化钛为主要成分的第二阻挡导体膜的层叠 膜，分别地，第一阻挡导体膜布置成在一侧上与层间绝缘膜接触，并且第二阻挡导体膜布置 成在一侧上与外部端子接触。第一阻挡导体膜在竖直方向上的厚度大于第二阻挡导体膜的 厚度。
在本申请中公开的本发明中的有代表性的发明所获得的有利效果将简洁地概括 如下。也就是说，变得有可能抑制或者防止由向半导体器件的外部端子添加的外力而引 起的在外部端子下面的绝缘膜中生成裂缝。


图1是示出了根据本发明实施例1的半导体器件的主要部分的平面图；图2是示出了半导体器件的主要部分的横截面图，该示了沿着图1的平面图 中的线Al-Al取得的并且在箭头方向上查看的横截面；图3是部分地示出了图2中的主要部分的放大横截面图；图4是部分地示出了图3中的主要部分的放大横截面图；图5是示出了根据本发明实施例1的另一半导体器件的主要部分的平面图；图6是示出了根据本发明实施例1的又一半导体器件的主要部分的平面图；图7是示出了根据本发明实施例2的半导体器件的主要部分的平面图；图8是示出了根据本发明实施例2的半导体器件的主要部分的横截面图；图9是部分地示出了图8中的主要部分的放大截面图；图10是示出了根据本发明实施例3的半导体器件的主要部分的横截面图；图11是部分地示出了图10中的主要部分的放大横截面图；图12是示出了根据本发明实施例4的半导体器件的主要部分的横截面图；图13是示出了根据本发明实施例5的半导体器件的主要部分的横截面图；图14是示出了根据本发明实施例6的半导体器件的主要部分的平面图；并且图15是示出了半导体器件的主要部分的横截面图，该示了沿着图14的平面 图中的线Al-Al取得的并且在箭头方向上查看的横截面。
具体实施例方式在下述实施例中，为求便利，如果必要则可以将主题内容划分成多个章节或者多 个实施例进行描述。这些多个章节或者实施例除非另有明示则并非相互独立而是一个实施 例为另一实施例的部分或者全部的修改、例子、具体或者补充描述这样的关系。在下述实施 例中，当提及要素数目(包括数字、值、数量和范围)时，除非另有明示或者在原理上清楚的 是数目不限于具体数目的情况，则要素数目不限于具体数目而是可以大于或者少于具体数 目。另外在下述实施例中，无需赘言的是除非另有明示或者在原理上清楚的是其为必需的 情况，则组成要素(包括要素步骤)并非总是必需。类似地，在下述实施例中，当提及组成 要素的形状或者位置关系时，除非另有明示或者在原理上全然不同的情况下则也涵盖与它 基本上类似或者相似的形状或者位置关系。这也适用于上述值和范围。另外在用于描述实 施例的所有附图中，具有相似功能的元件将由相同标号标识并且将省略其重复描述。现在 下文将基于附图具体地描述本发明的实施例。(实施例1)图1是示出了根据实施例1的半导体器件的主要部分的平面图。图2 是示出了半导体器件的主要部分的横截面图，该示了沿着图1的平面图中的线Al-Al 取得的并且在箭头方向上查看的横截面。在根据实施例1的半导体器件之中，这些图示出了如下焊盘(外部端子)PDl的外围部分，用于电性质测试的探测和接线键合被施加于该焊 盘。另外，图3是焊盘PDl的外围部分的主要部分的放大横截面图，而图4是示出了图3的 主要部分PlOO的放大横截面图。参照图1至图4，将具体地说明实施例1的半导体器件的结构。根据实施例1的半导体器件，在实施例1的硅衬底(半导体衬底)1的主表面Sl 上形成半导体元件，该元件包括具有MIS (金属绝缘体半导体)结构的场效应晶体管(FET) Q0场效应晶体管Q分别由具有浅沟槽(ST)结构的分离体2绝缘。另外以交替和重复层叠的方式形成布线层ML、Ml、M2、M3、M4、M5、MH和连接层VL、 VI、V2、V3、V4、V5、VH，这些层覆盖硅衬底1的包括场效应晶体管Q的主表面si。也就是， 最低连接层VL直接布置于硅衬底1的主表面si之上。最下布线层ML布置于连接层VL之 上。然后在布线层ML之上依次布置第一连接层VI、第一布线层Ml、第二连接层V2、第二布 线层M2、第三连接层V3、第三布线层M3、第四连接层V4、第四布线层M4、第五连接层V5和第 五布线层M5。最后依次布置顶部连接层VH和顶部布线层MH。各布线层ML、M1至M5和MH具有所需布线形式的导体图案3和用于导体图案3之 间绝缘的层间绝缘膜4。另外，各连接层VL、V1至V5和VH具有通路塞(连接导体件)5和 用于通路塞5之间绝缘的层间绝缘膜4，这些通路塞用于不同布线层ML、Ml至M5和MH中 的导体图案3之间的连接。例如，第三布线层M3的传导图案3通过第四连接层V4的通路 塞5来与第四布线层M4的传导图案4电耦合。此外，最低连接层VL适于将最低布线层ML 的导体图案3与场效应晶体管Q电耦合。最低连接层VL的连接导体件具体地称为“接触塞 5L”。另外，层间绝缘膜4包括以氧化硅或者低k材料为主要成分的绝缘膜。低k材料是 相对介电常数比氧化硅的相对介电常数更低的材料，并且它例如包括碳氧化硅(SiOC)等。 即使当使用低k材料作为层间绝缘膜4时仍然更优选的是对于顶部连接层VH、第五布线 层M5和第五连接层V5中的层间绝缘膜4，使用机械强度高于低k材料的绝缘膜(例如氧化 硅膜)，并且低k材料用于其它连接层和布线层的层间绝缘膜4。结果可以防止低k材料因 封装的应力而受损。另外可以在各布线层ML、Ml至M5、MH与各连接层VL、Vl至V5、VH之 间的边界部分中提供阻挡绝缘膜6。阻挡绝缘膜6例如可以包括以氮碳化硅为主要成分的 绝缘膜。就此而言，在布线层ML、Ml至M5和MH之中，顶部布线层MH的传导图案3是外部 键合接线耦合到的、且用于电性质测试的探针PRB所接触到的焊盘PD1。在顶部布线层MH 中，焊盘PDl由保护绝缘膜7部分地覆盖。保护绝缘膜7例如由层叠结构形成，该结构包括 氧化硅膜、沉积于其上的氮化硅膜和进一步沉积于其上的聚酰亚胺树脂膜。就此而言，保护 绝缘膜7具有允许暴露部分焊盘PDl的开口 OPl。在开口 OPl，焊盘PDl的一部分暴露部分 具有用于接线键合的接线接触区域WA和用于电性质测试的探针接触区域PA。就此而言，探针区域PA代表实施例1的半导体器件的焊盘PDl上的如下区域。也 就是说，它是焊盘PDl上的如下部分，该部分具有探针标记(比如焊盘PDl本身的凹陷或者 凸起部分)作为如下标记，这些标记表明探针PRB已经与焊盘PDl接触。根据本发明人的 考察，探针标记具有IOym或者更大的宽度。无需赘言，探针标记的尺寸不超过焊盘PDl的 暴露部分(保护绝缘膜7的开口 0P1)的尺寸。
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包括顶部布线层MH的导体图案3的焊盘PDl包括以铝作为主要成分的导体。另 外，阻挡导体膜BMa布置于焊盘PDl与紧接下方的顶部连接层VH的层间绝缘膜4之间。将 参照另一附图具体地说明焊盘PDl下面的阻挡导体膜BMa的结构。另外，在与焊盘PDl的 上表面上的保护绝缘膜7的界面中形成阻挡导体膜BM。根据实施例1的半导体器件，除了顶部布线层MH的焊盘PDl之外的布线层ML和 Ml至M5的导体图案3包括以铜为主要成分的导体。另外，将最低布线层ML的导体图案3与形成于硅衬底1的主表面si上的场效应 晶体管Q电耦合的最低连接层VL的接触塞5L包括以高熔点金属为主要成分的导体。具有 高熔点的金属的例子为钨。另外，阻挡导体膜一体地布置于最低连接层VL的接触塞5L的 的侧面上(作为与层间绝缘膜4的边界)和其底面上(作为与场效应晶体管Q的边界)。 阻挡导体膜具有使钨生长的功能和增强布线与绝缘膜之间密切接触的功能。这样的阻挡导 体膜例如包括氮化钛。另外，顶部通路塞(顶部连接导体件)5H具有与上述接触塞5L的结构相同的结 构，该顶部通路塞为顶部连接层VH的如下通路塞5，该通路塞电耦合作为顶部布线层MH的 导体图案3的焊盘PDl与作为紧接下方的布线层的第五布线层M5的导体图案5。也就是 说，顶部连接层VH的顶部通路塞5H例如包括以钨为主要成分的导体并且在其侧面和底面 上具有包含氮化钛的阻挡导体膜BMb。根据实施例1的半导体器件，除了最低连接层VL的接触塞5L和顶部连接层VH的 顶部通路塞5H之外的连接层Vl至V5的通路塞5包括以铜为主要成分的导体。通路塞5 在它的侧面和底面上具有例如包含钽或者氮化钽的阻挡导体膜BMc。就此而言，通过所谓的 大马士革(单大马士革、双大马士革)方法形成包含铜的导体图案3或者通路塞5，其中孔 (通孔、布线孔或者二者)形成于层间绝缘膜4中并且铜嵌入其中。根据实施例1的半导体器件，在布线层ML、Ml至M5和MH之中，在顶部布线层MH 下面的布线层(即第五布线层M5)中，导体图案3未形成于在平面中与探针接触区域PA交 叠的部分中。换而言之，层间绝缘膜4独自形成于第五布线层M5的相关区域中。利用这一 布置可以获得如下效果。当导体布置于探针接触区域PA以下的布线层中时，整个布线层往往因探测压力 而塑性地变形。由于它的应变而在层间绝缘膜4中容易生成裂缝。例如在布线层具有包含 铜的导体图案3的情况下，当这样的裂缝到达导体图案时铜可能被氧化。结果出现导体图 案3的短路或者开路，从而引起性质恶化。另一方面，根据实施例1的半导体器件，如上所述，在顶部布线层MH的焊盘PDl下 面的第五布线层M5中，导体图案3未布置于探针接触区域PA以下。因而可以减少在探测 期间的塑性变形，由此抑制裂缝生成。另外即使当出现裂缝时，通过在探针接触区域以下的 第五布线层M5中未布置包含铜的导体图案3仍然可以抑制因导体图案3等的氧化引起的 性质恶化。根据实施例1的半导体器件，更优选的是在顶部布线层MH下面的第五布线层M5 的较高连接层和较低连接层(即顶部连接层VH和第五连接层V5)中，在与探针接触区域PA 在平面中交叠的部分中未布置通路塞5。这是因为通过如在以上第五布线层M5的导体图案 3的情况下一样在与焊盘PDl接近的连接层的探针接触区域PA以下未布置包含铜的通路塞5，可以减少在探测期间的塑性变形，并且可以抑制裂缝生成。为了概括上文，根据实施例1 的半导体器件，在顶部布线层MH的焊盘PD1下面的顶部连接层VH、第五布线层M5和第五连 接层V5中，更优选的是在探针接触区域PA以下未布置包含铜的导体图案3和通路塞5。如上所述，通过在焊盘PD1之上的探针接触区域PA以下不布置铜布线，变得有可 能抑制塑性变形和裂缝出现。根据本发明人的考察，可以通过在探针接触区域PA以下的竖 直方向上持续1 P m或者更多未布置包含铜的导体图案3和通路塞5来获得上述效果。也 就是说，更优选的是如上所述，顶部布线层MH下面的第五布线层M5以及上层(即顶部连接 层VH)和下层(即第五连接层V5)在探针接触区域PA以下没有传导图案3和通路塞5，并 且同时在竖直方向上的膜厚度总和为1 P m或者更大。其原因在于当无铜图案的1 P m或者 更多的层间绝缘膜4布置于探针接触区域PA以下时，即使下层中的铜塑性地变形，仍然可 以抑制裂缝生成。就此而言，竖直方向为与硅衬底1的主表面si垂直的方向并且为布线 层ML、M1至M5、MH和连接层VL、V1至V5、VH的膜厚度方向。另外根据本发明人的考察，从 处理准确度等方面来看希望顶部连接层VH、第五布线层M5和第五连接层V5的厚度总和为 3.5i!m或者更小。为了概括上文，为了实现上述效果，希望在探针接触区域PA以下无导体 图案3和通路塞5的顶部连接层VH、第五布线层M5和第五连接层V5的膜厚度总和为1 P m 或者更大、但是为3. 5 y m或者更小。如上所述，已经说明在焊盘PD1之中在探针接触区域PA以下的如下结构，在该结 构中导体图案未布置于第五布线层M5等中。根据实施例1的半导体器件，在PD1的从保护 绝缘膜7暴露的部分以下更优选的是导体图案3未布置于第五布线层M5等中。也就是说， 在顶部布线层MH下面的第五布线层M5中，在与保护绝缘膜7的开口 0P1在平面中交叠的 部分中未提供导体图案3。这是因为如上所述，在接近焊盘PD1的第五布线层M5中通过不 布置包含铜的导体图案3可以进一步抑制塑性变形出现。结果可以抑制在层间绝缘膜4中 生成裂缝。由于相同原因，更优选的是通路塞5未布置于第五布线层M5的上层(即顶部连 接层VH)和第五布线层M5的下层(即第五连接层V5)中的相关区域中。另外在焊盘PD1的底部(作为布置于与较高连接层VH的界面中的阻挡导体膜 BMa)，实施例1的半导体器件具有如下结构。也就是说，在焊盘PD1的底部布置的阻挡导体 膜BMa包括第一阻挡导体膜bml (包括以钛为主要成分的导体)和第二阻挡导体膜bm2 (包 括以氮化钛为主要成分的导体)的层叠膜。具体而言，第一阻挡导体膜bml布置于第二阻 挡导体膜bm2以下。换而言之，第一阻挡导体膜bml布置成在一侧上与顶部连接层VH的层 间绝缘膜4接触，而第二阻挡导体膜bm2布置成在一侧上与焊盘PD1接触。另外，在根据实施例1的半导体器件的焊盘PD1以下的阻挡导体膜BMa中，关于在 竖直方向上的膜厚度，包含钛的第一阻挡导体膜bml的膜厚度tl大于包含氮化钛的第二阻 挡导体膜bm2的膜厚度t2。常规上，作为包含铝的焊盘的阻挡导体膜，为了防止与在下层中 接触的金属(在这一情况下为顶部通路塞5H的钨)的反应，选择以厚氮化钛为主要成分的 阻挡导体膜。另外为了保证氮化钛与下层金属之间的密切接触和电连接，在其间中形成薄 钛。另一方面，根据实施例1的半导体器件，主要厚地形成钛。然后，氮化钛形成于其 上以产生布置于焊盘PD1以下的阻挡导体膜BMa。后文将具体地说明其原因。根据实施例1的半导体器件，通过允许布置于焊盘PD1以下的阻挡导体膜BMa具有上述结构，可以获得如下效果。也就是说，在通过使探针PRB与焊盘PD1的探针接触区域 PA接触来进行的电性质测试期间，在焊盘PD1以下的层间绝缘膜4中抑制裂缝生成。其原 因如下。根据本发明人的考察发现当比较钛和氮化钛时，氮化钛具有包括柱状晶体的更 小晶粒。另一方面，钛具有不含柱状晶体的更大晶粒(下文称为“粒状晶体”)。具体而言， 发现如图4中所示，形成作为第二阻挡导体膜bm2的氮化钛使得柱沿着膜厚度方向升起。因 此发现裂缝倾向于因探测时在竖直方向上的压力而通过颗粒边界出现。另一方面，发现作 为第一阻挡导体膜bml的钛包括在膜厚度方向上具有少数颗粒边界的粒状晶体。同样关于 探测时在竖直方向上的压力，裂缝较少可能出现。根据这一方面，作为阻挡传导膜BMa，包含 钛的第一阻挡导体膜bml制作得越厚，在探测期间的防裂缝性质就可能越佳。然而为了抑 制在钛(第一阻挡导体膜bml)与铝(焊盘PD1)之间的反应，更优选地在其间布置氮化钛 (第二阻挡导体膜bm2)。在这一情况下，由于上述原因，氮化钛的膜厚度越大，在探测期间 的防裂缝性质就变得越差。因此在实施例1的半导体器件中，变得有可能通过使用如下第一阻挡导体膜bml 作为向其施加探测的焊盘PD1下面的阻挡导体膜BMa的主要成分来抑制裂缝生成，该第一 阻挡导体膜bml包含形式为粒状晶体的具有更大晶粒的钛。换而言之，根据实施例1的半 导体器件，通过主要使用包含形式为粒状晶体的钛的第一阻挡传导膜bml而不是通过使用 包含形式为柱状晶体的氮化钛的第二阻导体膜bm2来抑制裂缝生成。此外如上所述，根据 实施例1的半导体器件，为了抑制在钛与铝之间的反应，包含氮化钛的第二阻挡导体膜bm2 布置于包含钛的第一阻挡导体膜bml与包含铝的焊盘PD1之间。如上所述，根据实施例1的半导体器件，在焊盘PD1以下的阻挡导体膜BMa中主 要提供包含形式为粒状晶体的钛的第一阻挡导体膜bml而不是包含倾向于有裂缝的形式 为柱状晶体的氮化钛的第二阻挡导体膜bm2。结果即使当在焊盘PD1的探测期间施加应力 时，仍然变得有可能实现如下结构，在该结构中在下层中的层间绝缘膜4等中不容易生成 裂缝。另外根据实施例1的半导体器件，如上所述，包含铜的导体图案3未布置于探针接触 区域PA以下的第五布线层M5等中。因此提供如下结构，在该结构中在探测期间压力不容 易引起塑性变形，从而抑制裂缝生成。另外利用这一结构，即使出现裂缝，它仍然不容易到 达导体图案3，这抑制布线的短路或者开路出现。因此根据实施例1的半导体器件可以改进 探针阻抗性质。根据本发明人的进一步考察，在实施例1的半导体器件的阻挡导体膜BMa中发现 通过允许包含晶粒大并且较少可能有裂缝的钛的第一阻挡导体膜bml的膜厚度tl为包含 形式为柱状晶体并且可能有裂缝的氮化钛的第二阻挡导体膜bm2的膜厚度的至少两倍大， 上述效果变得更明显。另外发现通过允许包含钛的第一阻挡导体膜bml的膜厚度tl为 20nm或者更大，上述效果变得更明显。就此而言，为了抑制在包含钛的第一导体膜bml与 包含铝的焊盘PD1之间的反应，希望包含氮化钛的第二导体膜bm2的膜厚度为5nm或者更 大。另外更优选的是，第一阻挡导体膜bml和第二阻挡导体膜bm2在竖直方向上的厚度总 和(即阻挡导体膜BMa的膜厚度)为200nm或者更小。这是因为焊盘PD1的主要成分为低 电阻的铝，根据密切接触性质和反应抑制这些方面引入的阻挡导体膜BMa具有比铝的电阻 更高的电阻，并且优选的是阻挡导体膜BMa没有太厚。
另外如先前所述，在硅衬底1的主表面si上形成场效应晶体管Q作为半导体元 件。根据实施例1的半导体器件，具体而言甚至在与焊盘PD1在平面上交叠的位置处在硅 衬底的主表面si上，更优选的是形成场效应晶体管Q作为半导体元件。其原因在于通过在 焊盘PD1以下的区域中也布置场效应晶体管Q，可以有效地使用硅衬底1的表面上的空间， 从而提高集成度。就此而言，裂缝倾向于在探测期间具体出现于焊盘PD1下部的探针接触区域PAT 部中。因此，如果可能则不应当在相关区域的硅衬底1上布置半导体元件。然而根据实施 例1的半导体器件，如上所述，可以抑制裂缝在探针接触区域PA以下生成。因此即使半导 体元件布置于焊盘PD1以下，上述问题仍然较少可能出现。因此，实施例1的半导体器件还 可以有效地应用于如下结构，在该结构中场效应晶体管Q甚至布置于焊盘PD1以下的硅衬 底1上。另外根据实施例1的半导体器件，在从具有焊盘PD1的顶部布线层MH起的第二较 低层布线层(即第四布线层M4)中布置的导体图案3中，更优选的是在与探针接触区域PA 在平面中交叠的区域中布置布线宽度为2 u m或者更小的导体图案3。换而言之，关于第四 布线层M4，更优选的是布置于探针接触区域PA以下的导体图案3的布线宽度为2 y m或者 更小。下文将说明原因。第四布线层M4设置得比第五布线层M5更远离焊盘PD1。因此它比第五布线层M5 更少可能塑性地变形。即使这样，如果探针PRB的针压力高，则第四布线层M4仍然塑性地变 形并且可能在层间绝缘膜M4中有裂缝。因此如上所述，关于第四布线层M4，在焊盘PD1的 探针接触区域PA以下紧接地布置的导体图案3的宽度限于2 u m或者更小。以这一方式， 进一步抑制塑性变形，并且变得有可能在更高针压力使探针PRB与焊盘PD1接触，从而进一 步稳定探针检查。实施例1的半导体器件的焊盘PD1在平面中的形状也不限于图1中所示形状，并 且它可以是图5和图6的重要部分的平面图中所示形状之一。图5是示出了焊盘PD1的主要部分的平面图，其中接线接触区域WA和探针接触区 域PA部分地交叠。利用这样的结构，可以减少焊盘PD1占用的平面面积，并且可以以更高 集成度地实现半导体器件的更高性能。上述实施例1的半导体器件的技术也可以类似地有 效应用于这样的半导体器件。图6是示出了焊盘PD1的主要部分的平面图，该焊盘在平面中在覆盖焊盘PD1的 保护绝缘膜7中具有突出部分ptl作为用于两个区域之间边界的标记，从而可以在视觉上 区分接线接触区域WA和探针接触区域PA。利用这一结构，有可能设计用于在探针检查时实 现探测的探针接触区域PA和用于连接键合接线的接线连接区域WA而不让它们相互干扰。 例如，如果键合接线连接到因探测而变得粗糙的焊盘PD1的表面，则密切接触和连接的状 态恶化。然而利用其中探针接触区域PA较少可能与接线连接区域WA交叠的上述结构，可 以改进半导体器件的性质。(实施例2)现在参照图7至图9将说明实施例2的半导体器件。图7是示出了根 据实施例2的半导体器件的主要部分的平面图。图7示出了实施例2的半导体器件之中的 用于实现电性质测试的探测和接线键合的焊盘(外部端子)PD2的外围部分。图8是示出 了焊盘PD2的外围部分的放大横截面图，而图9是示出了图8的主要部分p200的放大横截面图。参照图7至图9将具体地说明实施例2的半导体器件的结构。除了如下各点之外，实施例2的半导体器件具有与实施例1的半导体器件中基本 上相同的结构和由此获得的效果。根据实施例2的半导体器件，顶部通路塞(顶部连接导体件)5H具有如下结构，该 顶部通路塞为顶部连接层VH的如下通路塞5，该通路塞用于电耦合顶部布线层MH的焊盘 PD2与顶部布线层MH下面的第五布线层M5的导体图案3。也就是说，根据实施例2的半导 体器件，形成顶部通路塞5H以便将与顶部布线层MH的阻挡导体膜BMa和焊盘PD2的材料 相同的材料嵌入连接孔CH (接触孔或者通孔)。就此而言，连接孔CH是从与焊盘PD2接触 的上表面到与导体图案3接触的下表面穿过顶部连接层VH的层间绝缘膜4的连接孔。根据制造实施例2的半导体器件的步骤，通过嵌入包括上述连接孔CH的顶部连接 层VH的上表面，依次形成阻挡导体膜BMa和焊盘PD2 (导体图案3)。然后通过光刻方法等 进行图案化以形成包括所需形状的导体图案3的焊盘PD2。例如当通过溅射等将铝形成为焊盘PD2以便完全地嵌入连接孔CH的内部时，有必 要将连接孔CH的直径设置得相对地大。例如，与其中应用通过大马士革方法形成钨的情况 下的作为根据实施例1的半导体器件的顶部通路塞5H相比，其中应用通过溅射来形成的铝 的情况下作为实施例2的半导体的顶部通路塞5H，连接孔CH的直径更大。另一方面，根据实施例2的半导体器件，如上所述，可以共同地形成顶部连接层VH 的顶部通路塞5和顶部布线层MH的焊盘PD2，从而简化制造工艺。制造工艺的简化减少了 制造成本，由此提高生产量。在实施例2的顶部通路塞5H的情况下，焊盘PD2较低部的阻挡导体膜BMa也一体 地布置于顶部连接层VH的连接孔CH的壁面上。也就是说，在连接孔CH的底部，阻挡导体 膜BMa与第五布线层M5的导体图案3接触。就此而言，如在实施例1的半导体器件的情况 下说明的那样，阻挡导体膜BMa包括层叠的层膜，该层膜从下方包括包含钛的第一阻挡导 体膜bml和包含氮化钛的第二阻挡导体膜bm2。因此在这一状态下，包含钛的第一阻挡导体 膜bml与包含铜的导体图案3接触。然而已知钛与铜反应，这增加在接触部分的电阻。因而，实施例2的半导体器件的阻挡导体膜BMa在第一阻挡导体膜bml的又一较 低层中具有第三阻挡导体膜bm3，该膜包括以氮化钛为主要成分的导体。如上所述，一体地 形成实施例2的阻挡导体膜BMa，该膜从焊盘PD2以下覆盖至顶部连接层VH的连接孔CH的 内部。因此通过布置上述第三阻挡导体膜bm3，在连接孔Ch的底部，包含氮化钛的第三阻挡 导体膜bm3防止包含钛的第一阻挡导体膜1与包含铜的第三导体图案接触。因此可以抑制 在钛与铜之间的反应。如参照图1至图4说明的那样，在实施例1的半导体器件中，关于在探针检查期间 的压力，阻挡导体膜BMa具有抑制裂缝生成的效果。同样在实施例2的半导体器件中，焊盘 PD2以下的阻挡导体膜BMa具有包含形式为柱状晶体的氮化钛的第三阻挡导体膜bm3。当 它的膜厚度小于包含钛的第一阻挡导体膜bml的膜厚度时，可以使相似效果明显。另外，在焊盘PD4的探针接触区域PA以下更优选的是第一阻挡导体膜bml的厚度 为第三阻挡导体膜bm3的厚度的至少两倍大。同时更优选的是第三阻挡导体膜bm3的厚度 为5nm或者更大。其原因与在第一实施例中参照第二阻挡导体膜bm2来设置第一阻挡导体 膜bml的膜厚度条件的原因相同。另外，其它膜厚度条件与实施例1中相同，并且将省略对其的重复描述。根据实施例2的半导体器件，第一阻挡导体膜bml、第二阻挡导体膜bm2和 第三阻挡导体膜bm3的膜厚度总和为200nm或者更小。这样的膜厚度条件可以使提高探针 阻抗的效果明显。因此只要该条件至少应用于焊盘PD4的探针接触区域PA以下的阻挡导 体膜BMa就令人满意。利用实施例2的半导体器件的上述结构，在探测期间抑制裂缝生成，从而提高生产量。(实施例3)参照图10和图11将说明实施例3的半导体器件。图10是示出了半 导体器件的主要部分的横截面图并且对应于实施例1的半导体器件的图3。图11是图10 的主要部分P300的放大横截面图。除了如下各点之外，实施例3的半导体器件具有与实施 例1和实施例2中相同的结构和由此获得的效果。根据实施例3的半导体器件，布置于顶部布线层MH的焊盘PD3与紧接下方的顶部 连接层VH的层间绝缘膜4之间的阻挡导体膜BMa包括以钽或者氮化钛为主要成分的导体。钽或者氮化钽具有大晶粒并且如上所述类似于具有高探针阻抗的钛而具有探针 阻抗。就此而言，根据实施例1的半导体器件，通过层叠用于提高探针阻抗的钛(第一阻挡 导体膜bml)和用于抑制与焊盘PD1的反应的氮化钛(第二阻挡导体膜bm2)来形成阻挡导 体膜BMa。另一方面，实施例3的半导体器件的钽或者氮化钽具有与包含铝的焊盘PD3的低 反应性。因此无需提供用于抑制反应的导体层。结果可以通过具有更简单结构的阻挡导体 膜BMa来实现与实施例1中相似的探针阻抗提高效果。这可以减少制造成本并且提高生产 量。根据本发明人的进一步考察，包括以氮化钽为主要成分的导体的阻挡导体膜BMa 处于非结晶(无定形)状态。发现由于无处于非结晶状态的颗粒场，所以进一步较少可能 因应力而生成裂缝。发现上述效果在氮化钽的膜厚度为20nm或者更大时变得更明显。由 于这一原因，根据实施例3的半导体器件，更优选的是包括以钽或者氮化钽为主要成分的 导体膜的阻挡导体膜BMa的膜厚度为20nm或者更大。此外，由于与实施例1中描述的原因 相似的原因，更优选的是阻挡导体膜BMa的膜厚度为200nm或者更小。(实施例4)参照图12将说明实施例4的半导体器件。图12是示出了半导体器件 的主要部分的横截面图并且对应于实施例1的半导体器件的图2。除了如下各点之外，实施 例4的半导体器件具有与实施例1、2或者3的半导体结构相似的结构和由此获得的效果。根据实施例4的半导体器件，在布线层ML、M1至M5和MH之中，在顶部布线层MH下 面的布线层(即第五布线层M5)中和第二下层布线层(即第四布线层M4)中的与焊盘PD4 的探针接触区域PA在平面中交叠的部分中未形成传导图案3。换而言之，在第五布线层M5 和第四布线层M4的相关区域中仅形成层间绝缘膜4。利用这一结构可以获得如下效果。如前文参照实施例1的半导体器件说明的那样，通过在焊盘PD1的探针接触区域 PA以下未提供导体图案3，抑制塑性变形并且提高探针阻抗性质。在实施例1中说明了如 下结构的有效性，在该结构中导体图案3未形成于紧接焊盘PD1以下的第五布线层M4的相 关区域中。按照相同方面，根据实施例4的半导体器件，导体图案3未布置于更下方的第四 布线层M4的相关区域中，从而进一步抑制塑性变形。结果利用实施例4的半导体器件的结 构可以进一步提高探针阻抗。(实施例5)参照图13将说明实施例5的半导体器件。图13是示出了半导体器件
14的主要部分的横截面图并且对应于实施例1的半导体器件的图2。除了如下各点之外，实施 例5的半导体器件具有与实施例1、2、3或者4的半导体器件的结构相同的结构和由此获得 的效果。根据实施例5的半导体器件，各布线层ML、Ml至M5和MH具有的导体图案3由以 铝为主要成分的导体形成。与铜相比，铝的机械强度更低。因此当向焊盘PD5等施加探测 时，塑性变形有可能由于它的应力而出现。同样在以这样的铝为导体图案的半导体器件中， 裂缝可能出现。根据这一方面，能够提高探针阻抗的实施例1、2、3或者4的半导体器件的 结构可以更有效地应用于以铝为导体图案3的实施例5的半导体器件。(实施例6)参照图14和图15将说明实施例6的半导体器件。图14是示出了实 施例6的半导体器件的主要部分的平面图。在根据实施例6的半导体器件之中，图14示出 了焊盘PD6的外围部分，其中向该焊盘施加在电性质测试期间的探测或者接线键合。图15 是示出了焊盘PD6的外围部分的主要部分的放大横截面图。参照图14和图15将具体地说 明实施例6的半导体器件的结构。除了如下各点之外，实施例6的半导体器件具有与实施 例1、2、3、4或者5的半导体器件的结构相同的结构和由此获得的效果。实施例6的半导体器件具有如下结构作为顶部布线层MH的焊盘PD6与紧接下方 的第五布线层M5的导体图案3之间的电连续机制。也就是说，如在实施例2的半导体器件 中一样，根据实施例6的半导体器件，与阻挡导体膜BMa和焊盘PD6的材料相同的材料通过 嵌入在顶部连接层VH中形成的连接孔CH来一体地形成。然而作为与实施例2的半导体器 件不同的一点，根据实施例6的半导体器件，如在平面中所见，连接孔CH落在保护绝缘膜7 的开口 0P1中而允许暴露焊盘PD6并且比实施例2的连接孔CH更宽。另外在第五布线层 M5中布置导体图案3以便与连接孔CH的底部接触。然而，第五布线层M5的导体图案3未布置于焊盘PD6的探针接触区域PA以下，这 与实施例1至5的情况相同。因而变得有可能通过将本发明应用于具有实施例6的结构的 半导体器件来提高探针阻抗。虽然上述已经通过其实施例具体地描述了本发明人创造的发明，但是无需赘言本 发明不限于上述实施例并且可以在不脱离本发明的主旨的范围内进行各种改变。
权利要求
一种半导体器件，包括布线层和连接层，交替地和重复地层叠以便覆盖半导体衬底的主表面，其中每个所述布线层具有导体图案和用于所述导体图案之间绝缘的层间绝缘膜，其中每个所述连接层具有用于耦合所述不同布线层中的所述导体图案的连接导体件，以及用于所述连接导体件之间绝缘的层间绝缘膜，其中所述布线层中的顶部布线层包括由所述导体图案形成的外部端子和覆盖所述外部端子的保护绝缘膜，其中所述外部端子包括以铝为主要成分的导体，其中所述保护绝缘膜具有用于允许所述外部端子的部分暴露的开口，其中所述外部端子具有在从所述保护绝缘膜的开口暴露的部分区域中的探针接触区域，其中所述导体图案在比所述布线层中的顶部布线层低一层的布线层中未布置于与所述探针接触区域在平面中交叠的部分中，其中阻挡导体膜布置于所述外部端子与下面的层间绝缘膜之间，其中所述阻挡导体膜包括以钛为主要成分的第一阻挡导体膜和以氮化钛为主要成分的第二阻挡导体膜的层叠膜，其中分别地，所述第一阻挡导体膜布置成在一侧上与所述层间绝缘膜接触，并且所述第二阻挡导体膜布置成在一侧上与所述外部端子接触，并且其中所述第一阻挡导体膜在竖直方向上的厚度大于所述第二阻挡导体膜的厚度。
2.根据权利要求1所述的半导体器件，其中所述第一阻挡导体膜在所述竖直方向上的 厚度为所述第二阻挡导体膜在所述竖直方向上的厚度的至少两倍大。
3.根据权利要求2所述的半导体器件，其中所述第一阻挡导体膜在所述竖直方向上的厚度为20nm或者更大， 其中所述第二阻挡导体膜在所述竖直方向上的厚度为5nm或者更大，并且 其中所述第一阻挡导体膜和所述第二阻挡导体膜在所述竖直方向上的厚度总和为 200nm或者更小。
4.根据权利要求3所述的半导体器件，其中半导体元件在与所述外部端子在平面中交 叠的位置处，形成于所述半导体衬底的主表面之上。
5.根据权利要求4所述的半导体器件，其中在比所述顶部布线层低一层的所述布线层 的较高连接层和较低连接层中的每个连接层中，在与所述探针接触区域在平面中交叠的部 分中未提供所述连接导体件。
6.根据权利要求5所述的半导体器件，其中在比所述布线层中的所述顶部布线层低一层的布线层中，在与所述保护绝缘膜的 开口在平面中交叠的部分中未布置所述导体图案，并且其中在比所述顶部布线层低一层的所述布线层的较高连接层和较低连接层中的每个 连接层中，在与所述保护绝缘膜的开口在平面中交叠的部分中未布置所述连接导体件。
7.根据权利要求6所述的半导体器件，其中比所述顶部布线层低一层的所述布线层 以及所述较高连接层和较低连接层在竖直方向上的厚度总和为Iym或者更大、但是为 3. 5 μ m或者更小。
8.根据权利要求7所述的半导体器件，其中在所述外部端子的从所述保护绝缘膜的开 口暴露的部分之上，所述探针接触区域具有宽度为10 μ m或者更大的探针标记。
9.根据权利要求8所述的半导体器件，其中用于将所述顶部布线层的外部端子与比所 述顶部布线层低一层的所述布线层的导体图案耦合的顶部连接导体件包含与所述顶部布 线层的阻挡导体膜和所述外部端子的材料相同的材料，并且形成为一体地嵌入连接孔。
10.根据权利要求9所述的半导体器件，其中所述第一阻挡导体膜为粒状晶体，并且所 述第二阻挡导体膜为柱状晶体。
11.根据权利要求10所述的半导体器件，其中在除了所述顶部布线层之外的每个所述布线层中包括的所述导体图案包括以铜 为主要成分的导体，其中所述顶部连接导体件中的阻挡导体膜还在与所述布线层的导体图案接触的部分 中具有以氮化钛为主要成分的第三阻挡导体膜，其中所述第三阻挡导体膜分离所述布线层与所述第一阻挡导体膜，从而它们可以不相 互接触，其中所述第一阻挡导体膜在竖直方向上的厚度为所述第三阻挡导体膜在竖直方向上 的厚度的至少两倍大，其中所述第三阻挡导体膜在所述竖直方向上的厚度为5nm或者更大，并且 其中所述第一阻挡导体膜、所述第二阻挡导体膜和所述第三阻挡导体膜的所述厚度总 和为200nm或者更小。
12.根据权利要求10所述的半导体器件，其中在所述布线层中包括的所述导体图案包 括以铝为主要成分的导体。
13.一种半导体器件，包括布线层和连接层，交替地和重复地层叠以便覆盖半导体衬底的主表面， 其中每个所述布线层具有导体图案和用于所述导体图案之间绝缘的层间绝缘膜， 其中每个所述连接层具有用于耦合所述不同布线层中的所述导体图案的连接导体件 和用于所述连接导体件之间绝缘的层间绝缘膜，其中所述布线层中的顶部布线层具有由所述导体图案形成的外部端子以及覆盖所述 外部端子的保护绝缘膜，其中所述外部端子包括以铝为主要成分的导体，其中所述保护绝缘膜具有用于允许所述外部端子的部分暴露的开口，其中所述外部端子具有在从所述保护绝缘膜的开口暴露的部分区域中的探针接触区域，其中所述导体图案在比所述布线层中的所述顶部布线层低一层的布线层中未布置于 与所述探针接触区域在平面中交叠的部分中，其中阻挡导体膜布置于所述外部端子与下面的层间绝缘膜之间， 其中作为用于将所述顶部布线层的外部端子与比所述顶部布线层低一层的所述布线 层的导体图案耦合的所述连接导体件的顶部连接导体件包含与所述顶部布线层的阻挡导 体膜和所述外部端子的材料相同的材料，并且形成为一体地嵌入连接孔，其中在除了所述顶部布线层之外的每个所述布线层中包括的所述导体图案具有以铜为主要成分的导体，其中所述阻挡导体膜包括以钛为主要成分的第一阻挡导体膜以及以氮化钛为主要成 分的第二阻挡导体膜和第三阻挡导体膜的层叠膜，并且其中所述第一阻挡导体膜被布置成夹入于所述第二阻挡导体膜与第三阻挡导体膜之间。
14.根据权利要求13所述的半导体器件，其中在所述阻挡导体膜之中，所述第一阻挡 导体膜在竖直方向上的膜厚度大于所述第二阻挡导体膜和所述第三阻挡导体膜的膜厚度。
15.根据权利要求14所述的半导体器件，其中所述第一阻挡导体膜在所述竖直方向上的厚度为20nm或者更大， 其中所述第二阻挡导体膜和第三阻挡导体膜在所述竖直方向上的每个所述厚度为5nm 或者更大，并且其中所述第一阻挡导体膜、所述第二阻挡导体膜和所述第三阻挡导体膜的膜厚度总和 为200nm或者更小。
16.一种半导体器件，包括半导体元件，形成于半导体衬底的主表面之上；以及 布线层和连接层，交替地和重复地层叠以便覆盖所述半导体衬底的主表面， 其中每个所述布线层具有导体图案和用于所述导体图案之间绝缘的层间绝缘膜， 其中每个所述连接层具有用于耦合所述不同布线层中的导体图案的连接导体件以及 用于所述连接导体件之间绝缘的层间绝缘膜，其中所述布线层中的顶部布线层具有由所述导体图案形成的外部端子以及覆盖所述 外部端子的保护绝缘膜，其中所述外部端子包括以铝为主要成分的导体，其中所述保护绝缘膜具有用于允许所述外部端子的部分暴露的开口，其中所述外部端子具有在从所述保护绝缘膜的开口暴露的部分区域中的探针接触区域，其中所述导体图案在比所述布线层中的顶部布线层低一层的布线层中未布置于与所 述探针接触区域在平面中交叠的部分中，其中阻挡导体膜布置于所述外部端子与下面的层间绝缘膜之间， 其中所述阻挡导体膜包括以钽或者氮化钽为主要成分的导体，并且 其中所述半导体元件在与所述外部端子在平面中交叠的位置处形成于所述半导体衬 底的主表面之上。
17.根据权利要求16所述的半导体器件，其中所述阻挡导体膜包括以氮化钽为主要成分的导体，并且其中所述阻挡导体膜在竖直方向上的厚度为20nm或者更大、但是为200nm或者更小。
18.根据权利要求17所述的半导体器件，其中在所述外部端子的从所述保护绝缘膜的 开口暴露的部分之上，所述探针接触区域具有宽度为10 μ m或者更大的探针标记。
19.根据权利要求18所述的半导体器件，其中所述阻挡导体膜为无定形。
全文摘要
本发明涉及一种半导体器件。本发明用以抑制或者防止由向半导体器件的外部端子添加的外力而引起的在外部端子以下的绝缘膜中的裂缝的生成。形成于硅衬底的主表面上的布线层中的顶部布线层MH具有焊盘，该焊盘包括含铝的导体图案。在焊盘的下表面上布置有通过从下方层叠第一阻挡导体膜和第二阻挡导体膜来形成的阻挡导体膜。在比顶部布线层低一层的第五布线层之中，在与焊盘的探针接触区域在平面中交叠的区域中未布置导体图案。另外，第一和第二阻挡导体膜分别为以钛和氮化钛为主要成分的导体膜。第一阻挡导体膜也厚于第二阻挡导体膜。
文档编号H01L23/485GK101924089SQ20101020528
公开日2010年12月22日 申请日期2010年6月13日 优先权日2009年6月16日
发明者古泽健志, 竹若博基, 鸭岛隆夫 申请人:瑞萨电子株式会社