专利名称：半导体器件及其制作方法
技术领域：
本发明涉及半导体领域，更具体地，涉及一种新颖的半导体器件及其制作方法，特别是一种高性能III-V族金属氧化物半导体场效应晶体管(MOSFET)及其制作方法。
背景技术：
已经证实，沟道中的应变可以显著影响金属氧化物半导体场效应晶体管(MOSFET) 中载流子的迁移率。例如，沿沟道的压缩应力有助于改善PFET (ρ型场效应晶体管)的性能， 而沿沟道的拉伸应力有助于改善nFET(n型场效应晶体管)的性能。对于pFET，形成嵌入在源/漏区中的SiGe已经被证明能够在沟道中有效引入压缩应力并从而提高PFET的性能。类似地，对于nFET，形成嵌入在源和漏中的Si C已经被证明能够在沟道中有效引入拉伸应力并从而提高nFET的性能。已经发现，III-V族化合物半导体有助于改进载流子迁移率。因此，目前已经在探索III-V族化合物半导体在集成电路工艺中的应用。但是，迄今为止，尚没有有效的手段来在这种通过III-V族半导体制成的器件中施加应力。有鉴于此，需要提供一种新颖的半导体器件及其制作方法，特别是一种III-V族 MOSFET及其制作方法，其中可以有效地向其沟道区施加应力，从而改进其性能。
发明内容
本发明的目的在于提供一种半导体器件及其制作方法，以克服上述现有技术中的问题。根据本发明的一个方面，提供了一种制作半导体器件的方法，包括在体半导体衬底上外延生长宽带隙III-V族化合物半导体层/窄带隙III-V族化合物半导体层/宽带隙 III-V族化合物半导体层的叠层结构；在所述叠层结构上形成栅堆叠；在所述体半导体衬底中形成嵌入式应变区；以及在所述栅堆叠的两侧、在所述叠层结构中形成源/漏区。优选地，所述宽带隙III-V族化合物半导体包括InAlAs、hP、AlSb、AlGaSb、GaP、 InGaP, AlGaAs, InAlSb中的任一种；以及所述窄带隙III-V族化合物半导体包括InAs、 InGaAs、GaAs、GaSb、InGaSb、InSb 中的任一种。优选地，所述宽带隙III-V族化合物半导体层的厚度为1 5nm;所述窄带隙 III-V族化合物半导体层的厚度为5 20nm。优选地，所述栅堆叠包括高k栅介质/金属栅堆叠或高k栅介质/金属栅/多晶
硅堆叠。优选地，所述栅堆叠包括栅介质/多晶硅栅堆叠，在形成源/漏区之后，该方法进一步包括去除所述栅堆叠；形成替代的高k栅介质/金属栅堆叠。优选地，形成嵌入式应变区的步骤包括在所述栅堆叠的两侧且嵌入所述半导体衬底形成牺牲应变区；去除所述牺牲应变区；形成嵌入式应变区。其中，形成牺牲应变区的步骤包括在所述栅堆叠的两侧向所述半导体衬底注入As或P，以形成牺牲应变区。
优选地，所述半导体衬底上包括浅沟槽隔离用于隔离相邻的器件。从而，去除所述牺牲应变区，形成嵌入式应变区的步骤包括从所述浅沟槽隔离的上方向下刻蚀至部分浅沟槽隔离露出；选择性刻蚀余下的浅沟槽隔离以及牺牲应变区；通过外延生长，形成嵌入式应变区。进一步优选地，在选择性刻蚀余下的浅沟槽隔离之前，所述方法进一步包括采用介质层覆盖所述栅堆叠以及两侧余下的叠层结构顶部和外侧。优选地，所述窄带隙III-V族化合物半导体层包括至少一层。优选地，所述体半导体衬底包括Si，所述嵌入式应变区包括Si:C或SiGe。优选地，形成源/漏区的步骤包括通过离子注入在所述栅堆叠两侧的叠层结构中形成源/漏区；其中对于nMOSFET，注入的离子包括Si或S ；对于pMOSFET，注入的离子包括Si或Be。根据本发明的另一方面，提供了一种半导体器件，包括体半导体衬底；叠层结构，包括宽带隙III-V族化合物半导体层/窄带隙III-V族化合物半导体层/宽带隙III-V 族化合物半导体层，形成在所述体半导体衬底上；栅堆叠，形成在所述叠层结构上；嵌入式应变区，形成在所述栅堆叠两侧，嵌入所述体半导体衬底中；以及源/漏区，形成在所述栅堆叠两侧的叠层结构中。优选地，所述宽带隙III-V族化合物半导体包括InAlAs、hP、AlSb、AlGaSb、GaP、 InGaP, AlGaAs, InAlSb中的任一种；以及所述窄带隙III-V族化合物半导体包括InAs、 InGaAs、GaAs、GaSb、InGaSb、InSb 中的任一种。优选地，所述宽带隙III-V族化合物半导体层的厚度为1 5nm;所述窄带隙 III-V族化合物半导体层的厚度为5 20nm。优选地，所述窄带隙III-V族化合物半导体层包括至少一层。优选地，所述体半导体衬底包括Si，所述嵌入式应变区包括Si:C或SiGe0优选地，对于nMOSFET，所述源/漏区中包括Si或S离子；对于pMOSFET，所述源/ 漏区中包括Si或Be离子。根据本发明的实施例，通过在体半导体衬底中形成嵌入式应变区，向体半导体衬底上形成的III-V族化合物半导体叠层结构中形成的源/漏区施加应力。从而有效地向 III-V族化合物半导体器件施加应力以改善其性能，而不会对其结构造成不利影响。
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中图1 12示出了根据本发明第一实施例的半导体器件在制造期间各阶段的示意截面图；以及图13 沈示出了根据本发明第二实施例的半导体器件在制造期间各阶段的示意截面图。
具体实施例方式以下，通过附图中示出的具体实施例来描述本发明。但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。在附图中示出了根据本发明实施例的层结构示意图。这些图并非是按比例绘制的，其中为了清楚的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。(第一实施例)以下将参照附图1 12来描述本发明的第一实施例。如图1所示，根据本发明的制造工艺从体晶片如体Si晶片开始。具体地，在体晶片即半导体衬底1001上外延生长宽带隙III-V族化合物半导体材料与窄带隙III-V族化合物半导体材料的叠层结构。例如，可以生长如下结构两层宽带隙半导体材料层如InAlAS 1002和1004，以及夹在它们之间的一层窄带隙材料层如InAs或InGaAs 1003。窄带隙材料层可以包括至少一层。例如，宽带隙材料层如InAlAs 1002和1004的厚度可以为约1 5nm，窄带隙材料层如InAs或hGaAs 1003的厚度可以为约5 20nm。这种外延生长例如可以通过分子束外延(MBE)等技术来进行。当然，在此也可以采用其他宽/窄带隙III-V族化合物半导体材料层的组合，例如所述宽带隙III-V族化合物半导体可以包括InAlAs, InP、AlSb, AlGaSb, GaP、InGaP, AlGaAs, InAlSb中的任一种；以及所述窄带隙III-V族化合物半导体可以包括InAs、 InGaAs、GaAs、GaSb、InGaSb、InSb 中的任一种。优选的组合可以包括以下的任一组或其他组合宽带隙III-V族化合物半导体可以为InAlAs或hP，窄带隙III-V族化合物半导体可以为InAs或InGaAs ；或者宽带隙 III-V族化合物半导体可以为AlGaAs或InGaP，窄带隙III-V族化合物半导体可以为GaAs ； 或者宽带隙III-V族化合物半导体可以为InAlSb、AlSb或AlfeiSb，窄带隙III-V族化合物半导体可以为feiSb、AnAs或hSb。如图2所示，优选地，在半导体衬底1001包括以上形成的叠层结构中，嵌入所述叠层结构和半导体衬底1001形成浅沟槽隔离(STI) 1005，以隔离各单独的器件区域。这种STI 结构例如可以由SiA形成。接下来，在经过如上处理的衬底上形成栅堆叠。在本发明中，例如可以采用高k栅介质/金属栅堆叠。具体地，首先如图3所示，在图2所示的结构上依次淀积高k栅介质层 1006和金属层1007。例如，高k栅介质层1006可以为HfO2，金属1007可以为钨(W)。在此，高k栅介质层1006的厚度可以为约2 4nm，金属层1007的厚度可以为约50 150nm。 然后，如图4所示，对金属层1007进行构图，以形成栅堆叠。具体地，例如在金属层1007上涂覆光刻胶1008，然后通过掩模曝光，将光刻胶1008构图为所需的栅堆叠形状。随后，对金属层1007进行刻蚀(例如，反应离子刻蚀RIE)，形成相应的栅堆叠。在刻蚀之后，去除光刻胶1008。栅堆叠的结构还可以由高k介质材料/金属/多晶硅叠层或栅介质层/导电材料 /多晶硅叠层，或者是其他组合的叠层构成，本发明对此不做限制。在此，需要注意的是，在该步骤中，优选地并没有同时刻蚀高k栅介质1006，以便保护其下的叠层结构。但是，本发明并不局限于此。也可同时对高k栅介质层1006进行刻蚀，从而其与金属层1007 —起形成最终的栅堆叠。
接着，如图5所示，在形成的栅堆叠两侧形成侧墙1009。例如，侧墙1009可以包括氮化物。具体地，例如通过淀积一层氮化物并对该层氮化物进行选择性刻蚀(如RIE)，使得氮化物仅留在栅堆叠的侧面，从而形成侧墙1009。在如上所述形成了栅堆叠及侧墙之后，可以在半导体衬底1001中形成嵌入式应变区，以便向随后形成的源/漏区施加应力。为了形成这种嵌入式应变区，在此例如可以首先在半导体衬底中形成牺牲应变区，然后通过替换这种牺牲应变区，来形成最终的嵌入式应变区。具体地，如图6所示，例如使用As或P等离子，进行离子注入。控制离子注入的能量，使得注入的离子能够进入到栅堆叠两侧叠层结构之下的半导体衬底1001中。然后，如图7所示，可选地可以进行热处理，例如在约800-900°C的温度下进行退火，以激活所注入的As或P离子，从而形成牺牲应变区1010。这种离子注入类似于常规CMOS工艺中源/漏的离子注入工艺，这里不多加描述。在此，由于注入的也是III或V族元素离子(如As或 P)，从而这种离子注入对于叠层结构(如InAlAs/InAs)的影响很小。在如上所述形成牺牲应变区之后，可以对牺牲应变区进行“替换”处理，以能够采用具有应力的嵌入式应变区来代替牺牲应变区，从而实现应力结构。为此，首先需要将牺牲应变区部分露出，并从而将其去除。因此，可以如图8所示， 依次对高k栅介质层1006(如果以上在对金属1007刻蚀时已经一起对高k栅介质1006进行了刻蚀，则在此不需要)以及STI 1005进行选择性刻蚀(例如，RIE)。具体地，对高k栅介质1006进行选择性刻蚀，使其仅留在栅堆叠以及侧墙之下；另外，对STI 1005进行选择性刻蚀，使得露出半导体衬底1001的一部分侧壁(在本实施例中，露出牺牲应变区1010的一部分)。然后，在此优选地，如图9所示，淀积一层刻蚀保护层(例如氮化物)1011，并对其进行构图以去除其位于STI 1005之上的部分。因此，该刻蚀保护层1011覆盖了栅堆叠以及叠层结构的顶部和侧壁。接着，如图10所示，进一步选择性刻蚀(例如，RIE) STI 1005，从而基本上去除了 STI 1005，以充分露出牺牲应变区1010。随后，对牺牲应变区1010进行选择性刻蚀，以基本上去除牺牲应变区1010。在此，由于牺牲应变区1010与半导体衬底1001之间掺杂浓度的差异，可以实现这种选择性刻蚀，例如通过KOH、TMAH、EDP、N2H4 · H2O等刻蚀剂。在如上所述在牺牲应变区1010所在位置处形成了空洞之后，可以进行嵌入式应变区的形成。具体地，如图11所示，在半导体衬底1001中由于去除了牺牲应变区1010而形成的空洞中，通过选择性外延生长，形成嵌入式应变区1012。嵌入式应变区1012的晶格结构与半导体衬底1001(例如Si)的晶格结构存在一定的差异，从而产生一定的应力，这种应力可以传递到其上的叠层结构特别是窄带隙材料层1003中(在该窄带隙材料层1003中形成本实施例晶体管结构的源/漏以及沟道区)，从而在窄带隙材料层1003中产生向沟道区施加的应力。例如，对于nFET(n型场效应晶体管)，嵌入式应变区1012可以为Si: C，以便产生拉伸应力；而对于pFET (ρ型场效应晶体管)，嵌入式应变区1012可以为SiGe，以便产生压缩应力。这样，以上述方式形成了嵌入式应变区。这里需要指出的是，本领域技术人员在不脱离本发明范围的前提下，可以设计其他方式来形成这种嵌入式应变区。本发明的重要特征在于在体半导体衬底中形成嵌入式应变区，以便向体半导体衬底上形成的III-V族化合物半导体叠层结构中形成的源/漏区施加应力，而并非在于嵌入式应变区的具体形成方式。在如上所述形成了嵌入式应变区之后，可以例如通过离子注入等方式在栅堆叠的两侧、在III-V族化合物半导体叠层结构中(特别是在窄带隙材料层1003中)形成源/漏区(图中未示出)。例如，对于nFET，可以利用Si或S进行离子注入；对于pFET，可以利用 Si或Be进行离子注入。这样，就形成了根据本发明实施例的半导体器件的基本结构。如图11所示，该半导体器件包括体半导体衬底1001 ；在体半导体衬底1001上形成的叠层结构(1002， 1003，1004)，包括宽带隙III-V族化合物半导体层(1002) /窄带隙III-V族化合物半导体层(1003)/宽带隙III-V族化合物半导体层(1004)；在叠层结构上形成的栅堆叠(1006， 1007)；在栅堆叠两侧、在半导体衬底1001中嵌入的嵌入式应变区(1012)；以及形成叠层结构(1002，1003，1004)中的源/漏区。最后，在上述基本结构的基础上，可以如图12所示，在如上所述形成的器件结构上形成一覆层1013，如氧化物。该氧化物同时淀积在STI沟槽中，从而再次形成STI。另外，可以形成与源/漏区接触的接触部1014。接触部1014例如通过刻蚀接触孔，然后在接触孔中形成衬层，最后填充金属塞来形成。由于顶部有覆层1013，并且还存在宽带隙半导体材料层1004，因此接触孔应当深入到窄带隙半导体材料层1003中，从而形成良好接触。衬层的材料可以是以下的任一种或多种形成TaN、TiN, Ta、Ti、TiSiN, TaSiN, Tiff, WN或Ru。 金属塞的材料可以是W、Al、Cu或TiAl等材料。形成源/漏区的方法不限于上述离子注入的方式。可选地，在栅堆叠的两侧的叠层结构上去除覆层，并形成金属层。优选的金属材料是TaN。金属与下方的半导体接触形成的金属-半导体结，因而形成了肖特基势垒(Schottky Barrier)，则也能够实现源/漏区。(第二实施例)本发明的方法还可以与替换栅极工艺相兼容。以下，将参照附图13 沈来描述本发明的第二实施例，在该实施例中结合了替换栅极工艺。以下，将着重描述第二实施例与第一实施例的不同之处；对于没有详尽说明的步骤，可以参照以上第一实施例中对于相应步骤的描述。附图中相似的标记表示相似的部件。首先，如图13所示，在半导体衬底2001上形成叠层结构，例如依次外延生长 InAlAs 2002、InAsAnGaAs 2003、InAlAs2004。叠层结构的组成可以参考上一实施例的描述。例如，InAlAs 2002和2004的厚度可以为约1 5nm, InAs或InGaAs 2003的厚度可以为约5 20nm。优选地，可以如图14所示，形成STI 2005。然后，如图15和16所述，在经过如上处理的衬底上形成牺牲栅堆叠。具体地，如图15所示，在图14所示的结构上依次淀积牺牲栅介质2006和牺牲栅主体2007。例如，牺牲栅介质2006可以为SiO2，牺牲栅主体2007可以为多晶硅。在此，牺牲栅介质2006的厚度可以为约2 4nm，牺牲栅主体2007的厚度可以为约50 150nm。然后，如图16所示， 对牺牲栅主体2007进行构图，以形成牺牲栅堆叠。具体地，例如在牺牲栅主体2007上涂覆
8光刻胶2008，然后通过掩模曝光，将光刻胶2008构图为所需的栅堆叠形状。随后，对牺牲栅主体2007进行刻蚀(例如，RIE)，形成相应的栅堆叠。在刻蚀之后，去除光刻胶2008。接着，如图17所示，在形成的牺牲栅堆叠两侧形成侧墙2009(例如，氮化物)。随后，如图18所示进行牺牲应变区的离子注入，并进行退火处理以激活注入的离子(如As或 P)，从而形成牺牲应变区2010，如图19所示。接下来，对牺牲应变区2010进行替换处理，以形成嵌入式应变区。为此，首先如图 20所示，对牺牲栅介质2006进行选择性刻蚀(例如RIE)，使其仅留在栅堆叠以及侧墙之下；另外，对STI 2005进行选择性刻蚀(例如RIE)，使得露出半导体衬底2001的一部分侧壁(在本实施例中，露出牺牲应变区2010的一部分)。然后，如图21所示，形成刻蚀保护层 2011，以覆盖栅堆叠以及叠层结构。接着，如图22所示，通过选择性刻蚀，去除STI 2005以及牺牲应变区2010。然后， 如图23所示，在半导体衬底2001中由于去除了牺牲应变区2010而形成的空洞中，通过选择性外延生长，形成嵌入式应变区2012。例如，对于nFET (η型场效应晶体管)，嵌入式应变区2012可以为Si: C，以便产生拉伸应力；而对于pFET(p型场效应晶体管)，嵌入式应变区 2012可以为SiGe，以便产生压缩应力。随后，如图M所示，在图23所示的结构上淀积层间介质层2013(例如SiO2)，并对其进行平坦化直至到达刻蚀保护层2011。接着，如图25所示，进行替换栅处理。具体地，通过选择性刻蚀(例如RIE)，去除位于牺牲栅堆叠顶部的刻蚀保护层2011。然后，进一步通过选择性刻蚀(例如，RIE)，去除牺牲栅主体2007 ；在刻蚀过程中，牺牲栅介质2006可以充当刻蚀停止层。在由于去除牺牲栅主体2007而形成的开口中，依次形成高k栅介质2014 (例如HfO2)和金属层2015 (例如 W)，从而形成替代栅堆叠。在此，栅堆叠也可以包括高k栅介质/金属栅/多晶硅堆叠。在此，优选地在叠层结构中形成源/漏区之后再进行替换栅处理，以避免形成源/ 漏区的工艺对栅性能造成影响。最后，如图沈所示，在如上所述形成的器件结构上形成一覆层2016，如氮化物。可以形成与源/漏区接触的接触部2017。接触部2017例如通过刻蚀接触孔，然后填充金属如 W来形成。在以上的描述中，仅说明了替换栅工艺的一种示例。本领域技术人员可以清楚，其他形式的替换栅工艺也可以应用于本发明中。在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过现有技术中的各种手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。以上参照本发明的实施例对本发明予以了说明。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。 不脱离本发明的范围，本领域技术人员可以做出多种替换和修改，这些替换和修改都应落在本发明的范围之内。
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权利要求
1.一种制作半导体器件的方法，包括在体半导体衬底上外延生长宽带隙III-V族化合物半导体层/窄带隙III-V族化合物半导体层/宽带隙III-V族化合物半导体层的叠层结构； 在所述叠层结构上形成栅堆叠； 在所述体半导体衬底中形成嵌入式应变区；以及在所述栅堆叠的两侧、在所述叠层结构中形成源/漏区。
2.根据权利要求1所述的方法，其中，所述宽带隙III-V族化合物半导体包括InAlAs, InP、AlSb, AlGaSb, GaP、InGaP, AlGaAs, InAlSb中的任一种；以及所述窄带隙III-V族化合物半导体包括InAs、InGaAs, GaAs, GaSb, InGaSb, InSb中的任一种。
3.根据权利要求1所述的方法，其中，所述宽带隙III-V族化合物半导体层的厚度为 1 5nm ；所述窄带隙III-V族化合物半导体层的厚度为5 20nm。
4.根据权利要求1所述的方法，其中，所述栅堆叠包括高k栅介质/金属栅堆叠或高k 栅介质/金属栅/多晶硅堆叠。
5.根据权利要求1所述的方法，其中，所述栅堆叠包括栅介质/多晶硅栅堆叠，在形成源/漏区之后，该方法进一步包括去除所述栅堆叠；形成替代的高k栅介质/金属栅堆叠。
6.根据权利要求1所述的方法，其中，形成嵌入式应变区的步骤包括 在所述栅堆叠的两侧且嵌入所述半导体衬底形成牺牲应变区； 去除所述牺牲应变区；形成嵌入式应变区。
7.根据权利要求6所述的方法，其中，形成牺牲应变区的步骤包括在所述栅堆叠的两侧向所述半导体衬底注入As或P，以形成牺牲应变区。
8.根据权利要求7所述的方法，其中，所述半导体衬底上包括浅沟槽隔离用于隔离相邻的器件，则去除所述牺牲应变区，形成嵌入式应变区的步骤包括 从所述浅沟槽隔离的上方向下刻蚀至部分浅沟槽隔离露出； 选择性刻蚀余下的浅沟槽隔离以及牺牲应变区； 通过外延生长，形成嵌入式应变区。
9.根据权利要求8所述的方法，其中，在选择性刻蚀余下的浅沟槽隔离之前，所述方法进一步包括采用介质层覆盖所述栅堆叠以及两侧余下的叠层结构顶部和外侧。
10.根据权利要求1所述的方法，其中，所述窄带隙III-V族化合物半导体层包括至少一层。
11.根据权利要求1所述的方法，其中，所述体半导体衬底包括Si，所述嵌入式应变区包括Si:C或SiGe。
12.根据权利要求1至11中任一项所述的方法，其中，形成源/漏区的步骤包括通过离子注入在所述栅堆叠两侧的叠层结构中形成源/漏区，其中对于η型半导体器件，注入的离子包括Si或S ；对于ρ型半导体器件，注入的离子包括Si或Be。
13.一种半导体器件，包括 体半导体衬底；叠层结构，包括宽带隙III-V族化合物半导体层/窄带隙III-V族化合物半导体层/ 宽带隙III-V族化合物半导体层，形成在所述体半导体衬底上； 栅堆叠，形成在所述叠层结构上；嵌入式应变区，形成在所述栅堆叠两侧，嵌入所述体半导体衬底中；以及源/漏区，形成在所述栅堆叠两侧的叠层结构中。
14.根据权利要求13所述的半导体器件，其中，所述宽带隙III-V族化合物半导体包括InAlAs、InP、AlSb、AlGaSb、GaP、InGaP, AlGaAs, InAlSb中的任一种；以及所述窄带隙III-V族化合物半导体包括InAs、InGaAs, GaAs, GaSb, InGaSb, InSb中的任一种。
15.根据权利要求13所述的方法，其中，所述宽带隙III-V族化合物半导体层的厚度为 1 5nm ；所述窄带隙III-V族化合物半导体层的厚度为5 20nm。
16.根据权利要求13所述的方法，其中，所述窄带隙III-V族化合物半导体层包括至少一层。
17.根据权利要求13所述的半导体器件，其中，所述体半导体衬底包括Si，所述嵌入式应变区包括Si:C或SiGe。
18.根据权利要求13至17中任一项所述的半导体器件，其中，对于η型半导体器件，所述源/漏区中包括Si或S离子；对于ρ型半导体器件，所述源/漏区中包括Si或Be离子。
全文摘要
本申请公开了一种半导体器件及其制作方法。该方法包括在体半导体衬底上外延生长宽带隙III-V族化合物半导体层/窄带隙III-V族化合物半导体层/宽带隙III-V族化合物半导体层的叠层结构；在所述叠层结构上形成栅堆叠；在所述体半导体衬底中形成嵌入式应变区；在所述栅堆叠的两侧、在所述叠层结构中形成源/漏区。
文档编号H01L29/78GK102315126SQ20101022727
公开日2012年1月11日 申请日期2010年7月7日 优先权日2010年7月7日
发明者刘洪刚, 朱慧珑, 梁擎擎, 骆志炯 申请人:中国科学院微电子研究所