专利名称：使用FinFET的非易失性存储器件及其制造方法
技术领域：
本发明涉及一种非易失性存储器件及其制造方法，更具体地，涉及其中使用 FinFET (鳍式场效应晶体管)的非易失性存储器件及其制造方法。
背景技术：
非易失性存储器(Nonvolatile Memory, NVM)由于可以在断电状态下保持数据信息而有着广泛的应用。典型的非易失存储器包括含有浮栅的MOSFET (金属氧化物半导体场效应晶体管)，利用浮栅中存储的电荷数量的不同来表示数字0或1。通常，非易失性存储器按照将多个单元以阵列排列的方式来设置，以提供所需的存储容量。对于特定的芯片面积，存储密度越高，则存储容量越大。非易失性存储器的存储容量一方面取决于新颖的器件架构(主要是指单元尺寸的减小)，另一方面取决微电子加工技术的进步(主要是指实际上可以达到的最小特征尺寸的减小)。然而，随着MOSFET的尺寸按比例缩小，将产生短沟道效应。在ChenmingHu 等人的美国专利US6, 413，802 中公开了在 SOI (Semiconductor On hsulator，绝缘体上半导体)上形成的FinFET，包括在半导体材料的鳍片(Fin)的中间形成的沟道区，以及在鳍片两端形成的源/漏区。栅电极在沟道区的两个侧面包围沟道区(即双栅结构)，从而反型层形成在沟道各侧上。鳍片中的沟道区厚度很薄，使得整个沟道区都能受到栅极的控制，从而可以抑制短沟道效应。本发明人在美国专利US7，087，952提出了一种使用FinFET的非易失性存储器件， 包括位于半导体鳍片一侧上的控制栅以及位于半导体鳍片相对的另一侧上的浮栅。在浮栅型存储器中，电荷从衬底隧穿通过浮栅介质层，到达并储存在浮栅中，在未供电的情况下仍然可以保存。电荷的数量影响FinFET的阈值电压(Vth)，从而可以区分逻辑值1或0。该非易失性存储器件利用FinFET减小了短沟道效应对阈值电压的不利影响，并因此改善了存储器件的可靠性和耐用性。然而，该非易失性存储器件的控制栅和浮栅均在前端工艺形成，使得工艺的复杂度增加，并因此提高了器件的成本。
发明内容
本发明的目的是提供一种可以低成本制造的使用FinFET的非易失性存储器件及其制造方法。根据本发明的一方面，提供一种非易失性存储器，包括半导体鳍片，位于绝缘层上方；沟道区，位于所述半导体鳍片的中间；源/漏区，位于所述半导体鳍片两端；浮栅，位于所述半导体鳍片的第一侧，并朝着远离所述半导体鳍片的方向延伸；以及第一控制栅，位于所述浮栅的顶部或围绕所述浮栅的顶部和侧壁。根据本发明的又一方面，提供一种制造非易失性存储器的方法，包括以下步骤
a)在绝缘层上方形成半导体鳍片；b)沿着所述半导体鳍片的第一侧形成浮栅，所述浮栅朝着远离所述半导体鳍片的方向延伸；c)在所述半导体鳍片两端形成源/漏区；以及d)在所述浮栅的顶部或围绕所述浮栅的顶部和侧壁形成第一控制栅。本发明的非易失存储器件利用FinFET抑制了短沟道效应，从而可以提高存储密度。并且，在前端工艺中按照与常规FinFET中的栅极相同的方式形成浮栅，然后，在后端工艺中按照与常规的通道(via)和互连(interconnect)工艺兼容的方式形成控制栅。由于在前端工艺中没有引入附加的掩模以及淀积和光刻步骤，仅仅修改了后端工艺，其中引入了用于形成中间介质层的附加淀积和平面化步骤。因此，显著地减小了用于形成非易失性存储器件的工艺的复杂度，并且相应地降低了器件的成本。此外，按照本发明实施例的优选方案，通过分别在鳍片的两侧形成常规FinFET的栅极以及非易失性存储器件的浮栅及控制栅，提供了双功能FET双功能晶体管，其中利用外部引线的变化来选择器件的功能。
图 1 至 9、10A、10B、11-12、13A-13C、14A、14B、15A、15B 示出了根据本发明的第一实
施例的非易失性存储器的制造方法的各个阶段的示意图。图16A和16B示出了根据本发明的第二实施例的非易失性存储器的示意图。图17示出了根据本发明的双功能晶体管的截面图。
具体实施例方式以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在......上面”或“在......上面并与之邻接”的表述方式。在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。除非在下文中特别指出，非易失性存储器件中的各个部分可以由本领域的技术人员公知的材料构成。半导体材料例如包括III-V族半导体，如GaAS、hP、GaN、SiC，以及IV 族半导体，如Si、Ge。栅极导体可以是能够导电的各种材料，例如金属层、掺杂多晶硅层、或包括金属层和掺杂多晶硅层的叠层栅导体或者是其他导电材料。作为栅极导电层的导电材料例如为 hC、TiN、TaTbN, TaErN, TaYbN, TaSiN、HfSiN、MoSiN、RuTax, NiTax, MoNx, TiSiN、 TiCN、TaAlC、TiAIN、TaN、PtSix、Ni3Si、Pt、Ru、Ir、Mo、HfRu、RuOx 和所述各种导电材料的组合。栅极介质层可以由S^2或介电常数大于SiO2的材料构成，例如包括氧化物、氮化物、氧氮化物、硅酸盐、铝酸盐、钛酸盐，其中，氧化物例如包括Si02、HfO2, ZrO2, A1203、TiO2, La2O3，氮化物例如包括Si3N4，硅酸盐例如包括HfSiOx，铝酸盐例如包括LaAW3,钛酸盐例如包括SrTiO3，氧氮化物例如包括SiON。并且，栅极介质层不仅可以由本领域的技术人员公知的材料形成，也可以采用将来开发的用于栅极介质层的材料。按照本发明的方法的优选实施例，依次执行图1-11所示的前端工艺中的以下步骤，其中图1-5示出了半导体结构的截面图，图6-9和图IOA示出半导体结构的俯视图，图 IOB和图11示出了半导体结构的截面图。参见图1，本发明的方法开始于SOI晶片。SOI晶片包括底部衬底11、BOX(埋氧层)12和顶部半导体层13。接着，参见图2，通过已知的淀积工艺，如CVD(化学气相淀积)、原子层淀积、溅射等，在半导体层13上依次形成薄氧化物层14和氮化物层15，然后通过旋涂在氮化物层15 上形成光致抗蚀剂层16，并通过其中包括曝光和显影的光刻工艺将光致抗蚀剂层16形成条状图案。接着，参见图3，利用含有图案的光致抗蚀剂层16作为掩模，通过干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，或者通过其中使用蚀刻剂溶液的湿法蚀刻，从上至下依次去除氮化物层15、薄氧化物层14和顶部半导体层13的露出部分，使得顶部半导体层13形成鳍片，然后，通过在溶剂中溶解或灰化去除光致抗蚀剂层16。该蚀刻步骤停止在BOX层12的顶部。在图3中的水平方向上示出了该鳍片的宽度，在图3中的垂直方向上示出了该鳍片的高度，然而，在图3中未示出该鳍片的长度(沿着垂直于纸面的方向延伸)。接着，参见图4，通过上述已知的淀积工艺，在整个半导体结构的表面上依次形成共形的栅极介质层17以及导电氮化物层18。栅极介质层17例如是厚度约为2-40nm的HfO2 层或厚度约为l-20nm的SW2层。导电氮化物层18例如是厚度约为5-20nm的TiN层。正如本领域的技术人员已知的那样，包含导电氮化物层18的栅极叠层(如Hf02/TiN)可以有利地获得减小的栅极漏电流。当然需要说明的是，导电氮化物层18作为阻挡层。然而，阻挡层还可以采用其他的导电材料形成，例如，TaN, TiN、Ta、Ti、TiSiN, TaSiN, Tiff, WN或Ru 等材料或其他材料，本发明对此不做限制。接着，参见图5，通过上述已知的淀积工艺，在整个半导体结构的表面上淀积覆盖的多晶硅层19，然后对其执行化学机械平面化(CMP)。该化学机械平面化以氮化物层15作为停止层，从而去除了浮栅介质层17和导电氮化物层18的位于氮化物层15上方的部分。 该多晶硅层19可以在单独的步骤中进行掺杂或原位掺杂，从而成为导电的。对于多晶硅层 19也可以采用其他的常见的栅极导电材料形成，例如TiAl、Al、Co、Ni、Cu或W以及金属合金或其他导电材料等，例如前文中所述的各种栅极导电材料，本发明对此不做限制。导电氮化物层18作为阻挡层，夹在栅极介质层17和多晶硅层19之间，并形成栅极导体的一部分，可以起到调节器件的功函数的作用。
接着，参见图6，对多晶硅层19和导电氮化物层18进行图案化，以形成其延伸方向与鳍片的延伸方向基本垂直的条状的栅极图案。在图案化步骤中例如使用光致抗蚀剂掩模 (未示出)和上述的干法或湿法蚀刻步骤。该蚀刻步骤停止在浮栅介质层17的顶部。半导体层13、薄氧化物层14和氮化物层15的叠层由浮栅介质层17包围，并且在未受到光致抗蚀剂掩模遮挡的位置还去除了导电氮化物层18，露出下面的浮栅介质层17。在图6的俯视图中还示出了图1-5所示的截面图的截线A-A’的位置。接着，参见图7，按照常规的工艺对顶部半导体层13的位于鳍片两端的部分执行延伸注入和/或晕环注入。图中的箭头指示了延伸注入和/或晕环注入从鳍片的两侧进行。接着，参见图8，通过上述已知的淀积工艺，首先在整个半导体结构的表面上淀积厚度约为10-30nm的氮化物层，然后例如使用光致抗蚀剂掩模和上述的干法或湿法蚀刻步骤去除氮化物层的一部分，从而在多晶硅层19和导电氮化物层18的两侧形成氮化物侧墙 20。接着，参见图9，按照常规的工艺对半导体层的位于鳍片两端的部分执行源/漏注入，然后例如在约1000-1080°C的温度下执行尖峰退火(spike anneal)，以激活通过先前的注入步骤而注入的掺杂剂并消除注入导致的损伤，从而形成源区和漏区(未示出)。由于在已经形成了氮化物侧墙20之后执行源/漏注入，因此源区和漏区相对于延伸区更加远离鳍片中间的沟道区。接着，参见图IOA和10B，通过上述已知的干法或湿法蚀刻步骤去除位于源/漏区侧面的浮栅介质层17，然后对位于氮化物层15和薄氧化物层14下方的顶部半导体层13的表面进行局部硅化，将源/漏区的表面层转变成金属硅化物层21 (未示出)，该硅化步骤同时将栅极区的多晶硅层19的表面层转变成金属硅化物层21 (如图IOB所示)。以下，按照本发明的方法的优选实施例，依次执行图12-15所示的后端工艺中的以下步骤。参见图11，通过上述已知的淀积工艺，在整个半导体结构上依次形成覆盖的氮化物层22和氧化物层23，然后对其执行化学机械平坦化，以整平氧化物层23的表面。接着，参见图12，例如通过旋涂在整个半导体结构上形成光致抗蚀剂层24，并且通过其中包括曝光和显影的光刻工艺在光致抗蚀剂层M形成开口。该开口位于多晶硅层 19的上方。接着，参见图13A和13B，利用含有开口的光致抗蚀剂层M作为掩模，通过上述的干法或湿法蚀刻，从上至下依次去除氧化物层23、氮化物层22从该开口露出的部分，该蚀刻步骤停止在硅化物层21的顶部。并且，如图1 所示，在条状的浮栅的两侧，该蚀刻步骤从上至下依次去除氧化物层23、氮化物层22从该开口露出的部分，并停止在BOX层12的顶部。因此，该蚀刻步骤露出浮栅的顶部和两侧。浮栅从上至下依次包括多晶硅层19、导电氮化物层18和浮栅介质层17。在图13C中示出了该半导体结构的俯视图，其中分别示出了图13A的截面图的截线A-A’以及图13B的截面图的截线B-B，的位置。接着，参见图14A和14B，通过在溶剂中溶解或灰化去除光致抗蚀剂层M，然后通过上述已知的淀积工艺，在整个半导体结构上形成共形的中间介质层25(例如Al3O2和HfO2)。该中间介质层25使得将要形成的控制栅导体与下方的浮栅导体(即栅极区的多晶硅层19)相互隔开。接着，参见图15A和15B，通过上述已知的淀积工艺，在整个半导体层上形成覆盖的导电层(例如金属W)，然后对该导电层进行回蚀刻，从而仅在氮化物层22和氧化物层23 中的开口内留下导电填充物26，该导电填充物乍为控制栅导体。回蚀刻在开口外留下中间介质层25，然而，也可以仅在氮化物层22和氧化物层23中的开口内壁留下中间介质层 25。如图15B所示，控制栅包括导电填充物沈和中间介质层25，围绕条状的浮栅的顶部和两侧。可选地，控制栅导体可以是阻挡层(例如厚度约为3-12nm的TiN，未示出)和导电填充物26的叠层，如上所述，这可以有利地获得减小的栅极漏电流。然后，在获得的半导体结构上形成层间绝缘层、位于层间绝缘层中的通孔、位于层间绝缘层上表面的布线或电极，从而完成非易失性存储器件的其它部分。这些后续步骤对于本领域的技术人员是熟知的。根据本发明的第一实施例的非易失性存储器件如图15A和15B所示，包括由SOI 衬底上的顶部半导体层13形成的鳍片，在鳍片的两端形成的源/漏区(未示出)；在鳍片的一侧形成的、并朝着远离所述半导体鳍片的方向延伸的浮栅，该浮栅包括介质层17以及由导电氮化物层18和多晶硅层19的叠层组成的浮栅导体；以及围绕所述浮栅的顶部和侧壁的控制栅，该控制栅包括中间介质层25和由导电填充物沈组成的控制栅导体。根据本发明的第二实施例的非易失性存储器件如图16A和16B所示，包括由SOI 衬底上的顶部半导体层13形成的鳍片，在鳍片的两端形成的源/漏区(未示出)；在鳍片的一侧形成的、并朝着远离所述半导体鳍片的方向延伸的浮栅，该浮栅包括介质层17以及由导电氮化物层18和多晶硅层19的叠层组成的浮栅导体；以及位于所述浮栅的顶部的控制栅，该控制栅包括中间介质层25和由导电填充物沈组成的控制栅导体。第二实施例的非易失性存储器件与第一实施例的非易失性存储器件的区别在于控制栅仅位于浮栅的顶部上。作为上述非易失性存储器件的变型，提出了一种双功能晶体管。如图17所示，该双功能晶体管包括由SOI衬底上的半导体层13形成的鳍片，在鳍片的两端形成的源/漏区 (未示出)；在鳍片的一侧(称为“第一侧”)形成的、并朝着远离所述半导体鳍片的方向延伸的浮栅，该浮栅包括浮栅介质层17以及由导电氮化物层18和多晶硅层19的叠层组成的浮栅导体；以及位于所述浮栅的顶部或围绕所述浮栅的顶部和侧壁的第一控制栅，该第一控制栅包括位于浮栅导体上方的中间介质层25和导电填充物沈组成的第一控制栅导体； 在鳍片的另一侧(称为“第二侧”，第一侧和第二侧彼此相对)形成的、并朝着远离所述半导体鳍片的方向延伸第二控制栅，第二控制栅包括栅极介质层17以及由导电氮化物层18和多晶硅层19的叠层组成的第二控制栅导体。优选地，分别位于鳍片第一侧和第二侧的浮栅和第二控制栅由相同的介质材料和导电材料在相同的工艺步骤中形成。在鳍片的第二侧，在第二控制栅上方形成的开口内包含与栅极导体接触的导电填充物26，作为用于连接引线的导电接触。优选地，位于鳍片的第二侧的导电接触和位于鳍片的第一侧的第一控制栅中的栅极导体由相同的导电材料在相同的工艺步骤中形成。在最终的双功能晶体管中，可以通过将引线连接至位于鳍片的第一侧的第一控制栅或是位于鳍片的第二侧的第二控制栅，可以选择性地将该双功能晶体管用作非易失性存储器件或常规FinFET。为了形成图17所示的双功能晶体管，依次执行图1至14所示的步骤。接着，在图14A和图14B的基础上，采用附加的掩模步骤，在多晶硅层19的上方形成含有另一开口的光致抗蚀剂层，该开口位于鳍片的第二侧(即图中的左侧)；采用附加的蚀刻步骤，从上至下依次去除中间介质层25、氧化物层23和氮化物层22从开口露出的部分。当然也可以选择同时形成第一侧和第二侧的开口。接着，继续图15A、15B所示的步骤，使得导电填充物沈同时填充鳍片第一侧(即图中的右侧)和第二侧的开口，从而在图中鳍片的第一侧的浮栅的顶部和两侧形成第一控制栅，以及在图中鳍片的第二侧的常规FinFET的栅极的顶部和两侧形成导电接触。然后，在获得的半导体结构上形成层间绝缘层、位于层间绝缘层中的通道、位于层间绝缘层上表面的布线或电极，从而完成双功能晶体管的其它部分。这些后续步骤对于本领域的技术人员是熟知的。应当注意，在上述的非易失性存储器件的实施例以及双功能晶体管的实施例中， 浮栅、第一控制栅和第二控制栅中的每一个都可以包括阻挡层和导电材料层的叠层作为栅极导体，其中，如上所述，阻挡层可以由导电氮化物或其他的阻挡层材料形成，导电材料层可以由多晶硅层或其他的栅极导电材料形成。以上描述只是为了示例说明和描述本发明，而非意图穷举和限制本发明。因此，本发明不局限于所描述的实施例。对于本领域的技术人员明显可知的变型或更改，均在本发明的保护范围之内。
权利要求
1.一种非易失性存储器，包括半导体鳍片，位于绝缘层上方；沟道区，位于所述半导体鳍片的中间；源/漏区，位于所述半导体鳍片两端；浮栅，位于所述半导体鳍片的第一侧，并朝着远离所述半导体鳍片的方向延伸；以及第一控制栅，位于所述浮栅的顶部或围绕所述浮栅的顶部和侧壁。
2.根据权利要求1所述的非易失性存储器，其中所述半导体鳍片为硅鳍片。
3.根据权利要求1所述的非易失性存储器，其中所述浮栅包括浮栅介质层和浮栅导体，所述浮栅导体与所述半导体鳍片由所述浮栅介质层隔离。
4.根据权利要求3所述的非易失性存储器，其中所述浮栅导体是阻挡层和浮栅导电材料层的叠层，并且所述阻挡层夹在所述浮栅导电材料层和所述浮栅介质层之间。
5.根据权利要求1所述的非易失性存储器，其中所述第一控制栅包括中间介质层和第一控制栅导体。
6.根据权利要求5所述的非易失性存储器，其中所述第一控制栅导体由选自金属、掺杂多晶硅和导电氮化物中的至少一种组成。
7.根据权利要求6所述的非易失性存储器，其中所述第一控制栅导体是阻挡层和控制栅导电材料层的叠层，所述阻挡层夹在所述控制栅导电材料层和所述中间介质层之间。
8.根据权利要求1所述的非易失性存储器，其中所述绝缘层为绝缘体上半导体衬底中的掩埋绝缘层。
9.根据权利要求8所述的非易失性存储器，其中所述半导体鳍片由绝缘体上半导体衬底中的顶部半导体层形成。
10.根据权利要求1至9中任一项所述的非易失性存储器，进一步包括第二控制栅，位于所述半导体鳍片的第二侧，并朝着远离所述半导体鳍片的方向延伸， 所述第一侧和所述第二侧彼此相对。
11.根据权利要求10所述的非易失性存储器，所述第二控制栅与所述浮栅由相同的介质材料和导电材料形成。
12.一种制造非易失性存储器的方法，包括以下步骤a)在绝缘层上方形成半导体鳍片；b)沿着所述半导体鳍片的第一侧形成浮栅，所述浮栅朝着远离所述半导体鳍片的方向延伸；c)在所述半导体鳍片两端形成源/漏区；以及d)在所述浮栅的顶部或围绕所述浮栅的顶部和侧壁形成第一控制栅。
13.根据权利要求12所述的方法，其中所述绝缘层为绝缘体上半导体衬底中的掩埋绝缘层，所述步骤a)包括以下步骤al)在绝缘体上半导体衬底上形成第一氧化物层；a2)在所述第一氧化物层上形成第一氮化物层；以及a3)采用掩模，对所述第一氮化物层、第一氧化物层和绝缘体上半导体衬底的顶部半导体层进行图案化，以形成上面覆盖有氧化物层和氮化物层的条状的半导体鳍片。
14.根据权利要求12所述的方法，其中所述步骤b)包括以下步骤bl)在整个表面上形成浮栅介质层；b2)在浮栅介质层上形成阻挡层；b3)在整个表面上覆盖形成浮栅导电材料层；b4)对所述浮栅导电材料层进行平面化，以去除浮栅导电材料层、阻挡层和浮栅介质层位于鳍片的顶部的部分；以及b5)采用掩模，对浮栅导电材料层和阻挡层进行图案化，以形成其延伸方向与鳍片的延伸方向基本垂直的条状的浮栅图案。
15.根据权利要求12所述的方法，其中所述步骤d)包括以下步骤 dl)在所述浮栅上形成第二氮化物层；d2)在所述第二氮化物层上形成第二氧化物层；d3)在第二氮化物层和第二氧化物层中形成开口，该开口露出所述浮栅的顶部，或者露出所述浮栅的顶部和两侧；d4)至少在开口的内壁上形成中间介质层；以及d5)在所述开口内填充导电材料以形成第一控制栅导体。
16.根据权利要求12至15中任一项所述的方法，在步骤b)中，与所述浮栅同时形成第二控制栅，第二控制栅位于所述半导体鳍片的第二侧，并朝着远离所述半导体鳍片的方向延伸，所述第一侧和所述第二侧彼此相对。
全文摘要
本申请公开了一种非易失性存储器及其制造方法，该非易失性存储器包括半导体鳍片，位于绝缘层上方；沟道区，位于所述半导体鳍片的中间；源/漏区，位于所述半导体鳍片两端；浮栅，位于所述半导体鳍片的第一侧，并朝着远离所述半导体鳍片的方向延伸；以及第一控制栅，位于所述浮栅的顶部或围绕所述浮栅的顶部和侧壁。该非易失性存储器减小了短沟道效应的影响，可以提高存储密度，并且可以低成本地制造。
文档编号H01L21/8247GK102315224SQ20101022725
公开日2012年1月11日 申请日期2010年7月7日 优先权日2010年7月7日
发明者尹海洲, 朱慧珑, 骆志炯 申请人:中国科学院微电子研究所