专利名称：半导体器件及其形成方法
技术领域：
本发明涉及半导体器件的形成方法，更具体地说，涉及包括设在栅极下部处的位线的半导体器件及其形成方法。
背景技术：
近年来，大部分电子设备包括半导体器件。半导体器件包括随后集成于半导体基板上的诸如晶体管、电阻器、电容器等电子元件。电子元件被设计为执行电子设备的部分功能。举例而言，诸如计算机或数字相机等电子设备包括诸如用于存储信息的存储器芯片和用于控制信息的处理芯片等半导体器件。存储器芯片和处理芯片包括集成于半导体基板上的电子元件。为了使存储器满足数量大、性能优良和成本低廉的要求，需要高度集成的半导体器件。因此，适用于半导体器件设计的设计规则不可避免地减小。于是，为了在有限区域中形成更多图案，应该通过减小图案的线宽来形成更密集的图案。然而，因为分辨率的限制会对形成更小图案造成限制，所以难以使用曝光光源形成更密集的图案。此外，随着半导体器件图案的线宽减小，可能会产生诸如短沟道效应等缺陷而使晶体管的特性劣化。因此，已提议多种方法来在有限区域中形成高度集成的半导体器件。举例而言，已提议由凹入式栅极和埋入式栅极替代在现有技术中使用的平面栅极。对于凹入式栅极的情况，蚀刻半导体基板至预定厚度以形成凹部，接着在凹部的上部形成栅极。凹入式栅极的优点在于使传统水平沟道区的占用面积减小。对于埋入式栅极的情况，蚀刻半导体基板至预定厚度以形成凹部，接着将整个栅极埋入凹部中。与凹入式栅极相比，埋入式栅极的面积减小。此外，鳍型栅极(fin type gate)具有三栅极围绕沟道的鳍型沟道结构。可在不偏离传统制造技术的情况下将鳍型沟道结构制造为三维结构。因为鳍型沟道结构具有由结构性质带来的优良栅极控制力从而降低了短沟道效应，所以该鳍型沟道结构可以使漏极区域与源极区域之间的影响最小化。此外，鳍型沟道结构可降低沟道掺杂密度，从而改良穿过接面区域的漏电流。然而，在凹入式栅极、埋入式栅极和鳍型栅极的情况下，制造工序复杂，这导致工序数目增加。这会引起自对准接触(SAC)缺陷，从而导致半导体器件可靠度降低。此外，已提议如下布置方式，即形成将位线埋入到半导体基板中的埋入式位线。然而，这增加了用于形成埋入式位线的掩模数目，从而增加了成本和时间。
发明内容
本发明的实施例旨在解决由于形成半导体器件的时间和成本的增加而造成的高度集成半导体器件的生产率的劣化间题。根据本发明的实施例，一种半导体器件包括导电图案，其形成于基板上；层间介电层，其形成于所述导电图案上；触点插塞，其延伸穿过所述层间介电层以接触所述导电图案；半导体层，其设在所述触点插塞和所述层间介电层上；绝缘层，其设在所述半导体层上；电极图案，其设在所述绝缘层上；以及覆盖绝缘层图案，其将位于所述触点插塞的侧部处的相邻电极图案的上部覆盖。所述基板由玻璃或聚合物材料形成。所述基板为硅基板。根据本发明的实施例，所述半导体器件还包括形成于所述基板与所述导电图案之间的隔离绝缘层。所述隔离绝缘层由氧化物材料、氮化物材料、碳化物材料或作为具有低介电常数的材料的含碳聚合物材料形成。所述层间介电层由氧化物材料、氮化物材料、碳化物材料或作为具有低介电常数的材料的含碳聚合物材料形成。所述导电图案为位线。所述导电图案由钨或铜形成。所述半导体层由Si、SiGe、Ge、SiC、Ga或As形成。所述半导体层的厚度为5. 5 A至60 A。所述半导体层包括单分子层构造的硅原子层。所述半导体层包括多分子层构造的硅原子层。所述电极图案由金属材料、半导体材料、硅化物材料或硅酸盐材料形成。所述电极图案由石墨烯(graphene)形成。根据本发明的实施例，所述半导体器件还包括分别位于所述覆盖绝缘层图案的两侧以与所述半导体层连接的连接插塞。根据本发明的另一实施例，一种半导体器件包括导电图案，其形成于基板上；层间介电层，其形成于所述导电图案上；触点插塞，其延伸穿过所述层间介电层以接触所述导电图案；副半导体层，其设在所述触点插塞和所述层间介电层上；半导体层，其设在所述层间介电层和所述副半导体层上；绝缘层，其设在所述半导体层上；电极图案，其设在所述绝缘层上；以及覆盖绝缘层图案，其将位于所述触点插塞的侧部处的相邻电极图案的上部覆盖。所述副半导体层由Si、SiGe、Ge、SiC、Ga或As形成。根据本发明的另一实施例，所述半导体器件还包括位于所述覆盖绝缘层图案的侧部的与所述副半导体层接触的连接插塞。根据本发明的实施例，一种半导体器件的制造方法包括在基板上形成导电图案； 在所述导电图案上形成层间介电层；形成延伸穿过所述层间介电层以接触所述导电图案的触点插塞；在所述半导体层上形成绝缘层；在所述绝缘层上形成电极图案；以及形成将位于所述触点插塞的侧部处的相邻电极图案的上部覆盖的覆盖绝缘层图案。根据本发明的实施例，在提供所述基板后，所述半导体器件的制造方法还包括在所述基板上形成隔离绝缘层。形成所述导电图案的步骤借助于镶嵌工序执行。形成所述导电图案的步骤包括在所述基板上沉积导电材料；借助于曝光或显影工序在所述导电材料上形成光阻剂(photoresistor，又称为光刻胶或光致抗蚀剂)图案；以及通过使用所述光阻剂图案作为蚀刻掩模来蚀刻所述导电材料。根据本发明的实施例，在形成所述触点插塞后，所述半导体器件的制造方法还包括在所述层间介电层的上部形成硬掩模图案；以及通过使用所述硬掩模图案作为蚀刻掩模来蚀刻所述层间介电层以形成凹部。形成所述半导体层的步骤借助于化学气相沉积法、物理气相沉积法或原子层沉积法执行。根据本发明的实施例，在形成所述半导体层后，所述半导体器件的制造方法还包括对所述半导体层执行热处理或等离子处理。根据本发明的实施例，在形成所述半导体层后，所述半导体器件的制造方法还包括将离子注入所述半导体层中。形成所述绝缘层的步骤借助于化学气相沉积法、物理气相沉积法或原子层沉积法执行。形成所述电极图案的步骤包括在所述绝缘层上形成电极层；以及对所述电极层执行回蚀或平坦化蚀刻工序。通过使用所述绝缘层作为蚀刻停止层来对所述电极层执行回蚀工序以移除所述电极层。根据本发明的实施例，在形成所述覆盖绝缘层图案后，所述半导体器件的制造方法还包括通过使用所述覆盖绝缘层图案作为掩模来移除所述半导体层上的绝缘层。根据本发明的实施例，在移除所述绝缘层后，所述半导体器件的制造方法还包括 形成分别位于所述覆盖绝缘层图案的两侧而连接至所述半导体层的连接插塞。根据本发明的另一实施例，一种半导体器件的制造方法包括在基板上形成导电图案；在所述导电图案上形成层间介电层；形成延伸穿过所述层间介电层以接触所述导电图案的触点插塞；在所述层间介电层上形成副半导体层；在所述触点插寒和所述副半导体层上形成半导体层；在所述绝缘层上形成电极图案；以及形成将位于所述触点插塞的侧部处的相邻电极图案的上部覆盖的覆盖绝缘层图案。形成所述副半导体层的步骤借助于化学气相沉积法、物理气相沉积法或原子层沉积法执行。根据本发明的另一实施例，在形成所述副半导体层后，所述半导体器件的制造方法还包括对所述副半导体层执行热处理或等离子处理。根据本发明的另一实施例，在形成所述副半导体层后，所述半导体器件的制造方法还包括将离子注入至所述副半导体层中。根据本发明的另一实施例，在形成所述副半导体层后，所述半导体器件的制造方法还包括在所述层间介电层的上部中形成硬掩模图案；以及通过使用所述硬掩模图案作为蚀刻掩模来蚀刻所述副半导体层和所述层间介电层以形成凹部。根据本发明的另一实施例，在形成所述覆盖绝缘层图案后，所述半导体器件的制造方法还包括通过使用所述覆盖绝缘层图案作为掩模来执行清洗步骤以移除所述绝缘层和所述半导体层。根据本发明的另一实施例，在移除所述绝缘层和所述半导体层后，所述半导体器件的制造方法还包括形成连接至所述副半导体层的连接插塞。
根据本发明的半导体器件及其形成方法提供一个或多个下列优点。第一，无需额外工序来限定有源区，从而减少了工序时间。此外，因为不存在独立的有源区，所以可以实现单元(cell，又称为晶胞)区域中的高度集成化。第二，不形成存储电极触点，并且可以降低用于形成存储电极触点插塞的掩模数目和成本。第三，降低了连接插塞的厚度从而降低了连接插塞电阻值，由此降低了缺陷率并改良了半导体器件的特性。第四，无需限定接面区域，因此可以降低用于形成接面区域的掩模数目和成本。第五，无需接面区域，因此减少了漏电流的发生率。第六，可以防止在形成位线时造成的SAC缺陷。
图1为示出根据本发明的第一实施例的半导体器件的截面图。图2A至图2L为示出于根据本发明的第一实施例的半导体器件的形成方法的截面图。图3为示出根据本发明的第二实施例的半导体器件的截面图。图4A至图4F为示出根据本发明的第二实施例的半导体器件的形成方法的截面图。
具体实施例方式参考附图详细描述本发明的实施例。参考图1，根据本发明的第一实施例的半导体器件包括基板100 ；导电图案104， 其形成于基板100上；层间介电层106，其形成于导电图案104上且包括凹部；触点插塞 110，其穿透层间介电层106而连接至导电图案104 ；半导体层114和绝缘层116，其依次形成在层间介电层106上而连接至触点插塞110 ；电极图案118，其形成于绝缘层116上；以及覆盖(capping)绝缘层图案122，其覆盖相邻电极图案118的上部。在本实施例中，为了说明凹入式栅极的结构，描述具有凹部的层间介电层106作为实例。然而，层间介电层106并不总是包括凹部。举例而言，平坦的层间介电层106为可适用的。基板100可以由玻璃或聚合物材料形成。当基板100由聚合物材料形成时，由于基板100具有显著的柔韧特性而扩展了其实际用途。当将硅基板应用为基板100时，为了使基板100与导电图案104之间绝缘，可以进一步形成隔离绝缘层102。隔离绝缘层102可以由氧化物材料、氮化物材料、碳化物材料或作为具有低介电常数的材料的含碳聚合物材料形成。导电图案104为位线电极。导电图案104可以由钨(W)或铜(Cu)形成。还可以在导电图案104下方设置阻挡层(未示出)。阻挡层可以由金属(例如，Ti、Ta或Mo)、金属氮化物(例如，TiN, TaN或MoN)、金属氧化物或金属碳化物形成。此外，层间介电层106 可以由氧化物材料、氮化物材料、碳化物材料或作为具有低介电质常数的材料的含碳聚合物材料形成。
此夕卜，半导体层114可以由诸如Si、SiGe、Ge、SiC、Ga或As等材料形成。在半导体层114中形成沟道，半导体层114设置在电极图案118下方。半导体层114包括单分子层(monolayer)或多分子层(multilayer)构造的硅原子层。具体地说，考虑到硅的晶格常数(lattice constant)为5. 43 A，半导体层114的特性在硅原子堆叠1层或12层时为最优化的。因此，半导体层114的厚度可以为5. 5 A至60 A。此外，绝缘层116可以由氧化物层或氮化物层形成。电极图案118可由金属材料、半导体材料、硅化物材料或硅酸盐材料形成。金属材料包括钨、铜、钽(Ta)或钛。在此情况下，电极图案118形成在绝缘层116上的凹入形状内。 此外，电极图案118由石墨烯形成。当电极图案118由石墨烯形成时，石墨烯形成为在绝缘层116表面处具有多层薄膜。还可以在电极图案118下方设置阻挡层(未示出)。阻挡层可以由金属(例如， Ti、Ta或Mo)、金属氮化物(例如，TiN、TaN或MoN)、金属氧化物或金属碳化物形成。此外， 层间介电层106可由氧化物材料、氮化物材料、碳化物材料或作为具有低介电质常数的材料的含碳聚合物材料形成。尽管未示出，但是在覆盖绝缘层图案122的两侧设有用于连接至半导体层114的连接插塞。连接插塞的上部可以与存储电极连接。在根据本发明的半导体器件中，因为基板100由聚合物形成，所以可以扩展其应用领域。因为并非独立地限定有源区，所以可以解决当在有限有源区中形成晶体管时引起的问题。因为电连接至半导体层114的连接插塞直接连接至存储电极而无需在连接插塞与存储电极之间置入额外存储电极触点，所以可以降低接触电阻值。根据本发明的第一实施例的具有上述结构的半导体器件的形成方法如下。参考图2A，在基板100的上部形成隔离绝缘层102。在此情况下，基板100可以由硅基板形成。隔离绝缘层102由氧化物材料、氮化物材料、碳化物材料或介电常数低的含碳聚合物形成。可以借助于加热炉工序(furnace process)、化学气相沉积(CVD)法、物理气相沉积(PVD)法、旋涂法或薄膜粘着法来形成隔离绝缘层102。可以在沉积隔离绝缘层102后执行额外的化学机械抛光(CMP)工序，使得隔离绝缘层102具有平坦化表面。与通过蚀刻基板形成器件隔离层的传统技术相反，本发明的实施例无需对基板 100执行蚀刻工序。根据传统技术，当蚀刻基板以形成器件隔离层时，可能在基板表面上形成斜面。基板的不均勻表面降低了半导体器件的集成度水平。因为本发明不通过蚀刻基板来形成器件隔离层，所以可以将基板的表面均勻性保持在较高水平。因此，可以获得较高集成度。除硅基板外，基板100可以由玻璃或聚合物形成。由聚合物形成的基板100具有更大柔韧性。因此，根据本发明的实施例的半导体器件不仅限于刚性器件，且适用于各种类型的最终产品。也就是说，根据本发明的实施例的半导体可以用于广泛的用途。因为非硅基板不需要基板100与导电层104之间的绝缘层，所以可以省略形成隔离绝缘层102的工序。参考图2B，在隔离绝缘层102上形成导电图案104。此处，导电图案104用作位线。为了形成导电图案104，在隔离绝缘层102上形成导电层，接着利用掩模工序对导电层进行图案化以形成导电图案104。在此情况下，可以使用加热炉工序、CVD法、PVD法或电镀工序形成导电层。也可以利用镶嵌(damascene)工序将导电层图案化以形成位线。当导电层由易氧化或难以蚀刻的材料形成时可以使用镶嵌工序。用于位线的导电层由诸如钨或铜等材料形成。还可以在隔离绝缘层102与导电层104之间形成阻挡层。阻挡层可以由金属(例如，Ti、Ta或Mo)、金属氮化物(例如，TiN, TaN或MoN)、金属氧化物或金属碳化物形成。参考图2C，在导电图案104上形成层间介电层106。利用层间介电层106限定将在后续工序中形成的位线触点。形成层间介电层106以使导电图案104与将要在后续工序中形成的晶体管电隔离。层间介电层106可以由氧化物材料、氮化物材料、碳化物材料或介电常数低的含碳聚合物形成。可以借助于加热炉工序、化学气相沉积(CVD)法、物理气相沉积(PVD)法、 旋涂法或薄膜粘着法来形成层间介电层106。参考图2D，蚀刻层间介电层106以形成使导电图案104露出的触点孔108。参考图2E及图2F，在层间介电层106上形成导电层109以便填充触点孔108(图 2E)。对导电层109执行平坦化蚀刻工序或回蚀工序直至使层间介电层106露出为止，从而在触点孔108中形成触点插塞110 (图2F)。此处，触点插塞110为位线触点插塞。与传统技术不同，因为导电图案104和触点插塞110(即，位线和位线触点插塞)的形成方法不使用SAC工序，所以可防止由SAC工序引起的缺陷。接着，按如下工序形成晶体管。在该实例中，将凹入式栅极用于晶体管。根据本发明的晶体管不限于具有凹入式栅极，而是可以修改为各种结构。参考图2G，在包括位线触点插塞110在内的层间介电层106上形成限定栅极区的硬掩模图案112。使用硬掩模图案112作为蚀刻掩模来蚀刻层间介电层106以形成凹部。 移除硬掩模图案112。参考图2H，在凹部和包括触点插塞110在内的层间介电层106上形成半导体层 114以限定栅极图案凹部。在半导体层114上并在栅极图案凹部内共形地形成绝缘层116。 在本实施例中，半导体层114由诸如Si、SiGe、Ge、SiC、Ga或As等材料形成。借助于诸如 CVD工序、PVD工序、外延生长工序或原子层沉积(ALD)工序等沉积工序以单分子层或多分子层的形式形成半导体层114。在半导体层114中(例如，在栅极图案凹部的下表面)限定沟道区。根据本发明，无需通过将基板100图案化来形成有源区(或器件隔离区)。本实施例的有源区不由图案化工序限定而由沉积工序限定，因此可以在不受严格裕量限制的情况下容易地形成晶体管。因此，如果在窄裕量条件下执行工序，则可以获得高集成度和可靠性的装置。可以对半导体层114执行热处理或等离子处理。该热处理可以改善半导体器件的特性以便更均勻地控制半导体器件的特性。接着，用P型掺杂物或N型掺杂物将半导体层 114掺杂。因为离子不是注入到基板100中而是注入到半导体层114中，所以不会在基板100 中形成接面区域。因此，离子注入过程无需掩模工序，且可以减少工序时间。此外，因为不在基板中形成接面区域，所以可以防止接面区域处产生漏电流。
半导体层114的厚度为5. 5 A至60 A。可以利用该厚度使半导体层114的性能最优化。可以通过堆叠1至12个硅原子层来获得该厚度，其中硅的晶格常数为5.43 A。绝缘层116可以为氧化物层或氮化物层。绝缘层116可以额外地形成在半导体层 114上，或通过将半导体层114氧化或氮化来形成。在将半导体层114氧化或氮化的方法中，可以在氧气、臭氧、氮气氛围或其组合氛围下利用电炉或快速热退火(RTA)工序借助于扩散来形成绝缘层116。此外，可以利用CVD法、PVD法或ALD法由金属氧化物、金属氮化物或金属碳化物形成半导体层114。参考图21，在绝缘层116上形成电极层117。电极层117作为栅电极层。通过沉积诸如金属(例如，钨、铜、钽或钛)、半导体、硅化物和硅酸盐等材料来形成电极层117。此外，电极层117可以由石墨烯形成。因为在绝缘层116上形成石墨烯，所以无需执行将电极层117隔离为独立栅电极图案的额外工序。可以在形成电极层117之前进一步形成阻挡层(未示出)。可以使用金属(例如， Ti、Ta或Mo)、金属氮化物(例如，TiN, TaN或MoN)、金属氧化物或金属碳化物形成阻挡层。 可以使用CVD法、PVD法、ALD法或电镀法形成阻挡层和栅电极层117。参考图2J，为了将电极层117隔离为栅电极图案，对电极层117执行回蚀或平坦化蚀刻工序直至使绝缘层116露出为止。在执行回蚀工序时，可以使用绝缘层116作为蚀刻停止层来防止对半导体层114造成损害。因此，当执行回蚀工序时应用对电极层117和绝缘层116具有不同蚀刻选择性的材料作为蚀刻反应物使得仅移除电极层117。当通过对电极层117执行平坦化蚀刻工序来形成栅电极图案118时，可以使用对电极层117具有优良蚀刻选择性的浆料(slurry)。参考图2K，形成能够保护栅电极图案118和位线触点插塞110的覆盖绝缘层120。 在此情况下，覆盖绝缘层120可以包括氧化物层或氮化物层。可以使用CVD法、PVD法或ALD 法由金属氧化物、金属氮化物或金属碳化物形成覆盖绝缘层120。此外，可以通过将电极图案118氧化或氮化来形成覆盖绝缘层120。在用于将电极图案118氧化或氮化的方法中，可以在氧气、臭氧、氮气氛围或其组合氛围下利用电炉或快速热退火(RTA)工序借助于扩散来形成覆盖绝缘层120。参考图2L，将覆盖绝缘层120和绝缘层116图案化，从而形成具有使半导体层114 露出的孔的覆盖绝缘层图案122和绝缘层图案116。覆盖绝缘层图案122和绝缘层图案116 将栅电极图案118和位线触点插塞110覆盖，并且使半导体层114露出的孔限定了为连接插塞或存储节点触点插塞(未示出)预留的区域。通过用诸如金属(例如，钨、铜、钽或钛)、半导体、硅化物或硅酸盐等材料填充孔来形成连接插塞。可以进一步在连接插塞与半导体层114之间形成阻挡层(未示出)。阻挡层可以由金属(例如，Ti、Ta或Mo)、金属氮化物(例如，TiN、TaN或MoN)、金属氧化物或金属碳化物形成。可以利用CVD法、PVD法、ALD法或电镀法来形成阻挡层和电极层117。尽管未示出，但是在后续过程中将连接插塞连接至存储电极。根据传统技术，因为在栅电极图案118上形成位线和存储电极两者，所以一者(例如，存储电极)形成在比另一者(例如，位线)的水平低的水平上。因此，需要至少两个形成工序，且形成在较高水平处的元件(例如，存储电极)的触点孔应该形成为具有较大深度。然而，与传统技术相比，在本实施例中可以省去许多掩模工序且可以以相对较小深度形成用于存储元件的触点孔。可以显著节约生产成本以及显著减少生产时间。在下文中，将描述根据本发明的第二实施例的半导体器件。参考图3，根据本发明的第二实施例的半导体器件包括基板200 ；导电图案204， 其形成于基板200上；层间介电层206，其形成于导电图案204上且包括凹部；触点插塞 208，其穿透层间介电层206而连接至导电图案204 ；副半导体(sub-semiconductor)(或第二半导体)层210，其设在层间介电层206上；半导体层212和绝缘层214，其形成于副半导体层210上以连接至触点插塞208 ；电极图案216，其形成于绝缘层214上；以及覆盖绝缘层图案220，其覆盖电极图案216和绝缘层214。尽管未示出，但是进一步设置穿过覆盖绝缘层220而连接至半导体层的连接插塞。连接插塞连接至存储电极(未示出)。与本发明的第一实施例的情况相同，第二实施例披露了一种使用凹入式栅极的半导体器件。然而，根据第二实施例的半导体器件还可以采用除凹入式栅极以外的另一种类型栅极。举例而言，平坦层间介电层206和形成于平坦层间介电层206上的平坦栅极也是可适用的。根据第二实施例的半导体器件的结构元件与根据第一实施例的半导体器件的结构元件具有相同的特性，因此参考图1的描述适当地省略其详细描述。根据本发明的第二实施例的具有上述结构的半导体器件的形成方法如下。因为用于形成触点插塞208的工序步骤与图2A至图2E中所示的工序步骤相同，所以省略其详细描述。关于图4A至图4F，还省略了附图标记与图2A至图2L中所示的器件的附图标记相同的元件的描述。参考图4A，在导电图案204上形成层间介电层206，导电图案204形成于基板200 上方且导电图案204与基板200之间置有绝缘层202，并且形成穿透层间介电层206而连接至导电图案204的触点插塞208。接着，形成层间介电层206与半导体层212之间的副半导体层210。在层间介电层206上形成副半导体层210的原因之一在于帮助将在后续步骤中形成的连接插塞(或电容器连接插塞)与半导体层212进行电连接。举例而言，即使为连接插塞预留的区域中的半导体层212被过度蚀刻、损坏或甚至全部移除，也可以由形成于半导体层212下方的与半导体层212的侧壁电接触的副半导体层210确保半导体层212与连接插塞之间的电连接。可以利用沉积方法(例如，CVD法、PVD法或ALD法)或外延生长方法形成副半导体层210。此外，在沉积副半导体层210后，可以执行热处理或等离子处理。该处理可以增强半导体器件的特性以便使半导体器件均勻地受控制。随后，将离子注入至半导体层210 中以形成具有P型掺杂物或具有N型掺杂物的经掺杂的副半导体层210。参考图4B，在副半导体层210的上部形成限定凹部的硬掩模图案(未示出)，通过使用硬掩模图案作为蚀刻掩模来蚀刻副半导体层210以使层间介电层206露出，接着通过使用经蚀刻的副半导体层210作为掩模来蚀刻层间介电层206，从而形成凹部。移除硬掩模图案。在层间介电层206上的凹部中和副半导体层210上依次地形成半导体层212和绝缘层214。参考图4C，在绝缘层214上形成电极层215。电极层215为栅电极层。
参考图4D，使电极层215经受回蚀或平坦化蚀刻工序直至使绝缘层214露出为止， 从而形成电极图案216。绝缘层214可以保护半导体层212免受由回蚀工序造成的可能损伤。参考图4E和图4F，形成能够保护电极图案216和触点插塞208的覆盖绝缘层218。 将覆盖绝缘层218图案化以形成具有使绝缘层214露出的沟槽的覆盖绝缘层图案220。沟槽限定了为形成连接插塞(未示出)而预留的区域。在后续工序中形成连接插塞以电连接至半导体层212。沟槽中的绝缘层214被移除从而使副半导体层210露出。半导体层212可能在形成沟槽或蚀刻沟槽中的绝缘层214的工序期间遭受损害。 然而，形成于半导体层212下方的副半导体层210可以确保半导体层212与连接插塞(未示出)之间的电接触。本发明的半导体器件提供以下优点中的一个或多个(1)无需额外工序来限定有源区；(2)无需除栅极图案外的有源区；(3)无需形成存储电极触点线；(4)降低连接插塞的高度从而降低连接插塞电阻值；以及(5)无需形成接面区域。显而易见地，本领域技术人员可以在不偏离本发明的精神或范围的情况下对本发明做出各种修改及变型。因此，本发明意图涵盖处于附加权利要求书及其等同内容的范围内的本发明的修改及变型。本申请要求2010年4月15日提交的韩国专利申请No. 10-2010-0034756的优先权，该韩国专利申请的全部内容通过引用并入本文。
权利要求
1.一种半导体器件，包括 导电图案，其形成于基板上；层间介电层，其形成于所述导电图案上； 触点插塞，其延伸穿过所述层间介电层以接触所述导电图案； 半导体层，其设在所述触点插塞和所述层间介电层上； 绝缘层，其设在所述半导体层上； 电极图案，其设在所述绝缘层上；以及覆盖绝缘层图案，其将位于所述触点插塞的侧部处的相邻电极图案的上部覆盖。
2.根据权利要求1所述的半导体器件，其中， 所述基板由玻璃或聚合物材料形成。
3.根据权利要求1所述的半导体器件，其中， 所述基板为硅基板。
4.根据权利要求3所述的半导体器件，还包括 形成于所述基板与所述导电图案之间的隔离绝缘层。
5.根据权利要求4所述的半导体器件，其中，所述隔离绝缘层包括氧化物材料、氮化物材料、碳化物材料或作为具有低介电常数的材料的含碳聚合物材料。
6.根据权利要求1所述的半导体器件，其中，所述层间介电层包括氧化物材料、氮化物材料、碳化物材料或作为具有低介电常数的材料的含碳聚合物材料。
7.根据权利要求1所述的半导体器件，其中， 所述导电图案包括位线。
8.根据权利要求1所述的半导体器件，其中， 所述导电图案包括钨或铜。
9.根据权利要求1所述的半导体器件，其中， 所述半导体层包括Si、SiGe、Ge、SiC、Ga或As。
10.根据权利要求1所述的半导体器件，其中， 所述半导体层的厚度为5. 5 A至60 A。
11.根据权利要求1所述的半导体器件，其中， 所述半导体层包括单分子层构造的硅原子层。
12.根据权利要求1所述的半导体器件，其中， 所述半导体层包括多分子层构造的硅原子层。
13.根据权利要求1所述的半导体器件，其中，所述电极图案包括金属材料、半导体材料、硅化物材料或硅酸盐材料中的任意材料。
14.根据权利要求1所述的半导体器件，其中， 所述电极图案包括石墨烯。
15.根据权利要求1所述的半导体器件，还包括与所述半导体层接触的连接插塞，所述连接插塞位于所述覆盖绝缘层图案的侧部。
16.一种半导体器件，包括导电图案，其形成于基板上；层间介电层，其形成于所述导电图案上；触点插塞，其延伸穿过所述层间介电层以接触所述导电图案；副半导体层，其设在所述触点插塞和所述层间介电层上；半导体层，其设在所述层间介电层和所述副半导体层上；绝缘层，其设在所述半导体层上；电极图案，其设在所述绝缘层上；以及覆盖绝缘层图案，其将位于所述触点插塞的侧部处的相邻电极图案的上部覆盖。
17.根据权利要求16所述的半导体器件，其中， 所述副半导体层包括Si、SiGe、Ge、SiC、Ga或As。
18.根据权利要求16所述的半导体器件，还包括与所述副半导体层接触的连接插塞，所述连接插塞位于所述覆盖绝缘层图案的侧部。
19.一种制造半导体器件的方法，所述方法包括 在基板上形成导电图案；在所述导电图案上形成层间介电层；形成延伸穿过所述层间介电层以接触所述导电图案的触点插塞； 在所述触点插塞和所述层间介电层上形成半导体层； 在所述半导体层上形成绝缘层； 在所述绝缘层上形成电极图案；以及形成将位于所述触点插塞的侧部处的相邻电极图案的上部覆盖的覆盖绝缘层图案。
20.根据权利要求19所述的方法，还包括 在所述基板上形成隔离绝缘层。
21.根据权利要求19所述的方法，其中，形成所述导电图案的步骤借助于镶嵌工序执行。
22.根据权利要求19所述的方法，其中， 形成所述导电图案的步骤包括 在所述基板上沉积导电材料；借助于曝光或显影工序在所述导电材料上形成光阻剂图案；以及通过使用所述光阻剂图案作为蚀刻掩模来蚀刻所述导电材料。
23.根据权利要求19所述的方法，还包括 在形成所述触点插塞后，在所述层间介电层的上部形成硬掩模图案；以及通过使用所述硬掩模图案作为蚀刻掩模来蚀刻所述层间介电层以形成凹部。
24.根据权利要求19所述的方法，其中，形成所述半导体层的步骤借助于化学气相沉积法、物理气相沉积法或原子层沉积法来执行。
25.根据权利要求19所述的方法，还包括在形成所述半导体层后，对所述半导体层执行热处理或等离子处理。
26.根据权利要求19所述的方法，还包括在形成所述半导体层后，将离子注入至所述半导体层中。
27.根据权利要求19所述的方法，其中，形成所述绝缘层的步骤借助于化学气相沉积法、物理气相沉积法或原子层沉积法来执行。
28.根据权利要求23所述的方法，其中， 形成所述电极图案的步骤包括 在所述绝缘层上形成电极层；以及对所述电极层执行回蚀或平坦化蚀刻工序。
29.根据权利要求28所述的方法，其中，通过使用所述绝缘层作为蚀刻停止层来对所述电极层执行回蚀工序以移除所述电极层。
30.根据权利要求19所述的方法，还包括在形成所述覆盖绝缘层图案后，通过使用所述覆盖绝缘层图案作为掩模来移除所述半导体层上的绝缘层。
31.根据权利要求30所述的方法，还包括在移除所述绝缘层后，形成位于所述覆盖绝缘层图案的侧部处的与所述半导体层接触的连接插塞。
32.—种制造半导体器件的方法，包括 在基板上形成导电图案；在所述导电图案上形成层间介电层；形成延伸穿过所述层间介电层以接触所述导电图案的触点插塞； 在所述层间介电层上形成副半导体层； 在所述触点插塞和所述副半导体层上形成半导体层； 在所述半导体层上形成绝缘层； 在所述绝缘层上形成电极图案；以及形成将位于所述触点插塞的侧部处的相邻电极图案的上部覆盖的覆盖绝缘层图案。
33.根据权利要求32所述的方法，其中，形成所述副半导体层的步骤借助于化学气相沉积法、物理气相沉积法或原子层沉积法来执行。
34.根据权利要求32所述的方法，还包括在形成所述副半导体层后，对所述副半导体层执行热处理或等离子处理。
35.根据权利要求32所述的方法，还包括在形成所述副半导体层后，将离子注入至所述副半导体层中。
36.根据权利要求32所述的方法，还包括 在形成所述副半导体层后，在所述层间介电层的上部形成硬掩模图案；以及通过使用所述硬掩模图案作为蚀刻掩模来蚀刻所述副半导体层和所述层间介电层以形成凹部。
37.根据权利要求32所述的方法，还包括在形成所述覆盖绝缘层图案后，通过使用所述覆盖绝缘层图案作为掩模来执行清洗步骤以移除所述绝缘层和所述半导体层。
38.根据权利要求37所述的方法，还包括在移除所述绝缘层和所述半导体层后，形成连接至所述副半导体层的连接插塞。
全文摘要
本发明公开一种半导体器件及其形成方法，该半导体器件包括导电图案，其形成于基板上；层间介电层，其形成于导电图案上；触点插塞，其延伸穿过层间介电层而连接至导电图案；半导体层和绝缘层，其依次形成在层间介电层上；电极图案，其形成于绝缘层上；以及覆盖绝缘层图案，其将触点插塞以及相邻电极图案的上部的覆盖。无需额外工序来限定有源区。无需除栅极图案以外的有源区。无需形成存储电极触点线。降低了连接插塞的高度从而降低了连接插塞电阻值。无需形成接面区域。
文档编号H01L21/768GK102222668SQ20101025600
公开日2011年10月19日 申请日期2010年8月13日 优先权日2010年4月15日
发明者张治焕 申请人:海力士半导体有限公司