采用间隔物图案化技术制造半导体装置的方法

专利名称：采用间隔物图案化技术制造半导体装置的方法
技术领域：
本发明的示范实施例涉及半导体装置的制造，具体地，涉及一种使用间隔物图案 化技术制造半导体装置的方法。
背景技术：
对高容量的半导体存储装置的需求日益增加，因此增加这些半导体存储装置的集 成密度为人们所关注。为了增加半导体存储装置的集成密度，已经采用许多不同的方法，以 通过减小晶片尺寸和/或改变单元结构而在单一晶片上形成多个存储单元。对于通过改 变单元结构增加集成密度的方法来说，已经进行尝试通过改变有源区的平面布置或改变单 元布局来减小单元面积。这些方法之一将有源区的布局从8F2布局改变成6F2布局。具有 6F2布局的装置可被定义为具有这样的单位单元的半导体装置，该单位单元具有3F的位线 长度方向及2F的字线长度方向，因此其面积为6F2。具有6F2布局的DRAM具有倾斜设置的 有源区以及设置在一个有源区内的两个单位单元。当与具有8F2布局的DRAM相比较时，具 有6F2布局的DRAM的集成密度较高，因为两个存储节点接触插塞设置在位线之间，且该存 储节点接触插塞通过有源区内的位线接触。然而，虽然6F2布局减小了晶片尺寸且因此增加 了生产率，但相邻的有源区变得彼此非常靠近。因为有源区变得更靠近，所以光学临近效应 (optical proximity effect，ΟΡΕ)会大大地影响曝光工艺。因此，为了形成具有期望形状 的图案，对进行光学临近效应修正(optical proximitycorrection, 0PC)的需求增加。因为对进行OPC的需求，所以在具有40nm以下6F2布局的DRAM的装置隔离工艺期 间，甚至在浸没式曝光设备中，进行单一曝光工艺也变得更加困难，因为装置隔离区之间的 节距小于8F2布局的节距。因此，采用间隔物图案化技术(spacer patterning technique, SPT)。间隔物图案化技术使用正向方法(positive method)或负向方法来进行。因为负向 方法可以为掩模工艺减少一个步骤，其对工艺简化来说是大大有利的。然而，在根据负向方 法的间隔物图案化技术中，分隔的临界尺寸(critical dimension,⑶)直接影响有源区的 临界尺寸。具体而言，在当前的间隔物图案化技术所采用的分隔形成工艺中，分隔掩模仅施 加到将形成有源区的单元垫区(cell mat region)，而分隔掩模不施加到单元垫区之外的 区域，例如核心区及外围区。因此，在分隔形成工艺中图案形成在单元区中，而在核心区及 外围区中没有图案形成。在应用切割掩模时，图案才形成在核心区及外围区中。在此情况下，分隔的临界尺寸本身被转移到单元块边缘区(其是单元垫区的边缘 区)中的有源区上，且甚至在只有一个小小的错误存在于OPC工艺中时，就会直接影响临界 尺寸一致性。因此，在临界尺寸一致性方面会发生缺陷，或者图案窄化或桥接缺陷会发生。 参照图1，其显示在间隔物图案化技术中通过负向方法(a)及正向方法(b)所形成的单元块 边缘区，桥接缺陷发生在单元块边缘区Al及A2中。参照图1，单元垫的中心区中的图案100及110正常形成，而在单元块边缘区Al及 A2(单元垫的边缘区)中，相邻的图案耦接在一起。也就是，桥接缺陷105及115会发生在 单元块边缘区Al及A2中。在单元块边缘区中所发生的缺陷，例如，桥接缺陷，起因于每个区域中大的掩模CD差、OPC的影响或分隔掩模中不同的开口率。由于掩模的制造包括使用 电子束的曝光工艺，因此会发生光学临近效应。这会导致单元块边缘区中的掩模CD差。当 单元块边缘区的方向上的光学临近效应及掩模CD差大于单元中心区时，局部的CD —致性 被降低，且桥接缺陷105及115会如图1所示地发生。如图2的表所示，当分隔掩模仅被应用到单元垫区时，在平均单元块边缘区中的 整个晶片⑶一致性(10.89nm)是在单元垫区中的平均中心区的晶片临界尺寸一致性的标 准差(3 0) (4. 78nm)的大约两倍。这是因为单元块边缘区的掩模CD改变了，此改变是由于 掩模的制造中曝光工艺使用电子束所导致的光学临近效应的影响所致。由于掩模临界尺寸 的改变，局部的临界尺寸一致性特性在单元块边缘区的方向上被降低。而且，在分隔掩模 中，在单元垫区存在开口，但剩余区域被挡住。因此，开口率在每个区域之间有所差异。由 于每个区域的不同的开口率，所以临界尺寸差由在曝光工艺期间会发生的闪光噪声(flare noise)所导致。因此，临界尺寸一致性特性可能被劣化，结果桥接缺陷可能发生在单元边缘 区中。另外，因为在分隔工艺中图案只形成在单元垫(mat)区中而没有形成在剩余区域 中，所以单元垫区的图案密度不同于剩余区域的图案密度。如果接续分隔掩模之后的沉积、 蚀刻及平坦化工艺，使得图案密度在各个区域彼此不同，则各个区域具有不同的偏离值及 轮廓。因此，会影响一致性，这会降低有源区的临界尺寸一致性。由化学收缩(RELACS)工 艺辅助的分辨率增强光刻被用于核心区及外围区上的切割掩模中。因此，在最小线条图案 的情况中，由于临界尺寸必须通过RELACS偏离来设定为较小，因此难以确保满足要求的工
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发明内容
本发明的实施例涉及一种能够改善用以实现具有6F2布局的DRAM的有源区的间 隔物图案化技术中的临界尺寸一致性及工艺容限的方法。此外，本发明的另一实施例涉及 能够改善在核心区、周围区及单元块边缘区中的图案的工艺容限的方法，由此实质上防止 由OPC工艺、掩模临界尺寸和/或曝光率所导致的临界尺寸一致性的降低。此外，本发明的另一实施例涉及一种能够通过控制载荷效应(loadingeffect)而 改善整个晶片的临界尺寸一致性的方法，该载荷效应可能发生于沉积工艺、平坦化工艺和/ 或蚀刻工艺中。在一个实施例中，用以制造半导体装置的方法包括获得单元图案及外围区的外 围图案的目标布局，该单元图案在单元区内成行；形成倾斜图案和外围图案的相反图案，该 倾斜图案交替重叠单元图案的行；附着间隔物到倾斜图案及相反图案的侧壁；通过充填间 隔物之间的间隙，在倾斜图案之间形成第一嵌埋图案，以及在相反图案周围形成第二嵌埋 图案；以及通过切割及分割倾斜图案及第一嵌埋图案的中间部分形成单元图案，并且通过 移除相反图案，设置具有第二嵌埋图案的外围图案。这些单元图案可在倾斜方向上沿着6F2或4F2单元布局而布置。形成相反图案可包括获得外围图案的目标布局的相反布局；以及减小相反布局 的尺寸。相反布局的尺寸可以被减小间隔物的宽度或减小超过间隔物的宽度。倾斜图案、相反图案、第一嵌埋图案及第二嵌埋图案可以由实质相同的材料或不同的材料形成。在另一实施例中，用以制造半导体装置的方法包括在其中定义有单元区及外围 区的晶片上方形成硬掩模膜及分隔层；图案化分隔层，以形成多个倾斜图案，这些倾斜图案 与设置于单元区中的单元图案的行交替重叠，以及图案化将设置于外围区中的外围图案的 相反图案；附着间隔物至倾斜图案及相反图案的侧壁；通过充填在间隔物之间的间隙，在 倾斜图案之间形成第一嵌埋图案，以及在相反图案周围形成第二嵌埋图案；通过切割及分 割倾斜图案及第一嵌埋图案的中间部分形成单元图案，并且通过移除相反图案，设置具有 第二嵌埋图案的外围图案；选择性地移除间隔物；以及通过使用单元图案及外围图案作为 蚀刻掩模，选择性地蚀刻该硬掩模膜的曝光区域，以形成硬掩模图案。相反图案的间隙形成在被外围图案的间隔而隔开的位置。形成第一嵌埋图案及第二嵌埋图案可包括；在附着间隔物的工艺之后，用嵌埋 层嵌埋倾斜图案、相反图案及间隔物；以及在嵌埋层上进行平坦化工艺，以暴露倾斜图 案、相反图案及间隔物的顶面。平坦化工艺通过化学机械抛光(chemical mechanical polishing, CMP)工艺或回蚀刻(etch-back)工艺来进行。在形成硬掩模图案之后，该方法可还包括通过使用硬掩模图案作为蚀刻掩模，蚀 刻单元区及外围区的晶片，以在单元区中形成具有第一宽度的装置隔离槽；以及在外围区 中形成具有第二宽度的装置隔离槽，该第二宽度宽于第一宽度。形成倾斜图案及外围图案可包括在形成分隔层的工艺之后，在分隔层上方形成 抗蚀剂膜；获得单元图案及外围图案的目标布局，该单元图案形成该单元区内的行，该外围 图案将设置于外围区中；获得单元图案及外围图案的目标布局的相反布局；减小相反布局 的尺寸；转移相反布局至抗蚀剂膜上；以及通过使用其上转移有相反布局的抗蚀剂膜，图 案化分隔层。外围区的蚀刻载荷效应可在形成相反图案的工艺及移除相反图案的工艺中被降 低。硬掩模层可以包括单一膜或堆叠膜，其选自由等离子体增强型原硅酸四乙酯 (Plasma Enhanced Tetraethyl-orthosilicate,PETE0S)膜、非晶碳膜、氮化物膜及氧化物 膜的组成的组。设置单元图案及外围图案可以包括在形成第一嵌埋图案及第二嵌埋图案的工艺 之后，在第一嵌埋图案及第二嵌埋图案上方形成抗蚀剂膜；在抗蚀剂膜上方设置切割掩模， 该切割掩模包括暴露倾斜图案及第一嵌埋图案的中间部分的孔以及暴露相反图案的开口 部；通过转移切割掩模的孔及开口部至抗蚀剂膜上而形成抗蚀剂图案；以及选择性地蚀刻 并移除抗蚀剂图案的曝光区域。抗蚀剂图案的开口部可以暴露相反图案的整个区域，且暴 露间隔物的一半区域。根据另一实施例，用以制造半导体装置的方法包括获得单元图案及外围区的外 围图案的目标布局，该单元图案在单元区中沿行形成；形成倾斜图案，该倾斜图案交替重叠 单元图案的行且在单元区与外围区之间的边界区延伸，以及形成外围图案的相反图案；附 着间隔物到倾斜图案及相反图案的侧壁；通过充填在间隔物之间的间隙，在倾斜图案之间 形成第一嵌埋图案，以及在相反图案周围形成第二嵌埋图案；通过切割及分割倾斜图案及 第一嵌埋图案的中间部分以形成单元图案，以及通过移除相反图案，以设定具有第二嵌埋图案的外围图案。根据另一实施例，用以制造半导体装置的方法包括在其中定义有单元区及外围 区的晶片上方形成硬掩模膜及分隔层；在该分隔层上形成倾斜图案以及外围图案的相反图 案，该倾斜图案与将设置在单元区中的单元图案的行交替重叠，外围图案将设置在外围区 中；附着间隔物至倾斜图案及相反图案的侧壁；通过充填在间隔物之间的间隙，在倾斜图 案之间形成第一嵌埋图案，以及在相反图案周围形成第二嵌埋图案；通过切割及分割倾斜 图案及第一嵌埋图案的中间部分以形成单元图案，以及通过移除倾斜图案与相反图案的边 界区上的重叠区域，以将设定具有第二嵌埋图案的外围图案；选择性地移除间隔物；以及 通过使用单元图案及外围图案作为蚀刻掩模，选择性地蚀刻硬掩模膜的曝光区域，形成硬 掩模图案。


结合附图并根据以下的详细描述，以上及其他方面、特征及其他优点将变得更容 易理解，附图中图1(a)和图1(b)为SEM图像，示出使用典型的间隔物图案化技术所形成的单元 块边缘区；图2是示出晶片CD —致性的表，该晶片使用典型的间隔物图案化技术形成；图3是示出使用根据本发明实施例的间隔物图案化技术形成的装置隔离槽的视 图；图4到6是示出根据本发明实施例的间隔物图案化技术中使用的掩模布局的平面 图；图7到19C是示出根据本发明实施例的用于制造半导体装置的方法的视图；及图20是示出显示单元边缘区与单元中心区之间的临界尺寸的比较的图。
具体实施例方式以下，将参考附图来描述本发明的具体实施例。附图未必依比例绘制，在某些例子 中，为了清楚的描述本发明的特定特征可以夸大其比例。虽然本发明的实施例应用于具有6F2或4F2布局的DRAM半导体装置的装置隔离槽 的形成工艺，但当包括通过曝光工艺转移图案的工艺时，其也可被修改为具有装置隔离槽 之外的形状的图案的形成工艺。图3为截面图，示出根据本发明实施例采用间隔物图案化技术所形成的装置隔离槽。参阅图3，为了将图案集成在晶片上，诸如DRAM的存储单元定义由装置隔离膜限 制在内的有源区，该装置隔离膜通过在晶片内形成装置隔离槽及用绝缘材料充填该装置隔 离槽而实现。装置隔离膜起作用以通过控制DRAM的数据保持时间而提升装置的良率。为 了制作这种装置隔离膜，在晶片上在单元区及外围区中形成包括焊垫氧化物图案305及焊 垫氮化物图案310且转移有装置隔离槽形状的掩模图案，且通过使用该掩模图案作为蚀刻 掩模的蚀刻工艺而在晶片的每个区域内形成装置隔离槽313、315、320及325。同时，随着半 导体装置的集成密度增加，引入且应用间隔物图案化技术(SPT)作为形成精细装置隔离槽的方法。当使用间隔物图案化技术形成装置隔离槽时，图案通常形成于单元中心区。然而， 临界尺寸一致性在单元块边缘区倾向于降低，此单元块边缘区是单元边缘区，因此图案倾 向于变窄，或可能发生桥接缺陷。这样的缺陷是因在单元区、单元块边缘区及外围区之间的 掩模临界尺寸差和图案密度差所导致。因此，本发明的实施例旨在提供一种方法，当使用间 隔物图案化技术形成装置隔离槽时，此方法可改善单元区、单元块边缘区及外围区之间的 掩模临界尺寸差与图案密度差异。图4至6为一些典型的平面图，示出根据本发明实施例而使用于间隔物图案化工 艺中的掩模布局。具体而言，图4是分隔布局的平面图，图5是切割布局的平面图，图6是 用于形成使用图4和5的工艺而形成的装置隔离槽的目标布局的平面图。参阅图4，分隔布局在间隔物图案化工艺期间应用至形成分隔的工艺中。分隔布 局包括对应于晶片的单元区的第一区域、对应于围绕单元区的外围区的第二区域及对应于 分隔单元区与外围区的边界区的第三区域。分隔布局的整个区域使用在曝光工艺中。优选 地设置有分隔布局的分隔曝光掩模配置有暗色调(dark-tone)光掩模。具体而言，将形成 于晶片上的图案布局通过孔状光传输部439设置在不透光基板437上。通过光传输部439 设定的图案布局在后续的曝光工艺中作为相反图案形成于晶片上。也就是，通过光传输部 439所设定的图案布局被转移至形成于晶片上的抗蚀剂膜上。再参阅图4，转移至晶片上的 图案布局形成为倾斜图案402，该倾斜图案402重叠将被布置以形成单元区内的行的单元 图案，且转移至晶片上的图案布局被形成为相反图案404，相反图案404重叠将被布置在外 围区内的外围图案。倾斜图案402形成为交叠边界区及延伸在边界区上，该边界区将单元 区与外围区分隔。相反图案404形成为大于将最后形成的目标图案。将在稍后详细说明图 4。参阅图5，切割布局在间隔物图案化工艺中应用于去除不必要部分的工艺。设置有 切割布局的切割曝光掩模使用透明色调(clear-tone)光掩模。具体而言，将形成于晶片上 的图案布局设置为具有在透明基板490上由遮光材料形成的图案。单元区的切割布局包括 选择性地暴露单元区内的图案的孔491，以及暴露边界区上的重叠区域的开口区域。图中未 示出的部分是在切割布局中交叠图4的倾斜图案402的部分。参阅图6，在利用分隔布局与切割布局形成的装置隔离槽的目标布局中，图案以与 单元区及单元块边缘区中的单元图案相同的形状来形成，该单元块边缘区是靠近外围区的 最外边区域，且没有桥接形成。而且，以确保在分隔布局中足够的工艺容限的状态下在外围 区中形成图案。形成于单元区与外围区中的第一图案546、547及548是其中设置有源区的 区域，第二图案是其中设置装置隔离槽540、545、550的区域。接下来，下面将描述本发明的实施例，同时示例形成装置隔离槽的工艺。图7到19C是示出根据本发明实施例的制造半导体装置的方法的视图。图20是 示出在单元边缘区与单元中心区之间的临界尺寸的比较图。参阅图7，焊垫氧化物膜405和焊垫氮化物膜410形成于晶片400上方。晶片400 包括单元区及围绕该单元区的外围区。边界区定义为分隔单元区与外围区。对于根据本发 明实施例的单元区来说，作为单元块的外部的单元块边缘区将被当作示例。进行该装置的 实际驱动的字线图案或位线图案形成在单元区中。感测放大器(sense amplifier，SA)(未示出)、次字线(sub wordlines, SffD)(未示出)及次孔(sub hole, SH)(未示出)设置在 外围区中。在单元区与外围区之间的边界区作用为缓冲器，该缓冲器使得在转移图案到晶 片上的后续工艺中，缺陷图案将不形成在单元块边缘区中。同时，最小空间区域可另外设置 于外围区中。此最小间隔区域是其中设置有通过设定设计规则到最小尺寸而设计的图案的 区域。接着，硬掩模层形成于焊垫氮化物膜410上。硬掩模层在形成间隔物图案化技术 的分隔的工艺中作为蚀刻掩模。硬掩模层通过依序沉积第一硬掩模膜415、分隔层420及 第二硬掩模膜425而形成。抗反射膜430及第一抗蚀剂膜435形成于第二硬掩模膜425 上方。第一硬掩模膜415包括等离子体增强原硅酸四乙酯(plasma enhanced tetraethyl orthosilicate,PETEOS)膜，且作用为保护膜，其在后续的蚀刻工艺中保护下面的焊垫氮化 物膜410。分隔层420包括多晶硅膜，且定义在间隔物图案化工艺中其中将形成目标图案的 区域。第二硬掩模膜425在用于图案化分隔层420的蚀刻工艺中作为蚀刻掩模。第二硬掩 模膜425可包括非晶碳膜。抗反射膜430实质上避免了在曝光工艺中的光反射，且可包括 氮氧化硅膜(silicon oxynitride，SiON)。第一抗蚀剂膜435可由正性抗蚀剂材料形成。参阅图8，其为沿着图4的I-I’、II-II’及III-III’线所取的截面图，其中形成有 包括倾斜抗蚀剂图案440a及相反抗蚀剂图案440b及440c的第一抗蚀剂图案440。倾斜抗 蚀剂图案440a重叠将设置于单元区中以在斜方向上形成行的单元图案，相反抗蚀剂图案 440b及440c具有与将设置于外围区中的外围图案相同的形状。具体而言，分隔曝光掩模 设置于第一抗蚀剂膜(图5中的435)上，其中图4的分隔布局设置于分隔曝光掩模上。接 着，第一抗蚀剂图案440通过进行包括曝光工艺及显影工艺的光刻工艺而形成。分隔曝光 掩模使用暗色调光掩模。如图4所示，在转移至第一抗蚀剂膜上的分隔布局中，图案布局通 过光传输部439而设置在不透光基板437上。通过光传输部439所设定的倾斜图案与外围 图案被转移至晶片上，使得第一抗蚀剂图案440形成为相反图案。换句话说，由于第一抗蚀 剂图案440使用暗色调光掩模形成，单元区中的遮光部的宽度对应于倾斜抗蚀剂图案440a 的宽度al，且光传输部的宽度对应于设置在倾斜抗蚀剂图案440a之间的间隔物450a的宽 度a2。此外，外围区中的遮光部的宽度对应于相反抗蚀剂图案440b及440c的宽度bl，且 间隔物(即为光传输部)的宽度对应于设置在相反抗蚀剂图案440b及440c之间的间隔物 450b的宽度b2。参阅图8和9A，图9A为示出图4中的单元区的部分A的平面图，倾斜抗蚀剂图案 440a包括抗蚀剂膜，其设置为重叠于将设置在单元区中的单元图案。倾斜抗蚀剂图案440a 包括设置在斜方向上的线及间隔(line-and-space)形状的图案。倾斜抗蚀剂图案440a延 伸达到第一长度d，使得其重叠于分隔单元区与外围区的边界区。倾斜抗蚀剂图案440a延 伸得足够长以邻近设置在外围区中的相反抗蚀剂图案440b。然而，倾斜抗蚀剂图案440a延 伸到在曝光工艺中没有通过与相反抗蚀剂图案440b相互光学干涉而引起的桥接的程度。 从倾斜抗蚀剂图案440a延伸至边界区的部分是尤其受OPC及掩模临界尺寸影响的区域。另 一方面，形成于单元区上的区域则几乎没有被OPC及掩模临界尺寸所影响，因为延伸至边 界区的区域在曝光工艺中作为用于OPC的缓冲器。参阅图8和9B，图9B为示出图4中的外围区的第一区域B的平面图，包括抗蚀 剂膜的外围图案的相反抗蚀剂图案440c被设置为重叠外围图案。外围区的第一区域B是足够确保外围区中用于过大尺寸(oversizing)的间隔的区域。外围图案的相反图案布局 403a被形成为比最终目标布局405a大第一宽度xl。形成为大于目标布局405a的该第一 宽度Xl等于或大于之后将被形成的间隔物的宽度。举例来说，在应用具有31nm 6F2布局 的DRAM的情况中，当实际的目标图案形成为lOOnm，外围图案的相反布局形成为比目标图 案大25nm至30nm。如此一来，当外围图案的相反布局形成为大于目标布局时，则用以形成 切割掩模的工艺容限会增加。参阅图8和9C，图9C是平面图，示出外围区的第二区域C，包括抗蚀剂膜的外围图 案的相反抗蚀剂图案440被设置。第二区域C是最小间隔区域，其中用于过大尺寸的间隔 是不够的。在第二区域C中，外围图案的相反图案布局403b被形成为比最终目标布局405b 大第一宽度xl。比目标布局405b多出的该第一宽度xl与之后将被形成的间隔物的厚度一 样大。比目标布局405b多出的该第一宽度xl等于或大于之后将被形成的间隔物的宽度。 在这种情况中，第二区域C是其中设置有通过设定设计规则到最小尺寸而设计的图案的最 小间隔区域。因此，当相反图案布局403b从目标布局405b延伸第一宽度xl时，所有相反 布局403b耦接在一起。因此，如图8所示，抗反射膜430的表面被暴露。参阅图10，通过使用第一抗蚀剂图案(图8中的440)作为蚀刻掩模，蚀刻抗反射 膜430及第二硬掩模膜425，从而形成抗反射图案(未图示)及第二硬掩模图案425a、425b 及425c。第一抗蚀剂图案440及抗反射图案430a接着被移除。分隔层420的表面通过第 二硬掩模图案425a、425b及425c而被局部暴露。当在Ill-Ill’方向上的最小间隔区域被 形成为所有相反布局(图9C中的403b)耦接在一起的形状时，分隔层420被暴露。参阅图11，分隔455通过使用第二硬掩模图案425a、425b及425c作为蚀刻掩模来 蚀刻分隔层420而形成。第一硬掩模膜415的表面通过分隔455而被局部暴露。分隔455 包括延伸以重叠于单元区及边界区上的倾斜图案455a，以及形成于外围区中的外围图案的 相反图案455c。间隔物层465形成于分隔455及第一硬掩模膜415的暴露表面上方。间隔 物层465优选由氧化物形成。间隔物层465形成以覆盖第一硬掩模膜415的暴露表面，同 时围绕倾斜图案455a及外围图案的相反图案455c。参阅图12到13C，第一嵌埋图案(burying pattern) 470a形成在倾斜图案455a之 间，第二嵌埋图案470b形成在外围图案的相反图案455c周围。具体而言，嵌埋层形成在间 隔物层465、倾斜图案455a及外围图案的相反图案455上方。嵌埋层形成得足够厚，以嵌埋 间隔物层465、倾斜图案455a及相反图案455c。嵌埋层可用与倾斜图案455a相同的材料 来形成，且相反图案455c例如可用多晶硅来形成，使得其可在后续的切割掩模工艺中容易 被移除。倾斜图案455a与外围图案的相反图案455c的顶面通过在嵌埋层上进行平坦化工 艺而暴露。该平坦化工艺可通过化学机械抛光工艺和/或回蚀刻工艺来进行。通过该平坦 化工艺，形成设置在倾斜图案455a之间的第一嵌埋图案470a，以及设置在相反图案455b及 455c周围的第二嵌埋图案470b。该平坦化工艺实质上一致地在整个晶片上方进行。然而， 当单元区与外围区之间的图案密度差异增加时，平坦化工艺在具有高图案密度的区域与具 有低图案密度的区域以不同的轮廓进行。当以不同的轮廓进行平坦化工艺时，可能会发生 凹陷(dishing)或者临界尺寸一致性可能会减低。然而，根据本发明的实施例，由于图案形 成在单元区与外围区两者中，因此晶片的每个区域中的图案密度差异会减低。因此，可以减小临界尺寸一致性的降低，该一致性的降低由当在仅形成于单元区中的图案上进行平坦化 工艺时会发生的凹陷所引起。参阅图14，第三硬掩模膜475及抗反射膜480形成于第一嵌埋图案470a及第二嵌 埋图案470b上方。抗蚀剂膜(未图示)涂布于抗反射膜480上方。切割曝光掩模设置在 抗蚀剂膜上，其中图5的切割布局设置在切割曝光掩模上。如图5所示，切割布局设置在切 割曝光掩模上，此切割布局包括选择性地暴露单元区中的图案的孔491，以及选择性地暴露 该外围区及重叠于边界区上的区域的开口部。孔491暴露倾斜图案455a及第一嵌埋图案 470a的中间部分。第二抗蚀剂图案485通过转移切割掩模的孔491及开口部至抗蚀剂膜上 而形成。第二抗蚀剂图案485包括暴露倾斜图案455a及第一嵌埋图案470a的中间部分的 孔(图5的491)、暴露边界区上的重叠区域的第一开口部500、以及暴露相反图案455b及 455c的第二开口部505及510。第二开口部505在11-11，方向上的宽度b4大于相反图案 455c的宽度bl，除去下面间隔物465的厚度x2。参阅图14及图15A，图15A为图5的单元区的部分A的平面图，抗蚀剂单元图案 485a设置在单元区中，其中，暴露倾斜图案455a及第一嵌埋图案(图14的470a)的中间部 分的孔491a设置在抗蚀剂单元图案485a上。孔491a优选地以点状形成。此外，第二抗蚀 剂图案485包括暴露倾斜图案在边界区上的重叠区域的第一开口部500。由于孔491a非常 精细，所以优选利用RELACS材料来形成。参阅图14和图15B，图15B为平面图，示出外围区的第一区域B，具有外围图案形 状的外围抗蚀剂图案485c被设置。通过图5的切割布局所设定的外围抗蚀剂图案485c的 布局495a形成为比目标布局405b大第二宽度x2。优选地设定为比目标布局405b大第二 宽度x2的宽度形成为优选地具有在图9B中所设定的相反图案布局485c的第一宽度xl的 一半。此外，外围抗蚀剂图案485c包括第二开口部505，第二开口部505暴露对应于外围图 案的相反图案455b的区域。第二开口部505的间隙b4暴露对应于相反图案455b的整个 区域，且实质上暴露对应于间隔物465的区域的一半。因此，外围抗蚀剂图案485c的宽度 b3设置在延伸自目标布局405b的第一宽度xl与第二宽度x2之间。参阅图14和图15C，图15C为平面图，示出图5的外围区的第二区域C，具有外围 图案形状的外围抗蚀剂图案485d被设置。通过图5的切割布局所设定的外围抗蚀剂图案 485d的布局495a形成为比目标布局405b大第二宽度x2。优选地设定为比目标布局405b 大第二宽度x2的宽度为图9C所设定的相反图案布局403a的第一宽度xl的一半。此外， 外围抗蚀剂图案485d包括第二开口部510，第二开口部510暴露对应于外围图案的相反图 案455c的区域。第二开口部510实质上暴露对应于相反图案455c的整个区域，且暴露相 反布局(图9C的403c)耦接在一起的区域的第三宽度Cl。参阅图16，曝光区域使用第二抗蚀剂图案485作为蚀刻掩模而被蚀刻。曝光区域 包括暴露倾斜图案455a及第一嵌埋图案470a的中间部分的孔491a、暴露边界区上的重叠 区域的第一开口部(图14的500)以及暴露相反图案455b及455c的第二开口部(图14 的505及510)。当使用第二抗蚀剂图案485作为蚀刻掩模进行蚀刻工艺时，单元区图案化 成孔491a的形状，且设置在第三硬掩模膜475下方的倾斜图案455a及第一嵌埋图案470a 的中间部分蚀刻成孔形。此外，在暴露边界区上的重叠区域的第一开口部500上，且在暴露 相反图案455b及455c的第二开口 505及510上进行蚀刻工艺。
由此方式，单元区中的倾斜图案45 及第一嵌埋图案470a在中间被切割，且分割 以形成单元图案515 (形成在斜方向上的行)，且相反图案45 及455c及间隔物被移除以 形成包括第二嵌埋图案470b及470c的外围图案525。该间隔物选择性地被移除。参阅图17，第三硬掩模图案530通过使用单元图案515及外围图案525作为蚀刻 掩模来蚀刻第三硬掩模膜475的曝光区域而形成。由于附着到相反图案455c的侧壁的间 隔物在用于形成单元图案(图16的51 及外围图案525的蚀刻工艺中被移除，第三硬掩 模图案530在11-11’方向上的开口部532形成为具有宽于第二开口部(图15B的505)的 间隙b4的间隙沾。在III-III’方向上的第三硬掩模图案530的开口部534形成为具有实 质上等于第三宽度(图15C的cl)的宽度。参阅图18，装置隔离槽540、543、545及550通过使用第三硬掩模图案530作为蚀 刻掩模来依序蚀刻焊垫氮化物膜410、焊垫氧化物膜405及晶片400的硅而形成于晶片400 中。具体而言，包括焊垫氮化物图案530a、530b及530c及焊垫氧化物图案53如、53釙及 535c的掩模图案通过使用第三硬掩模图案530作为蚀刻掩模来蚀刻焊垫氮化物膜410及焊 垫氧化物膜405而形成。装置隔离槽540、543、545及550通过使用掩模图案作为蚀刻掩模 来蚀刻晶片400的硅而形成。用以形成装置隔离槽的蚀刻工艺实质上均勻地影响晶片的整 个表面。然而，当单元区与外围区之间的图案密度差异增加时，具有高图案密度的区域与具 有低图案密度的区域会有不同的偏差值及轮廓。不同的偏差值及轮廓导致有源区的临界尺 寸一致性的降低。在本发明的实施例中，图案形成在单元区与外围区两者中。因此晶片的 每一区域中的图案密度差异会减低。因此，减小临界尺寸一致性的降低是可能的，该临界尺 寸一致性的降低是由于蚀刻工艺中发生的载荷效应(loading effect)所导致。参阅图19A，图19A为平面图，示出第18图的单元区1_1 ’，在单元区及为邻近外围 区的最外区域D的单元块边缘区中实质上没有桥接发生，而与其中易于发生桥接(图1的 115)的现有技术相反。参阅图19B和19C，图19B和19C为平面图，分别示出图18的外围区的第一区域B 及第二区域C，外围图案(图16的52 形成于外围区，使得使用分隔曝光掩模确保了足够 的工艺容限。因此，单元区的图案密度的影响被降低。此外，其中工艺容限被确保的外围图 案形成于外围区中，同时图案在分隔曝光掩模工艺中形成于单元区中。因此，每一区域上的 图案密度差异可以降低。因此，可以改善临界尺寸一致性、最小化桥接以及限制凹陷变形效 应，而这些都是因为图案密度差异所引起的。通过间隔物图案化工艺而进行的沉积工艺、平坦化工艺及蚀刻工艺实质上均勻地 影响晶片的整个表面。然而，当单元区与外围区之间的图案密度差异增加时，具有高图案密 度的区域与具有低图案密度的区域具有不同的偏差值及轮廓。不同的偏差值及轮廓导致有 源区的临界尺寸一致性的降低。在本发明的实施例中，图案形成在外围区中，同时该图案在 形成分隔的工艺中形成于单元区。因此，晶片的每一区域中的图案密度差异被降低。因此， 减小由于载荷效应或凹陷效应所导致的临界尺寸一致性降低是可能的，而凹陷效应是由于 在后续的图案化工艺、沉积工艺、平坦化工艺及蚀刻工艺中的图案密度差异所导致。具体而言，参阅图20，图20示出在单元边缘区与单元中心区之间的临界尺寸的比 较，在当图案在分隔曝光掩模工艺中形成于单元区时，没有图案形成于外围区的情况下，可 以看出来，当参照单元中心区设定分隔临界尺寸1^2时，单元边缘区的分隔临界尺寸bl小于单元中心区的分隔临界尺寸132。另外，当单元边缘区的分隔临界尺寸bl变小时，可以看出 来，嵌埋分隔之间的间隙的嵌埋图案的临界尺寸朝单元边缘区al增加，而非朝单元中心区 a2增加。因此，装置隔离槽的临界尺寸朝着单元边缘区变得更小，而发生例如桥接的缺陷。相反地，根据本发明的实施例，单元边缘区的分隔临界尺寸dl与单元中心区的分 隔临界尺寸d2之间几乎没有差别。因此，可以看出来，单元中心区的嵌埋图案临界尺寸c2 与单元边缘区的嵌埋图案临界尺寸cl之间几乎没有差别。因此，由于CD —致性在晶片的 每一区域均勻地被保持，所以可以实现具有期望轮廓的装置隔离槽。另外，根据芯片内的每个区域的开口率的临界尺寸一致性降低实质上可以通过减 少单元区与外围区之间的图案密度差异而避免。例如，可以实质上防止由闪光噪声(由曝 光工艺中的光漫游(wandering)所引起)及化学噪声(由抗蚀剂残留物所引起)所导致的 临界尺寸一致性的降低。另外，单元图案延伸以与边界区上的外围区相重叠，且外围图案形 成在外围区上。因此，由于单元块边缘区与单元中心区的工艺以相似方式进行，所以实质上 可以避免由工艺差异所引起的临界尺寸一致性的降低。根据本发明的诸实施例，由于在单元块边缘区中在OPC工艺期间被影响的区域以 及被OPE所影响的区域使用切割曝光掩模被去除，所以OPC及掩模临界尺寸带来的影响可 以被降低。在分隔曝光掩模工艺中，单元区的图案延伸在外围区的方向上，且图案形成在核 心区及外围区中。因此，图案密度差异在影响有源区的临界尺寸一致性的因素中被减低。因 此，临界尺寸一致性可以被改善。另外，由于图案在分隔曝光掩模工艺期间形成在核心区及 外围区两者中，所以由杂散光闪光及化学闪光所导致的影响可以被减低，由此改进临界尺 寸一致性。另外，在分隔曝光掩模工艺中，相对于核心区及外围区的最小间隔区域可以改善 工艺容限。为了示例的目的，以上已经揭示本发明的实施例。但本领域的技术人员应该了解 的是，在不脱离本发明如所附权利要求所披露的精神及范畴内，可以进行许多修改、添加及替换。本申请要求于2009年12月四日提交到韩国专利局的韩国申请第 10-2009-0133241号的优先权，在此通过参照而将其整个内容并入。
权利要求
1.一种制造半导体装置的方法，包括获得单元图案及外围区的外围图案的目标布局，所述单元图案在单元区中形成行； 形成倾斜图案以及形成所述外围图案的相反图案，所述倾斜图案交替地重叠所述单元 图案的所述行；将间隔物附着到所述倾斜图案及所述相反图案的侧壁；通过填充所述间隔物之间的间隙，在所述倾斜图案之间形成第一嵌埋图案以及在所述 相反图案周围形成第二嵌埋图案；以及通过切割及分开所述倾斜图案和所述第一嵌埋图案的中间部分而形成所述单元图案， 以及通过移除所述相反图案，设定具有所述第二嵌埋图案的所述外围图案。
2.如权利要求1所述的方法，其中所述单元图案沿着6F2或4F2单元布局而布置。
3.如权利要求1所述的方法，其中所述单元图案布置在倾斜方向上。
4.如权利要求1所述的方法，其中形成所述相反图案包括 获得所述外围图案的目标布局的相反布局；以及减小所述相反布局的尺寸。
5.如权利要求4所述的方法，其中所述相反布局的尺寸被减小间隔物的宽度或被减小 多于所述间隔物的宽度。
6.如权利要求1所述的方法，其中所述倾斜图案、所述相反图案、所述第一嵌埋图案及 所述第二嵌埋图案由实质上相同的材料形成。
7.—种制造半导体装置的方法，包括；在定义有单元区及外围区的晶片上方形成硬掩模膜及分隔层； 图案化所述分隔层以形成倾斜图案，以及图案化将设置于所述外围区中的外围图案的 相反图案，所述倾斜图案与将设置于所述单元区中的单元图案的行交替重叠； 将间隔物附着到所述倾斜图案及所述相反图案的侧壁；通过填充所述间隔物之间的间隙，在所述倾斜图案之间形成第一嵌埋图案以及在所述 相反图案周围形成第二嵌埋图案；通过切割及分开所述倾斜图案及所述第一嵌埋图案的中间部分而形成所述单元图案， 并且通过移除所述相反图案而设定具有所述第二嵌埋图案的所述外围图案； 选择性地移除所述间隔物；以及通过使用所述单元图案及所述外围图案作为蚀刻掩模，选择性地蚀刻所述硬掩模膜的 曝光区域而形成硬掩模图案。
8.如权利要求7所述的方法，其中所述单元图案沿着6F2或4F2单元布局布置。
9.如权利要求7所述的方法，其中所述单元图案在倾斜方向上布置。
10.如权利要求7所述的方法，其中所述相反图案的间隙形成在由所述外围图案的间 隔而隔开的位置处。
11.如权利要求7所述的方法，其中形成所述第一嵌埋图案及所述第二嵌埋图案包括 在附着所述间隔物的工艺之后，用嵌埋层嵌埋所述倾斜图案、所述相反图案及所述间隔物；以及在所述嵌埋层上进行平坦化工艺，以暴露所述倾斜图案、所述相反图案及所述间隔物 的顶面。
12.如权利要求11所述的方法，其中所述平坦化工艺通过化学机械抛光工艺或回蚀刻工艺进行。
13.如权利要求7所述的方法，在形成所述硬掩模图案之后还包括通过使用所述硬掩模图案作为蚀刻掩模，蚀刻所述单元区及所述外围区的晶片，在所 述单元区中形成具有第一宽度的装置隔离槽；及在所述外围区中形成具有第二宽度的另一装置隔离槽，使得所述第二宽度宽于所述第一宽度。
14.如权利要求7所述的方法，其中形成所述倾斜图案及所述外围图案包括 在形成所述分隔层之后，在所述分隔层上方形成抗蚀剂膜；获得单元图案及将设置于所述外围区中的外围图案的目标布局，所述单元图案在单元 区中形成行；获得所述单元图案及所述外围图案的目标布局的相反布局；减小所述相反布局的尺寸；转移所述相反布局至所述抗蚀剂膜；及通过使用转移有所述相反布局的抗蚀剂膜，图案化所述分隔层。
15.如权利要求14所述的方法，其中所述相反布局的尺寸被减小约所述间隔物的宽度 或被减小约多于所述间隔物的宽度。
16.如权利要求7所述的方法，其中在形成所述相反图案的工艺及移除所述相反图案 的工艺中，所述外围区的蚀刻负载效应被降低。
17.如权利要求7所述的方法，其中所述硬掩模层包括选自由等离子体增强型原硅酸 四乙酯膜、非晶碳膜、氮化物膜及氧化物膜组成的组的单一膜或堆叠膜。
18.如权利要求7所述的方法，其中所述分隔层、所述第一嵌埋图案及所述第二嵌埋图 案由实质上相同的材料形成。
19.如权利要求7所述的方法，其中设定所述单元图案及所述外围图案包括在形成所述第一嵌埋图案及所述第二嵌埋图案的工艺之后，在所述第一嵌埋图案及所 述第二嵌埋图案上方形成抗蚀剂膜；在所述抗蚀剂膜上方设置切割掩模，所述切割掩模包括暴露所述倾斜图案及所述第一 嵌埋图案的中间部分的孔以及暴露所述相反图案的开口部；通过转移所述切割掩模的孔及开口部至所述抗蚀剂膜，形成抗蚀剂图案；及 选择性地蚀刻并移除所述抗蚀剂图案的曝光区域。
20.如权利要求19所述的方法，其中所述抗蚀剂图案的所述开口部暴露所述相反图案 的整个区域，且暴露所述间隔物的约一半。
21.一种制造半导体装置的方法，包括；获得单元图案及外围区的外围图案的目标布局，所述单元图案在单元区中形成行； 形成倾斜图案以及形成所述外围图案的相反图案，所述倾斜图案交替重叠所述单元图 案的行且延伸在所述单元区与所述外围区之间的边界区上； 将间隔物附着到所述倾斜图案及所述相反图案的侧壁；通过填充所述间隔物之间的间隙，在所述倾斜图案之间形成第一嵌埋图案且在所述相 反图案的周围形成第二嵌埋图案；及通过切割及分开所述倾斜图案及所述第一嵌埋图案的中间部分而形成单元图案，以及 通过移除所述相反图案而设定具有所述第二嵌埋图案的所述外围图案。
22.如权利要求21所述的方法，其中所述单元图案沿着6F2或4F2单元布局而布置。
23.如权利要求21所述的方法，其中所述单元图案在倾斜方向上布置。
24.如权利要求21所述的方法，其中所述倾斜图案、所述相反图案、所述第一嵌埋图案 及所述第二嵌埋图案由实质上相同的材料形成。
25.如权利要求21所述的方法，其中形成所述相反图案包括 获得所述外围图案的目标布局的相反布局；及减小所述相反布局的尺寸。
26.如权利要求25所述的方法，其中所述相反布局的尺寸被减小所述间隔物的宽度或 被减小多于所述间隔物的宽度。
27.如权利要求21所述的方法，其中设定所述单元图案及所述外围图案包括在形成所述第一嵌埋图案及所述第二嵌埋图案的工艺之后，在所述第一嵌埋图案及所 述第二嵌埋图案上方形成抗蚀剂膜；在所述抗蚀剂膜上方设置切割掩模，所述切割掩模包括暴露所述倾斜图案及所述第一 嵌埋图案的中间部分的孔、暴露所述边界区上的重叠区域的第一开口部以及暴露整个所述 相反图案的第二开口部；通过转移所述切割掩模的所述孔、所述第一开口部及所述第二开口部至所述抗蚀剂 膜，形成抗蚀剂图案；及选择性地蚀刻并移除所述抗蚀剂图案的曝光区域。
28.—种制造半导体装置的方法，包括；在定义有单元区及外围区的晶片上形成硬掩模膜及分隔层；在所述分隔层上方形成倾斜图案以及将设置在所述外围区中的外围图案的相反图案， 所述倾斜图案与将设置在所述单元区中的单元图案的行交替重叠； 将间隔物附着到所述倾斜图案及所述相反图案的侧壁；通过填充所述间隔物之间的间隙，在所述倾斜图案之间形成第一嵌埋图案以及在所述 相反图案周围形成第二嵌埋图案；通过切割及分开所述倾斜图案及所述第一嵌埋图案的中间部分而形成单元图案，以及 通过移除所述倾斜图案与所述相反图案的边界区上的重叠区域，设定具有所述第二嵌埋图 案的所述外围图案；选择性地移除所述间隔物；及通过使用所述单元图案及所述外围图案作为蚀刻掩模，选择性地蚀刻所述硬掩模膜的 曝光区域，形成硬掩模图案。
29.如权利要求28所述的方法，其中所述单元图案沿着6F2或4F2单元布局而布置。
30.如权利要求28所述的方法，其中所述单元图案在倾斜方向上布置。
31.如权利要求28所述的方法，其中形成所述第一嵌埋图案及所述第二嵌埋图案包括在附着所述间隔物的工艺之后，用嵌埋层嵌埋所述倾斜图案、所述相反图案及所述间 隔物；及在所述嵌埋层上进行平坦化工艺，以暴露所述倾斜图案、所述相反图案及所述间隔物 的顶面。
32.如权利要求31所述的方法，其中所述平坦化工艺通过化学机械抛光工艺或回蚀刻 工艺进行。
33.如权利要求28所述的方法，其中在形成所述硬掩模图案之后还包括通过使用所述硬掩模图案作为蚀刻掩模，蚀刻所述单元区及所述外围区的晶片，在所 述单元区中形成具有第一宽度的装置隔离槽；及在所述外围区中形成具有第二宽度的另一装置隔离槽，其中所述第二宽度宽于所述第一宽度。
34.如权利要求28所述的方法，其中形成所述倾斜图案及所述外围图案包括 在形成所述分隔层之后，在所述分隔层上方形成抗蚀剂膜；获得单元图案及外围图案的目标布局，所述单元图案在所述单元区中形成行，所述外 围图案将被设置在所述外围区中；获得所述单元图案及所述外围图案的目标布局的相反布局；减小所述相反布局的尺寸；转移所述相反布局至所述抗蚀剂膜；及通过使用转移有所述相反布局的抗蚀剂膜，图案化所述分隔层。
35.如权利要求34所述的方法，其中所述相反布局的尺寸被减小所述间隔物的宽度或 被减小多于所述间隔物的宽度。
36.如权利要求28所述的方法，其中设定所述单元图案及所述外围图案包括在形成所述第一嵌埋图案及所述第二嵌埋图案的工艺之后，在所述第一嵌埋图案及所 述第二嵌埋图案上方形成抗蚀剂膜；在所述抗蚀剂膜上方设置切割掩模，所述切割掩模包括暴露所述倾斜图案及所述第一 嵌埋图案的中间部分的孔、暴露所述边界区上的重叠区域的第一开口部以及暴露所述相反 图案的第二开口部；通过转移所述切割掩模的孔、第一开口部及第二开口部至所述抗蚀剂膜，形成抗蚀剂 图案；及选择性地蚀刻并移除所述抗蚀剂图案的曝光区域。
37.如权利要求36所述的方法，其中所述抗蚀剂图案的第一及第二开口部暴露所述相 反图案的整个区域，且暴露所述间隔物的一半区域。
全文摘要
本发明提供一种制造半导体装置的方法，其使用光学临近效应校正以形成高度集成且不易发生桥接缺陷(bridge defect)的单元图案。该方法包括获得单元图案及外围区的外围图案的目标布局，该单元图案在单元区中成行；形成倾斜图案，其交替地重叠单元图案的行，以及形成外围图案的相反图案；附着间隔物至倾斜图案及相反图案的侧壁；通过充填间隔物之间的间隙，在倾斜图案之间形成第一嵌埋图案，并且在相反图案周围形成第二嵌埋图案；以及通过切割及分割倾斜图案及第一嵌埋图案的中间部分而形成单元图案，并且通过移除相反图案，设定具有第二嵌埋图案的外围图案。
文档编号H01L21/308GK102110600SQ201010288339
公开日2011年6月29日 申请日期2010年9月19日 优先权日2009年12月29日
发明者姜春守 申请人:海力士半导体有限公司