专利名称：半导体器件及其制造方法
技术领域：
本发明涉及半导体器件及其制造方法。
背景技术：
近年来，随着电子设备的小型化，安装在电子设备上的半导体封装和半导体元件 等半导体部件也逐渐小型化。该半导体部件经由焊锡凸起等连接端子安装在电子设备内的 电路基体材料上，但为了提高该电子设备的成品率，希望提高上述的电路基体材料与半导 体部件的对位精度。专利文献1 JP特开平7-183333号公报；专利文献2 JP特开2007-27305号公报。
发明内容
本发明的目的在于，在半导体器件及其制造方法中，使半导体部件与电路基板易 于对位。根据下面公开的一个观点，提供一种半导体器件，具有第一电路基体材料，在其 表面上形成有多个第一电极；第二电路基体材料，其设置在所述第一电路基体材料的上方， 在所述多个第一电极中的每个第一电极的上方形成有第一贯通孔和第二贯通孔；半导体部 件，其设置在所述第二电路基体材料的上方，在所述半导体部件的表面上形成有多个第二 电极；多个第一凸起，其设置在所述第一贯通孔内和所述第二贯通孔内，用于连接所述第一 电极和所述第二电极。另外，根据公开的另外的观点，提供一种半导体器件的制造方法，具有将形成有 第一贯通孔和第二贯通孔的第二电路基体材料配置在表面形成有多个第一电极的第一电 路基体材料的上方的工序；使形成在半导体部件的多个第二电极中的每个第二电极上的多 个第一凸起穿过所述第一贯通孔和所述第二贯通孔，并使所述多个第一凸起与所述第一电 路基体材料的多个所述第一电极抵接的工序；对所述第一凸起进行加热使其熔化，并使所 述第一凸起与所述第一电极接合的工序。而且，根据公开的另外的观点，提供一种半导体器件的制造方法，具有使第二电 路基体材料的多个贯通孔中的每个贯通孔与第一电路基体材料所具有的多个第一凸起中 的每个第一凸起嵌合的工序；使半导体部件所具有的多个第二凸起中的每个第二凸起与所 述电路基体材料的所述多个贯通孔中的每个贯通孔嵌合的工序；对各个所述第一凸起和所 述第二凸起进行加热使其熔化，通过各个该第一凸起和该第二凸起将所述第一电路基体材 料和所述半导体部件电性且机械地连接起来的工序。根据下面的公开，因为使半导体部件的凸起穿过第二电路基体材料的第一贯通孔 和所述第二贯通孔，所以能够利用这些贯通孔限制熔化了的凸起的运动，从而能够防止在 第一电路基体材料的电极与凸起之间产生错位。
图1A、图IB是利用了中间件(interposer)的半导体器件的制造过程中的剖视图。图2A是第一实施方式的半导体器件的制造过程中的剖视图(其1)。图2B是第一实施方式的半导体器件的制造过程中的剖视图(其2)。图2C是第一实施方式的半导体器件的制造过程中的剖视图(其3)。图2D是第一实施方式的半导体器件的制造过程中的剖视图(其4)。图2E是第一实施方式的半导体器件的制造过程中的剖视图(其5)。图2F是第一实施方式的半导体器件的制造过程中的剖视图(其6)。图3是在第一实施方式中使用的第二电路基体材料的俯视放大图。图4A是第二实施方式的半导体器件的制造过程中的剖视图(其1)。图4B是第二实施方式的半导体器件的制造过程中的剖视图(其2)。图4C是第二实施方式的半导体器件的制造过程中的剖视图(其3)。图4D是第二实施方式的半导体器件的制造过程中的剖视图(其4)。图5A是第三实施方式的半导体器件的制造过程中的剖视图(其1)。图5B是第三实施方式的半导体器件的制造过程中的剖视图(其2)。图5C是第三实施方式的半导体器件的制造过程中的剖视图(其3)。图6A是第四实施方式的半导体器件的制造过程中的剖视图(其1)。图6B是第四实施方式的半导体器件的制造过程中的剖视图(其2)。图6C是第四实施方式的半导体器件的制造过程中的剖视图(其3)。图7是第五实施方式的半导体器件的剖视图。
具体实施例方式作为将半导体封装等半导体部件安装在电路基体材料上的方式，具有在半导体部 件和电路基板之间设置用于转接配线的中间件的方式。在说明各实施方式之前，对利用了这样的中间件的半导体器件的制造方法进行说明。图1A、图IB是该半导体器件的制造过程中的剖视图。首先，如图IA所示，准备在一侧的主面上设置有第一电极3的电路基体材料1，使 该电路基体材料1与中间件4对位。中间件4是在聚酰亚胺等挠性基体材料上形成第二电极6而构成的，在该第二电 极6上接合有第一焊锡凸起5。然后，在第一焊锡凸起5与第一电极3抵接的状态下，通过使该第一焊锡凸起5回 流(reflow)，通过第一焊锡凸起5使电路基体材料1和中间件4机械且电性地连接。接着，如图IB所示，在中间件4之上装载半导体封装10。该半导体封装10具有封装基体材料15，在该封装基体材料15的两个主面中的与 中间件4相向的主面上设置有第二焊锡凸起8。另一方面，在封装基体材料15的另一个主面上形成有第三电极14，半导体元件13 经由第三焊锡凸起12与该第三电极14连接。此外，在半导体元件13和封装基体材料15之间的间隙中填充有用于提高半导体元件13与封装基体材料15的连接可靠性的底部填充树脂(imderfillresin) 19。然后，在第二焊锡凸起8和第二电极6已对位的状态下，通过使该第二焊锡凸起8 回流，将第二焊锡凸起8与第二电极6接合。通过以上工序，完成了该半导体器件的基本结构。在这样的半导体器件的制造方法中，在图IB中的回流时，需要使半导体封装10和 中间件4对位，以使第二电极6和第二焊锡凸起8接合。但是，电路基体材料1、中间件4和半导体封装10因材料不同各自的热膨胀量不 同，因而在图IB的工序中使各焊锡凸起8回流时，电路基体材料1、中间件4和半导体封装 10会伸长相互不同的量。因此，在回流时第二电极6和第二焊锡凸起8会产生错位，难以高精度地对位。尤其是，中间件4主要是由热膨胀率大的聚酰亚胺形成的，因而更增加了对位的难度。并且，在该安装结构中，半导体封装10与电路基体材料1隔开各个第一焊锡凸起5 和第二焊锡凸起8的高度与中间件4的厚度相加的间隔D。因此，配线从半导体封装10向 电路基体材料1进行牵引的牵引距离变长，会因RC延迟妨碍半导体封装10的高速动作。这样，如果在电路基体材料1与半导体封装10之间仅设置中间件4，则会产生对位 困难和信号处理速度降低的问题。鉴于这样的问题，本申请的发明人们想到了下面说明的各实施方式。(第一实施方式)图2A 图2F是本实施方式的半导体器件的制造过程中的剖视图。在制造该半导体器件时，首先，如图2A所示，准备作为安装基板等的第一电路基 体材料20。第一电路基体材料20由玻璃环氧树脂等形成，在其表面上形成有对铜箔或镀铜 膜刻印图形而形成的多个第一电极22。此外，可以使用层叠多个配线和绝缘层而形成的多层电路基板作为第一电路基体 材料20。而且，第一电路基体材料20的刚性也未被特别限定，能够采用具有挠性的电路基 体材料或刚性的电路基体材料中的任一种作为第一电路基体材料20。另外，如图2B所示，与这样的第一电路基体材料20 —起准备具有多个第一贯通孔 30a和多个第二贯通孔30b的第二电路基体材料30。此外，可以在该第二电路基体材料30 的端部设置用于引出信号的连接器60。如虚线圆内所示，该第二电路基体材料30具有将各层31 40层叠形成的层叠结 构。该层叠结构从下依次为第一覆盖膜(cover lay) 31、第一绝缘层32、第一接地配线33、 第一粘接层34、第二绝缘层35、信号配线36、第二粘接层37、第三绝缘层38、第二接地配线
39、第二覆盖膜40。其中，作为第一 第三绝缘层32、35、38使用仅由树脂形成的挠性树脂薄膜，在本 实施方式中使用作为聚酰亚胺薄膜中的一种即宇部兴产株式会社制的UPILEX(产品名称， 日语原文—一C > ^々^ )。另外，这些绝缘层32、35、38的厚度未被特别限定，在本实施 方式中各绝缘层的厚度约为15 μ m。通过上述那样使用具有挠性的各绝缘层32、35、38，第二电路基体材料30本身呈现出挠性。另一方面，作为第一和第二粘接层34、37使用具有绝缘性的厚度约为15 μ m的京 瓷化学公司制的TFA-860FB。而且，作为第一和第二接地配线33、39和信号配线36使用厚度约为9 μ m的电解 镀铜膜。信号配线36形成在第二绝缘层35的上表面上，第三绝缘层38形成为覆盖该信号 配线36和第二绝缘层35。在本实施方式中，在将上述的各层31 40粘合形成厚度约为0. Imm的层叠体后， 通过钻孔加工在该层叠体上形成直径约为0. 7mm的第一贯通孔30a和第二贯通孔30b，从而 制作第二电路基体材料30。在这样形成的各贯通孔30a、30b中的第二贯通孔30b中，在其内表面30y露出信 号配线36。另一方面，在第一贯通孔30a中，通过绝缘性的第二粘接层37将信号配线36与该 贯通孔30a的内表面30x隔离开。图3是该第二电路基体材料30的俯视放大图。如图3所示，在第二电路基体材料30中的除各贯通孔30a、30b以外的区域的整个 面上形成有第一接地配线33和第二接地配线39。另一方面，信号配线36呈线状的平面形状，两根信号配线36形成一对发挥差动配 线的功能。在差动配线中，向两根信号配线36供给相位相互相反的信号，从而有利于提高 抗噪声性和使器件的高速化。进一步，上述的接地配线33、39和信号配线36形成为带配线结构，从而适用于高 频率信号的传送。另外，与上述的第二电路基体材料30 —起准备图2C所示的半导体封装50。该半导体封装50是所谓的球阵列(Ball Grid Array)型的封装，具有封装基体材 料53和半导体元件58。在封装基体材料53的两主面中的未安装半导体元件58侧的主面上设置有多个栅 格状的第二电极52。第二电极52是对镀铜膜等刻印图案而形成的，在其表面上接合有第一焊锡凸起 51。另一方面，在封装基体材料53的安装有半导体元件58侧的主面上形成有对镀铜 膜刻印图案而形成的第三电极56，在该第三电极56上接合有突起电极57。突起电极57例如为焊锡突起，还与半导体元件58的未图示的电极接合。并且，在封装基体材料53与半导体元件58之间的间隙中填充有底部填充树脂59， 以提高它们之间的连接可靠性。接着，如图2D所示，从下面依次配置第一电路基体材料20、第二电路基体材料30 和半导体封装50。然后，以使各贯通孔30a、30b位于第一电极22上方的方式使第一电路基 体材料20与第二电路基体材料30对位。同样地，对第二电路基体材料30和半导体封装50进行对位，使得第一焊锡凸起51 位于各贯通孔30a、30b的上方。接着，如图2E所示，使半导体封装50所具有的多个第一焊锡凸起51穿过第一贯通孔30a和第二贯通孔30b，使各焊锡凸起51与形成在第一电路基体材料20的表面上的多 个第一电极22抵接。此时，因为在相邻的第一焊锡凸起51彼此间的间隔和焊锡凸起51的直径上存在 偏差，所以优选各贯通孔30a、30b的直径大于第一焊锡凸起51的直径，以能够克服该偏差。例如，在第一焊锡凸起51的直径约为0. 6 μ m时，优选将各贯通孔30a、30b的直径 形成为大于0. 6 μ m的约0. 7 μ m。接着，如图2F所示，将该焊锡凸起51回流加热至高于第一焊锡凸起51熔点的温 度，由此使焊锡凸起51熔化而与第一电极22接合。此时，各电路基体材料20、30和半导体封装50因材料不同而热膨胀相互不同的量。但是，在本实施方式中，因为第二电路基体材料30的各贯通孔30a、30b发挥保持 第一焊锡凸起51的功能，所以能够抑制因上述的热膨胀量不同而引起各电路基体材料20、 30和半导体封装50的错位。然后，通过使第一焊锡凸起51冷却固化，上述的第一电路基体材料20、第二电路 基体材料30和半导体封装50通过第一焊锡凸起51机械且电性地相互连接起来。如上所述，在各贯通孔30a、30b中的第一贯通孔30a中，在该贯通孔30a的内表面 未露出各配线33、36、39。因此，第一贯通孔30a内的第一焊锡凸起51未与第二电路基体材 料30的各配线33、36、39连接。另一方面，在第二贯通孔30b中，因为在其内表面露出信号配线36，所以第一焊锡 凸起51与该信号配线36电连接，半导体封装50的规定的信号传输至第二电路基体材料 20。然后，该信号经由与第二电路基体材料20连接的连接器60输入至其他的电子部 件等和从其他的电子部件等输出。这样，在该半导体器件中，将半导体封装50的规定的信 号和除此之外的信号分离，这些信号能够分开地分别供给至第一电路基体材料20和第二 电路基体材料30。通过上述工序，完成了本实施方式的半导体器件的基本结构。根据上述的本实施方式，如图2F所示，在第二电路基体材料30上设置有贯通孔 30a、30b，以使第一焊锡凸起51穿过上述的贯通孔30a、30b。若这样，在使第一焊锡凸起51回流时，第二电路基体材料30的各贯通孔30a、30b 保持熔化了的第一焊锡凸起51，发挥限制第一焊锡凸起51运动的功能。因此，即使在因材 料不同而引起回流时各电路基体材料20、30和半导体封装50各自的热膨胀量不同的情况 下，也能够防止第一焊锡凸起51和各电极22、52之间产生错位。并且，在本实施方式中，不是如图IB所示设置两层焊锡凸起5、8，而仅利用一层第 一焊锡凸起51将半导体封装50安装在第一电路基体材料20上。因此，安装时进行的回流次数变为仅对焊锡凸起51进行一次回流，与如图1A、图 IB所示进行两次回流的情况相比，能够进一步降低回流时第一焊锡凸起51与各电极22、52 产生错位的危险性。而且，与图IB的例子相比，通过这样仅设置一层第一焊锡凸起51，能够减小第一 电路基体材料20与半导体封装50间的间隔L。由此，能够缩短配线从半导体封装50牵引到第一电路基体材料20的牵引距离，能够抑制RC延迟，从而能够提供能够进行高速动作的 半导体器件。 另外，半导体封装50的规定的信号从第二贯通孔30b传输至第二电路基体材料30 的信号配线36。如上所述，因为两根该信号配线36形成一对而发挥差动配线的功能，所以 能够将上述的信号的噪声等级维持在低的状态，同时能够实现器件的高速化。尤其是，信号配线36被仅由如聚酰亚胺那样的介电常数相等的树脂形成的第二 绝缘层35和第三绝缘层38夹持，因而沿着信号路径的周围的介电常数变动小。相对于此，在使用将热固化性树脂含浸在玻璃纤维布中而形成的复合材料的电路 基体材料中，因为玻璃纤维布的介电常数大于热固性树脂的介电常数，所以在玻璃纤维布 的织眼附近，信号配线周围的介电常数产生变动。由此，在这种情况下，在差动信号配线的 两个信号配线之间，信号的传播时间产生延迟，当该延迟超过允许范围时，在半导体封装50 中不能处理该信号。在本实施方式中，各绝缘层35、38和粘接层34、37仅由树脂形成，未使用玻璃纤维 布，因而信号的传播时间不会因玻璃纤维布的织眼产生延迟，从而在半导体封装50中能够 高速地处理信号。(第二实施方式)下面，说明第二实施方式。在本实施方式中，对与第一实施方式相比有利于半导体器件的微细化的技术进行 说明。图4A 图4D是本实施方式的半导体器件的制造过程中的剖视图。此外，在这些 图中，在与第一实施方式说明的要素相同的要素上标注与第一实施方式相同的附图标记， 下面省略说明。在制造该半导体器件时，首先，如图4A所示，准备第一实施方式说明的第二电路 基体材料30。但是，在本实施方式中，在该第二电路基体材料30的两个主面中的与后述的第一 电路基体材料相向的主面上预先形成多个凹部30c。该凹部30c的形成方法未被特别限定。例如，能够通过二氧化碳激光器的照射使 第二电路基体材料30的规定部分蒸腾形成凹部30c。或者，可以将未图示的抗蚀图形用作 掩模，通过湿法蚀刻除去第二电路基体材料30的规定部分形成凹部30c。无论是那种情况， 信号配线36都发挥对激光和湿法蚀刻进行阻挡的功能，凹部30c不会形成为比信号配线36 更深。接着，如图4B所示，在凹部30c设置第二焊锡凸起61，使该第二焊锡凸起61与在 凹部30c的底面露出的信号配线36接合。该第二焊锡凸起61的直径未被特别限定，但优选小于第一实施方式说明的第一 焊锡凸起51 (参照图2C)的直径，例如为0. 2mm 0. 4mm左右。另外，第二焊锡凸起61的材料也未被特别限定，能够使用与第一焊锡凸起51相同 的材料。接着，如图4C所示，使半导体封装50所具有的多个第一焊锡凸起51穿过第一贯 通孔30a和第二贯通孔30b，使该第一焊锡凸起51与第一电极22抵接。
另外，在本实施方式中，在第一电路基板20的表面形成有多个第三电极23，在本 工序中使第二焊锡凸起61与这些第三电极23抵接。然后，如图4D所示，通过将该焊锡凸起51、61回流加热至高于各焊锡凸起51、61 的熔点的温度，使各焊锡凸起51、61熔化而使其与各电极22、23接合。通过以上工序，完成了本实施方式的半导体器件的基本结构。根据本实施方式，除了第一焊锡凸起51之外，在第二电路基体材料30的凹部30c 还设置有第二焊锡凸起61，因而与第一实施方式相比，各焊锡凸起51、61的配置密度高。因此，能够缩小第一电路基体材料20的相邻的两个第三电极23彼此间的间隔P， 从而能够使半导体器件微细化。而且，通过使该第二焊锡凸起61的直径小于第一焊锡凸起51的直径，能够进一步 减小第三电极23彼此间的间隔P，从而能够使半导体器件更加微细化。并且，通过设置第二焊锡凸起61，信号配线36与第三电极23的间隔T减小，因而 能够比第一实施方式更高效地抑制RC延迟，从而使半导体器件更加高速化。(第三实施方式)在上述的第二实施方式中，如图4D所示，在第二电路基体材料30的两个主面中的 与第一电路基体材料20相向的一侧设置第二焊锡凸起61，从而缩小第一电路基体材料20 的第三电极23彼此间的间隔P。相对于此，在本实施方式中，与第二实施方式相比，上下颠倒地使用第二电路基体 材料30，来缩小半导体封装50的电极彼此间的间隔。图5A 图5C是本实施方式的半导体器件的制造过程中的剖视图。此外，在这些 图中，在与第二实施方式说明的要素相同的要素上标注与第二实施方式相同的附图标记， 下面省略说明。首先，如图5A所示，准备第二电路基体材料30使上侧形成第二焊锡凸起61。如第二实施方式说明的那样，各个第二焊锡凸起61接合在露出于凹部30c的底面 的信号配线36上。另外，各个第二焊锡凸起61的直径小于第一实施方式说明的第一焊锡 凸起51的直径(参照图2C)，为0. 2mm 0. 4mm左右的值。接着，如图5B所示，使半导体封装50所具有的多个第一焊锡凸起51穿过第一贯 通孔30a和第二贯通孔30b，使该第一焊锡凸起51与第一电路基体材料20的第一电极22 抵接。在此，在本实施方式的半导体封装50的表面上除了第二电极52以外，还设置有多 个第四电极讨。在本工序中，使上述的第二焊锡凸起61与这些第四电极M抵接。然后，如图5C所示，通过将该焊锡凸起51、61回流加热至高于各焊锡凸起51、61 熔点的温度，使各焊锡凸起51、61熔化而使其与第一电极22和第四电极M接合。根据上述工序，完成了本实施方式的半导体器件的基本结构。根据本实施方式，与第二实施方式相同，除了第一焊锡凸起51之外，还设置有第 二焊锡凸起61，因而与第一实施方式相比，各焊锡凸起51、61的配置密度高。并且，因为通过这样高密度配置的第二焊锡凸起61连接半导体封装50和第二电 路基体材料30，所以与第二焊锡凸起61配合，使半导体封装50的第四电极M的配置密度高密度化。由此，能够缩小半导体封装50的相邻的两个第四电极M彼此间的间隔S,能够使 半导体器件微细化。(第四实施方式)在第一实施方式中，如图2D所示，在向第一电路基体材料20上安装半导体封装50 时，仅在半导体封装50上设置第一焊锡凸起51，在第一电路基体材料20上未设置焊锡凸 起。相对于此，在本实施方式中，如下所述，在第一电路基体材料20和半导体封装50 上都设置焊锡凸起。图6A 图6C是本实施方式的半导体器件的制造过程中的剖视图。此外，在这些 图中，在与第一实施方式说明的要素相同的要素上标注与第一实施方式相同的附图标记， 下面省略说明。在制造该半导体器件时，首先，如图6A所示，准备第一电路基体材料20、第二电路 基体材料30和半导体封装50。其中，在半导体封装50的第二电极52上与第一实施方式同样地接合有多个第一 焊锡凸起51。另一方面，在第一电路基体材料20的第一电极22上接合有多个第二焊锡凸起70。另外，在第二电路基体材料30上与第一实施方式同样地形成有第一贯通孔30a和 第二贯通孔30b。这些贯通孔30a、30b的直径D1未被特别限定，但优选直径D1小于各凸起 51、70各自的直径D2。在本实施方式中，贯通孔30a、30b的直径D1约为0. 4mm，各凸起51、70的直径D2约 为 0. 6mmο此外，第一焊锡凸起51和第二焊锡凸起70的直径不必相等，可以是不相等的直径。接着，如图6B所示，使第二电路基体材料30朝向第一电路基体材料20下降，使贯 通孔30a、30b与各个第二焊锡凸起70嵌合。此时，如上所述，因为各贯通孔30a、30b的直径D1小于第二焊锡凸起70的直径D2, 所以在本工序中第二焊锡凸起70不会穿过各贯通孔30a、30b，而形成第二电路基体材料30 被焊锡凸起70卡止的状态。然后，使半导体部件50朝向第二电路基体材料30下降，使第一焊锡凸起51与各 贯通孔30a、30b嵌合。在本实施方式中，通过这样地使各凸起51、70与贯通孔30a、30b嵌合，能够以自身 调整的方式确定各电路基板20、30和半导体封装50的相互位置，从而使各电路基板20、30 和半导体封装50易于对位。接着，如图6C所示，通过对各焊锡凸起51、70进行加热使其熔化，形成柱状的连接 介质75。然后，通过该连接介质75的冷却固化，将第一电路基体材料20的第一电极22和 半导体部件50的第二电极52电性且机械地连接起来。另外，在第二贯通孔30b的内表面露出的信号配线36与上述的连接介质75连接， 由此半导体封装50的规定的信号传输至第二电路基体材料30。
另一方面，如第一实施方式说明的那样，在第一贯通孔30a中，因为在其内表面未 露出信号配线36，所以信号配线36与连接介质75未连接。在此，在通过连接介质75无间隙地填充贯通孔30a、30b时，如图6B所示，优选熔 化前的各焊锡凸起51、70不相互分离而各自的顶点相接。通过以上的工序，完成了本实施方式的半导体器件的基本结构。根据上述的本实施方式，如参照图6B所说明的那样，使各焊锡凸起51、70与第二 电路基体材料30的各贯通孔30a、30b嵌合。由此，能够自动决定各电路基体材料20、30和 半导体封装50的相互位置，能够简单地使各电路基体材料20、30和半导体封装50对位。另外，如图6C所示，使各焊锡凸起51、70熔化形成的连接介质75成为使各焊锡凸 起51、70在上下方向上连起来的形式，且成为高度H大于宽度W的柱状。在此，各电路基体材料20、30和半导体封装50因它们的材料不同而具有相互不同 的热膨胀量。因这样的热膨胀量不同而有应力作用在连接介质75上，高度方向上长的连接 介质75具有易于通过自身变形来吸收该应力的特性，因而减小因应力原因而在连接介质 75与各电极22、51之间产生连接不良的危险性。并且，在形成连接介质75前，第一电路基体材料20和半导体封装50因热过程等 而产生弯曲，由于位置的不同，相向的电极22、52彼此间的间隔发生变动，在这种情况下， 也能够通过柱状的连接介质75吸收该间隔的变动。由此，能够防止因第一电路基体材料20 等的弯曲而产生的电路基体材料20与半导体封装50的连接不良，从而能够提高半导体器 件的可靠性。而且，在本实施方式中，如上所述，各贯通孔30a、30b的直径D1小于各凸起51、70 的直径D2。因此，与直径D1大于直径A的情况相比，能够增大信号配线36在第二电路基体 材料30中所占的区域。(第五实施方式)图7是本实施方式的半导体器件的剖视图。此外，在图7中，在与第一实施方式说 明的要素相同的要素上标注与第一实施方式相同的附图标记，下面省略说明。在本实施方式中，如图7所示，在第二电路基体材料30的上方排列设置有两个半 导体封装50。这样在第一电路基体材料20上安装多个半导体封装50，与仅安装一个半导体封 装50的情况相比，能够使半导体器件整体多功能化。并且，第二电路基体材料30具有挠性，因而如图7中的虚线Q所示地使第二电路 基体材料30发生挠曲，还能够使各半导体封装50与各电路基体材料30的对位具有余量。此外，在该例子中，在第一电路基体材料20上安装了两个半导体封装50，但半导 体封装50的个数不限于此，可以安装三个以上的半导体封装50。以上，详细地说明了各实施方式，但各实施方式不限于上述的内容。例如，在第一 第五实施方式中，在第一电路基体材料20上安装有半导体封装 50，但能够安装的半导体部件不限于半导体封装50，可以将半导体元件安装在第一电路基 体材料20上作为半导体部件。
权利要求
1.一种半导体器件，其特征在于，具有第一电路基体材料，在其表面上形成有多个第 一电极；第二电路基体材料，其设置在所述第一电路基体材料的上方，在所述多个第一电极 的每个第一电极的上方形成有第一贯通孔和第二贯通孔；半导体部件，其设置在所述第二 电路基体材料的上方，在所述半导体部件的表面上形成有多个第二电极；多个第一凸起，其 设置在所述第一贯通孔内和所述第二贯通孔内，用于连接所述第一电极和所述第二电极。
2.如权利要求1所述的半导体器件，其特征在于，所述第二电路基体材料具有配线，通过绝缘材料使所述第一贯通孔的内表面与所述配 线隔离开。
3.如权利要求1所述的半导体器件，其特征在于，所述第二电路基体材料具有配线，所述配线在所述第二贯通孔的内表面露出，该配线 与所述第一凸起连接。
4.如权利要求3所述的半导体器件，其特征在于，在所述第二电路基体材料中设置有两根所述配线，两根所述配线形成一对并发挥差动 配线的功能。
5.如权利要求4所述的半导体器件，其特征在于，所述第二电路基体材料具有由树脂形成的第一绝缘层，在其上表面形成有所述配线； 由树脂形成的第二绝缘层，其覆盖所述配线和所述第一绝缘层。
6.如权利要求1 5中任一项所述的半导体器件，其特征在于，还具有 第三电极，其形成在所述第一电路基体材料的所述表面上，配线，其形成在所述第二电路基体材料上；在所述第二电路基体材料的两个主面中的与所述第一电路基体材料相向的主面上形 成有凹部，并且，在所述凹部设置有直径小于所述第一凸起的直径的第二凸起，通过所述第二凸 起，使所述第一电路基体材料的所述第三电极和所述第二电路基体材料的所述配线连接起来。
7.如权利要求1 5中任一项所述的半导体器件，其特征在于，还具有； 第四电极，其形成在所述半导体部件的所述表面上，配线，其形成在所述第二电路基体材料上；在所述第二电路基体材料的两个主面中的与所述半导体部件相向的主面上形成有凹部，并且，在所述凹部设置有直径小于所述第一凸起的直径的第二凸起，通过所述第二凸 起，使所述半导体部件的所述第四电极和所述第二电路基体材料的所述配线连接起来。
8.如权利要求1 7中任一项所述的半导体器件，其特征在于， 所述第二电路基体材料具有挠性。
9.如权利要求8所述的半导体器件，其特征在于， 在所述第二电路基体材料的边缘设置有连接器。
10.如权利要求8所述的半导体器件，其特征在于，在所述第二电路基板的上方排列设置有多个所述半导体部件。
11.一种半导体器件的制造方法，其特征在于，具有在表面形成有多个第一电极的第一电路基体材料的上方配置形成有第一贯通孔和第 二贯通孔的第二电路基体材料的工序；使形成在半导体部件的多个第二电极中的每个第二电极上的多个第一凸起穿过所述 第一贯通孔和所述第二贯通孔，并使所述多个第一凸起与所述第一电路基体材料的多个所 述第一电极抵接的工序；对所述第一凸起进行加热使其熔化，并使所述第一凸起与所述第一电极接合的工序。
12.如权利要求11所述的半导体器件的制造方法，其特征在于，还具有在所述第二电路基体材料的两个主面中的与所述第一电路基体材料相向的主面上形 成凹部，并使所述第二电路基体材料的配线在该凹部中露出的工序，在所述凹部设置直径小于所述第一凸起的直径的第二凸起，并连接所述配线和所述第 二凸起的工序；在使所述多个第一凸起与所述多个第一电极抵接的工序中，使所述第二凸起与形成在 所述第一电路基体材料的所述表面上的第三电极抵接，在使所述第一凸起与所述第一电极接合的工序中，使所述第二凸起与所述第三电极接合O
13.如权利要求11所述的半导体器件的制造方法，其特征在于，还具有在所述第二电路基体材料的两个主面中的与所述半导体部件相向的主面上形成凹部， 并使所述第二电路基体材料的配线在该凹部中露出的工序，在所述凹部设置直径小于所述第一凸起的直径的第二凸起，并连接所述配线和所述第 二凸起的工序；在使所述多个第一凸起抵接在所述多个第一电极上的工序中，使所述第二凸起与形成 在所述半导体部件的所述表面上的第四电极抵接，在使所述第一凸起与所述第一电极接合的工序中，使所述第二凸起与所述第四电极接合 O
14.一种半导体器件的制造方法，其特征在于，具有在第一电路基体材料所具有的多个第一凸起中的每个第一凸起上嵌合第二电路基体 材料的多个贯通孔中的每个贯通孔的工序；使半导体部件所具有的多个第二凸起中的每个第二凸起与所述电路基体材料的所述 多个贯通孔中的每个贯通孔嵌合的工序；对各个所述第一凸起和所述第二凸起进行加热使其熔化，通过各个该第一凸起和该第 二凸起将所述第一电路基体材料和所述半导体部件电性且机械地连接起来的工序。
15.如权利要求14所述的半导体器件的制造方法，其特征在于， 所述贯通孔的直径小于各个所述第一凸起和所述第二凸起的直径。
全文摘要
本发明提供半导体器件及其制造方法，使半导体部件和电路基板易于对位。半导体器件具有第一电路基体材料(20)，在其表面上形成有多个第一电极(22)；第二电路基体材料(30)，其设置在第一电路基体材料(20)的上方，在第一电极(22)中的每个第一电极(22)的上方形成有第一贯通孔(30a)和第二贯通孔(30b)；半导体封装(50)，其设置在第二电路基体材料(30)的上方；多个第一凸起(51)，其设置在第一贯通孔(30a)和第二贯通孔(30b)内，连接第一电极(22)和半导体封装(50)。
文档编号H01L21/60GK102082129SQ20101051033
公开日2011年6月1日 申请日期2010年10月14日 优先权日2009年10月14日
发明者水谷大辅 申请人:富士通株式会社