半导体器件和制造半导体器件的方法

专利名称：半导体器件和制造半导体器件的方法
技术领域：
本发明涉及半导体器件和制造半导体器件的方法，并且特别地，涉及MISFET中的 源极和漏极结构。
背景技术：
近年来，随着具有通过组合三种不同的“金属-绝缘膜-半导体”物质获得的结构 的金属-绝缘体-半导体场效应晶体管(MISFET)的高集成和小型化，扩散层的深度变得更 小，并且侧壁间隔物的宽度变得更窄。在此，在广泛意义上使用金属，其不仅包括纯金属，而 且包括具有足够大的导电性的半导体材料或者半导体和金属的合金等等。与η沟道导电类型和ρ沟道导电类型无关，MISFET通常包括沟道区域、栅极绝缘 膜、栅电极、源极区域、以及漏极区域。扩散层指这些当中的源极和漏极区域，并且在源极区 域和漏极区域的栅极附近的区域中，被称为延伸区域的扩散层的区域变得较浅。通过减少栅电极的宽度、减少栅极绝缘膜的厚度、以及减少延伸区域的厚度来实 现MISFET的小型化。另外，为了实现MISFET的高集成，除了这些操作之外，还要求减少侧 壁间隔物的宽度。本发明人给出下述分析。日本未经审查的专利公开No. 2003-309079,2005-183550 以及2006-108142公布一种方法，在形成源极和漏极区域之前注入具有大的质量的诸如锗 等等的离子，并且破坏(非晶化)半导体衬底的表面的点阵晶体(lattice crystal)，以抑 制形成源极和漏极区域时横向方向上杂质区域的膨胀。然而，在此方法中，存在问题，即由注入产生的晶体缺陷极大。随着近年来微缩 (scale)的巨大发展，流行趋势是通过高温毫秒退火活化杂质，由此带来很小的杂质扩散。 在此活化方法中，通过使用锗等等来非晶形化衬底表面不能够完全地修复缺陷，从而产生 极大的结泄漏电流。在上述日本未经审查的专利公开No. 2003-309079、2005-183550以及 2006-108142中，通过高温毫秒退火等等的条件尽可能多地减少此缺陷不能说是充分的。另外，日本未经审查的专利公开No. 2003-309079,2005-183550,2006-186349 以 及2006-005373公布一种方法，使用具有不同质量的相同导电类型的多个杂质，不仅进行 锗的而且进行具有大质量的同一导电类型的非晶化。然而，这样的具有大质量的元素还引 起对衬底的大的破坏，并且其大量的使用在衬底中产生大量的晶体缺陷。因此，当仅应用高 温毫秒退火时，不能够完全地修复缺陷，从而引起结泄漏的增加。在 T. Noda, S. Odanaka，H. Umimoto ‘ Effects of end-of-rangedislocation loops on transient enhanced diffusion of indium implanted insi1 icon'Journal of Applied Physics V0I88 No9 p. 4980-49842000的图2中示出在注入之后形成的非晶层的厚度与是P型导电材料的铟的注入量之间的关系。根据同一附图，当铟的注入量最多为 1E14原子/cm2时以及当该量等于或者大于此值时非晶层的厚度相对于注入量的关系是不 同的。这被认为是因为当执行等于或者大于1E14原子/cm2的量的注入时，非晶层形成为 最多到达通过杂质注入使得铟被注入到衬底的深度。当这样深地形成非晶层时，在没有执 行充分的热处理的情况下不能够修复晶体缺陷。因此，从非晶层没有深地形成在衬底中的 观点，优选的是，要被注入的元素的注入量等于或者小于1E14原子/cm2。在日本未经审查的专利公开No. 2003-31798和2005-33098中，源极和漏极区域中 的深部分形成有是比硼重的P型杂质的铟的注入量。另外，通过将其注入量抑制到2. 5E13 原子/cm2来抑制缺陷的产生。然而，在日本未经审查的专利公开No. 2003-31798和2005-33098中公布的半导体 器件中，存在问题，即在高温毫秒退火的应用中表现出结泄漏的增加。结泄漏增加的原因是在要注入的较重的离子的位置中不存在可控制性，并且生成 比通过高温毫秒退火的有效深度更深地引入的离子。通过使用沟道现象，与根据为了深地 布置离子而使用的杂质注入能量假定的深度相比，更深地注入杂质。由于高温毫秒退火具 有非常短的加热时间段，所以晶圆的背面没有被加热。在 Chen Shaoyin, J. Hebb, A.Jain, S.Shetty, Wang Yun, ‘ WaferTemperature Measurement and Control During Laser Spike Annealing' ,15th IEEE International Conference on Advanced Thermal Processing ofSemiconductors,2007. pp. 239-244, 2007的图2中示出当应用典型的高温毫秒退火时在温度和从晶圆的表面开始的深度之间 的关系。根据此，已知甚至在1400°C的表面温度时温度急剧降低。在日本未经审查的专利 公开No. 2003-31798中公布的方法中，由于小的注入量的杂质，因此生成的晶体缺陷必定 小。然而，当在比预计更深的位置中形成缺陷时，热处理温度被降低，并且因此引起结泄漏 的增加。另外，由于随着晶体管的缩小侧壁间隔物的宽度也减小，因此不仅延伸区域而且 源极和漏极区域对晶体管特性的影响变得更大。这是因为当离子被注入到源极和漏极区 域中时，通过与衬底的晶体的碰撞产生在行进方向上变化的离子，并且因此存在离子在沟 道方向上侵入的现象。由于该原因，源极和漏极相互靠近，并且因此引起截止电流的增加 或者阈值电压的下降。因此，在使用沟道的日本未经审查的专利公开No. 2003-31798和 2005-33098中公布的方法中，引起截止电流或者阈值电压的变化的增加。

发明内容
在一个实施例中，提供了一种制造半导体器件的方法，其中，制备衬底，在所述半 导体器件中形成有栅电极，该栅电极被布置在衬底的上方，并且在其间插入栅极绝缘膜；侧 壁间隔物，该侧壁间隔物被布置在栅电极的侧面；以及区域，该区域被布置在与栅电极的两 侧相对应的衬底中，并且包括在栅极绝缘膜和衬底之间的界面之上具有升高的结构的第一 导电型源极和漏极区域，该方法包括第一注入，当在源极和漏极区域上方形成硅化物区域 时，在第一导电型的第一杂质的浓度峰值位于比硅化物区域和衬底之间的界面更深的位置 处的条件下，以等于或者小于1E14/原子/cm2的量将第一杂质注入到包括源极和漏极区域 的区域中；第二注入，在第一导电型的第二杂质的浓度峰值位于比第一杂质的浓度峰值更浅的位置处的条件下，将第二杂质注入包括源极和漏极区域的区域中，其中第二杂质具有 比第一杂质小的质量；以及第三，继第一注入第一杂质的步骤和第二注入第二杂质的步骤 之后，高温毫秒退火衬底。在本说明书中的“升高的结构”意指其中源极和漏极区域的表面形成在衬底的表 面的上方的晶体管结构。在另一实施例中，一种半导体器件，包括MISFET，其包括衬底；栅极绝缘膜，该栅 极绝缘膜被布置在衬底的上方；栅电极，该栅电极被布置在栅极绝缘膜的上方；侧壁间隔 物，该侧壁间隔物形成在栅电极的侧面；第一导电型源极和漏极区域，其被布置在与栅电极 的两侧相对应的衬底中，并且在栅极绝缘膜和硅衬底之间的界面之上具有升高的结构；以 及硅化物区域，其形成在源极和漏极区域的上方，其中源极和漏极区域包括第一导电型的 第一杂质，和具有比第一杂质小的质量的第一导电型的第二杂质，第一杂质的峰值浓度等 于或者小于1E20原子/cm3，第一杂质的浓度峰值位于硅化物区域和衬底之间的界面的下 方，第二杂质的峰值浓度等于或者大于1E20原子/cm3，并且第二杂质的浓度峰值位于第一 杂质的浓度峰值之上。根据上述的构造，通过第一和第二杂质形成源极和漏极区域，并且在深区域中注 入的第一杂质的质量较大，从而抑制在注入第二杂质时二次沟道的产生量。因此，能够获得 深的源极和漏极区域同时减少离子侵入延伸区域。因此，能够抑制短沟道效应。通过将要被注入的第一杂质的注入量设置为等于或者小于1E14原子/cm2，即使 在高温毫秒退火中也保持能够移除的晶体缺陷的量。因此，通过使用具有比第一杂质的 质量小的质量的第二杂质，即使在高温毫秒退火的条件下也能够获得具有低的结泄漏的 MISFET。另外，在实施例中，具有大质量的第一杂质的浓度峰值位于硅化物区域和半导体 衬底之间的界面的下方。因此，能够通过避免在高温毫秒退火的应用之后偏析的第一杂质 变成残留缺陷的原因的情况来获得具有高可靠性的半导体器件。此外，利用通过其中衬底被升到上部的升高的结构深地形成的源极和漏极区域， 能够防止从侧壁间隔物的末端到源极和漏极区域的末端的距离减少。因此，能够抑制短沟 道效应同时减少结泄漏。根据本发明，能够提供一种半导体器件，该半导体器件能够抑制短沟道效应并且 减少结泄漏。


结合附图，根据某些优选实施例的以下描述，本发明的以上和其它方面、优点和特 征将更加明显，其中图IA至图ID是示出现有技术的MISFET的构造的横截面图；图2是示出根据实施例的注入在源极和漏极区域中的杂质的分布的图；图3A至图3C是示出取决于升高的量的侵入二次沟道延伸区域的位置的变化的 图；图4A至图4D是示出根据第一实施例的半导体器件的制造过程的工艺横截面图；图5是示出阈值电压(Vth)的滚降特性的图；6
图6是示出结泄漏特性的图；图7A至图7H是示出根据第二实施例的半导体器件的制造过程的工艺横截面图；图8A至图8E是示出根据本发明的实施例的半导体器件的部分制造过程的工艺横 截面图；图9A至图9C以及图9A’至图9C’是示出根据实施例的半导体器件的制造过程的 修改示例的工艺横截面图；图IOA至图IOC以及图10A’至图10C’是示出根据实施例的半导体器件的制造过 程的修改示例的工艺横截面图；图IlA和图11A’是示出根据本发明的实施例的半导体器件的制造过程的部分修 改示例的工艺横截面图；以及图12是示意性地示出根据第三实施例的半导体器件的横截面图。
具体实施例方式在描述本发明之前，将会参考图IA至图ID详细地解释现有技术以有助于本发明 的理解。在下文中，将会参考图IA至图ID示出制造MISFET的标准方法。如图IA中所示，栅极绝缘膜3和栅电极4形成在具有元件隔离区域1的ρ型半导 体衬底(硅衬底幻的主表面上。通常，栅极绝缘膜3和栅电极4形成在衬底的整个主表面 上，并且通过蚀刻这些元件获得。可能存在下述情况，其中在匪ISFET和PMISFET处不同的 杂质被注入到栅电极4中，或者利用不同的材料制造并分离匪ISFET和PMISFET。
接下来，如图IB中所示，使用栅电极4作为掩模，通过离子注入方法等等使杂质侵 入到硅衬底2的主表面中，并且以自对准方式形成延伸区域5。这时，被称为偏移间隔物的 侧壁可以形成在栅电极4的侧面。另外，偏移间隔层可以不仅覆盖侧壁，而且还覆盖硅衬底 2。接下来，如图IC中所示，形成侧壁间隔物6。通过在延伸区域5上形成绝缘膜并且 然后使用各向异性蚀刻来形成侧壁间隔物6。在此，侧壁间隔物6具有一层结构，但是可以 由多层形成。如图ID中所示，使用侧壁间隔物6作为掩模，通过离子注入方法等等以自对准的 方式比延伸区域5更深地形成杂质区域。然后，通过活化通过对晶圆的热处理而注入的杂 质，来形成源极和漏极区域7。在这样的情况下执行杂质区域的形成时，侧壁间隔物6用作掩模，但是杂质区域 进一步形成直到栅极侧。作为其原因中的一个，通过被包括在硅衬底2中的原子与注入的 离子的碰撞产生注入的离子的行进方向上的变化(散射)。结果，向下的注入离子的行进方 向被倾斜到栅极侧，并且因此杂质区域在横向方向上扩展。特别地，当散射之后的离子的行 进方向是容易引起沟道的方向时，离子可以侵入延伸区域5显著超过根据注入能量进行的 假设。此现象被称为二次沟道。由于该原因，通过更深地形成杂质区域来减少从侧壁间隔 物6的末端到杂质区域的末端的距离8。另外，通过使用具有小质量的元素减少距离8。随着晶体管微缩，扩散层的结深度减少。结果，在扩散层中形成的硅化物和扩散层 的p-n边界之间的距离减少，并且因此引起结泄漏的增加。由于该原因，优选的是，为了实现低泄漏晶体管，源极和漏极区域7深地形成在其中形成硅化物的区域中，并且只有影响 栅极末端的短沟道效应的延伸区域5浅地形成。然而，随着晶体管的微缩，对于侧壁间隔物6的宽度也进行微缩。为此，当形成源 极和漏极区域7时，由于到其内部而不是侧壁间隔物6的杂质区域的膨胀(距离8的减少) 导致影响增加。现在在此将参考示例性实施例来描述本发明。本领域的技术人员将会理解能够使 用本发明的教导完成许多替选实施例并且本发明不限于为解释性目的而示出的实施例。在下文中，将会参考附图描述本发明的实施例。在所有的附图中，通过相同的附图 标记来指代相同的元件并且将不会重复其描述。第一实施例将会描述根据第一实施例的制造半导体器件的方法。图4A至图4D示出根据第一实施例的制造pMISFET的工艺的横截面图。图8A示 出根据第一实施例的升高的结构14的示意图。提供了根据实施例的制造半导体器件的方法，其中，制备硅衬底2，其中形成栅电 极4，该栅电极4被布置在半导体衬底(硅衬底2、之上，并且在其间插入栅极绝缘膜3;侧 壁间隔物6，其被布置在栅电极4的侧面；以及区域(包括延伸区域5的区域)，其被布置在 与栅电极4的两侧相对应的硅衬底2中，并且包括具有栅极绝缘膜3和硅衬底2之间的界 面之上的升高的结构14的第一导电型源极和漏极区域，该方法包括第一注入，当硅化物 区域(源和漏电极)形成在源极和漏极区域上方时，在第一导电型的第一杂质的浓度峰值 位于比硅化物区域和硅衬底2之间的界面更深的位置处的条件下，以等于或者小于1E14原 子/cm2的浓度将第一杂质注入到包括源极和漏极区域的区域中；第二注入，在第一导电型 的第二杂质的浓度峰值位于比第一杂质的浓度峰值更浅的位置处的条件下，将第二杂质注 入包括源极和漏极区域的区域(包括源极和漏极区域10的区域)，其中第二杂质具有比第 一杂质小的质量；以及第三，继第一注入第一杂质的步骤和第二注入第二杂质的步骤之后， 高温毫秒退火硅衬底2。在本说明书中的“升高的结构”意指其中源极和漏极区域的表面形成在衬底的表 面的上方的晶体管结构。首先，元件隔离区域1形成在ρ型硅衬底2中。接下来，通过执行是η型导电材料 的杂质的注入形成η阱区域。接下来，通过执行是P型导电材料的杂质的注入形成P阱区域 (未示出)。通过在硅热氧化膜形成之后执行等离子体渗氮形成栅极绝缘膜3。具有IOOnm 的厚度的多晶硅形成在栅极绝缘膜3上。通过使用光刻技术的图案化方法，是η型杂质的 磷被选择性地仅注入到nMISFET的栅电极区域的多晶硅中，并且是ρ型杂质的硼仅选择性 地仅注入到pMISFET的栅电极区域的多晶硅中。通过使用光刻技术执行图案化工艺来形成 栅电极4。接下来，如图8A中所示，通过选择性外延生长来生长硅来升高硅衬底2。因此，能 够形成升高的结构。接下来，抗蚀剂掩模形成在PMISFET区域中。另一方面，通过在PMISFET区域中执 行Halo和ρ型杂质的源极和漏极延伸注入来形成P型源极和漏极延伸区域5。通过硫酸过 氧化氢混合物清洗等等来移除抗蚀剂掩模。同时，在Halo注入之后和在源极和漏极延伸注入之前可以执行升高的结构14的形成。接下来，形成具有15nm厚度的硅氧化膜。如图4A中所示，通过执行干蚀刻(反应 离子蚀刻，RIE)形成侧壁间隔物6。接下来，如图4B中所示，通过化学气相沉积(CVD)方法在包括延伸区域5的区域 (升高的结构14)上形成绝缘膜9 (氧化膜)。在这里，因为由于高温导致硅衬底2的硅被 消耗并且栅电极4中的杂质被扩散到外部，因此不优选形成作为热氧化膜的绝缘膜9。接下来，如图4C中所示，通过执行ρ型第一杂质的注入在升高的结构14和硅衬底 2(包括延伸区域5的区域)中形成源极和漏极区域10。接下来，如图4D中所示，通过注入 具有比第一杂质的小的质量的P型第二杂质来在源极和漏极区域10中形成高浓度杂质区 域11。在这里，注入能量和剂量被设置为源极和漏极区域10的第一杂质的分布的峰值 位置被定位在之后要形成的作为源和漏电极的硅化物电极与源极和漏极区域10之间的界 面的下方。另外，注入能量和剂量被设置为高浓度杂质区域11的第二杂质的分布的峰值位 置定位于源极和漏极区域10的第一杂质的分布的峰值位置的上方。在实施例中，例如第一杂质的峰值浓度是1. 5E19原子/cm3的程度，并且另一方 面，第二杂质的峰值浓度是1. 2E20原子/cm3的程度。在这里，能够适当地调节例如注入能量、剂量、杂质的类型、绝缘膜9 (牺牲膜)的 厚度、升高的结构14的厚度等等，以便于控制第一杂质和第二杂质的浓度峰值的位置。此外，在实施例中，在分析杂质中能够使用例如SIMS分析。特别地，能够通过从其 后表面磨削源极和漏极区域10的SIMS来执行杂质的类型、杂质的浓度等等的杂质分析。应用高温毫秒退火以便于活化注入的杂质。例如，退火条件为600°C的衬底温度、 1300°C的峰值温度、以及5毫秒的峰值加热时间。没有示出的镍硅化物电极(源和漏电极)形成在源极和漏极区域10中。例如，镍 硅化物的厚度是15nm。这样，获得根据实施例的半导体器件。接下来，将会描述根据实施例的半导体器件。图4C示出根据实施例的一部分半导体器件。提供根据实施例的半导体器件，包括MISFET，其包括衬底(硅衬底)2 ；栅极绝缘 膜3，该栅极绝缘膜3被布置在硅衬底2的上方；栅电极4，该栅电极4被布置在栅极绝缘膜 3的上方；侧壁间隔物6，该侧壁间隔物6形成在栅电极4的侧面；包括第一导电型源极和漏 极区域(源极和漏极区域10和高浓度杂质区域11)的区域，其被布置在与栅电极2的两侧 相对应的硅衬底2中，并且在栅极绝缘膜3和硅衬底2之间的界面上具有升高的结构14 ； 以及未示出的硅化物区域(源极和漏极区域)，其形成在源极和漏极区域的上方，其中第一 导电型源极和漏极区域包括第一导电型的第一杂质，和具有比第一杂质的质量小的质量的 第一导电型的第二杂质，第一杂质的峰值浓度等于或者小于1E20原子/cm3，第一杂质的浓 度峰值位于硅化物区域(源和漏电极)和硅衬底2之间的界面之下，第二杂质的峰值浓度 等于或者大于1E20原子/cm3，并且第二杂质的浓度峰值位于第一杂质的浓度峰值之上。在实施例中，第一杂质的峰值浓度可以被设置为例如等于或者大于1E19原子/cm3,并且第二杂质的峰值浓度可以被设置为例如等于或者小于5E21原子/cm3。将会描述实施例的操作效果。(1)通过包括第一和第二杂质的多个杂质的注入形成源极和漏极区域，并且在深 的区域中注入的第一杂质的质量较大，从而抑制在第二杂质的注入时的二次沟道的产生的 量。因此，能够获得深的源极和漏极区域同时减少离子侵入到延伸区域。因此，能够抑制短 沟道效应。另外，存在下述问题，即与具有小的质量的诸如硼或者磷的元素相比较，具有大的 质量的诸如铟或者锑的元素具有低固溶性。然而，在实施例中，由于使用高温毫秒退火甚至 允许具有低固溶性的元素被使得在高浓度时可溶，所以获得良好的器件特性。通过将要被注入的第一杂质的注入量设置为等于或者小于1E14原子/cm2，即使在 高温毫秒退火中也保持能够移除的晶体缺陷的量。能够通过在浅部分中使用轻元素，甚至 在高温毫秒退火下获得具有低结泄漏的MISFET。在活化的退火处理之后执行的源和漏电极的形成中，通过突出要被形成的硅化物 来将硅化物中的杂质偏析到硅化物和半导体衬底之间的界面。这时，具有大的质量的第一 杂质具有高偏析率，并且在高浓度时存在于界面部分中。然而，由于第一杂质本质上不具有 高固溶性，所以在高温毫秒退火的应用之后偏析的第一杂质引起缺陷残留。因此，在实施例中，具有大的质量的第一杂质的峰值位于硅化物和半导体衬底之 间的界面之下。由于该原因，能够通过避免在高温毫秒退火的应用之后偏析的第一杂质变 成残留缺陷的原因的情况来获得具有高可靠性的半导体器件。另外，能够通过采用升高的结构14将半导体衬底(硅衬底2、升高到上部来进一 步抑制短沟道效应。在这里，即使在源极和漏极区域被深地形成以实现低泄漏(图3A)的情况下，随着 源极和漏极区域部分被进一步升高(图:3B和图3C)，由于二次沟道导致侵入延伸区域的杂 质的位置更加靠近延伸区域。即，从侧壁间隔物6的末端到源极和漏极区域10的末端的距 离变得更大。由于该原因，升高的结构能够恶化短沟道效应。如上所述，在具有升高的结构 的半导体器件中，能够抑制短沟道效应同时减少结泄漏。(2)尽管相对地，具有大的质量的元素不容易引起二次沟道，如在日本未经审查的 专利公开No. 2003-31798中公布地，生成纵向方向上的沟道(没有伴随着散射的纵向方向 上的沟道)。在不同于在现有技术中已经使用的尖峰退火的高温毫秒退火中，比预计的更深 的位置中的杂质注入引起缺陷残留。另一方面，在实施例中，绝缘膜9形成在源极和漏极区域10中，并且然后在其上覆 盖有绝缘膜9(牺牲膜)的状态下能够执行杂质注入。通过以该方式将绝缘膜9布置在衬 底(硅衬底幻上，即使在高温毫秒退火中也能够减少沟道并且在可修复的位置处稳定地布 置杂质。因此，能够获得减少结泄漏的效果。(3)图2示出根据实施例的注入在源极和漏极区域中的杂质的分布。图2的(1) 示出第一杂质(铟)，(2)示出第一杂质的注入之前的第二杂质(硼)，并且C3)示出第一 杂质的注入之后的第二杂质(硼)。在实施例中，尽管第一杂质的注入量被设置为等于或者小于1E14原子/cm2，但是 产生由注入引起的晶体缺陷。由于此效应，随后被注入的第二杂质的分布在第一杂质的峰值的附近具有高浓度，如图2的(3)中所示。另外，由于第一杂质位于硅化物界面的下方， 因此能够在毫秒退火被施加给第二杂质之前在高浓度的状态下将第二杂质布置在硅化物 界面的附近。因此，能够减少硅化物界面(硅化物源和漏电极)的电阻。从上面可以看出， 由于在注入第二杂质之前注入第一杂质，因此在实施例中能够获得高性能MISFET。另外，优选的是，形成低电阻结以获得高性能MISFET。通过MISFET的尺寸的减少 来减少源极和漏极之间的沟道电阻。另一方面，没有与尺寸减少成比例地减少硅化物电极 或接触电阻。在本实施例中通过将高浓度杂质布置在其之间的界面处能够减少硅化物电极 和半导体衬底(硅衬底2)之间的电阻。由于该原因，优选的是，将高浓度杂质布置在硅化 物界面处以便于获得高性能MISFET。(4)根据集成的观点优选的是使MISFET之间的间隙变窄。由于该原因，要求侧壁 间隔物6的厚度变得较小。根据ITRS2007，体(bulk)型MISFET的硅化物的厚度处于9nm 到17nm的范围。另外，通过在硅化物形成时将源极和漏极区域蚀刻了大约5nm来稳定硅化 物的形成。由于源极和漏极与硅化物不具有一定程度的距离地结合而引起结泄漏的增加， 因此在硅化物形成之前的源极和漏极区域的深度需要至少为30nm。当是具有小的质量的典 型的P型杂质的硼被注入从而源极和漏极区域的深度是30nm时，在延伸方向上杂质侵入了 大约15nm。由于该原因，当根据实施例的侧壁间隔物6的厚度等于或者小于15nm时，本发 明的优点变得更加显著。从上面可以看出，能够在应用高温毫秒退火的微小器件中实现高集成、抑制短沟 道效应、以及低结泄漏。(5)通过根据本发明的制造半导体器件的上述方法能够制造根据本发明的半导体 器件。源极和漏极区域的第一杂质的浓度峰值位于比硅化物界面更深的位置处，并且其峰 值浓度被抑制到等于或者小于1E20原子/cm3，从而允许形成其中侧壁间隔物的厚度等于或 者小于15nm的具有小的晶体缺陷的MISFET。(6)另外，存在下述问题，即具有大的质量的元素包括大量具有低固溶性的材料。 另一方面，因为在高温毫秒退火中存在由于温度的快速变化导致的不稳定状态，因此能够 甚至将具有低固溶性的材料以高浓度引入晶体。因此，实现了显著的效果，即通过将高温毫 秒退火和在本说明书中公布的注入条件相结合能够获得更高的活化。另外，由于高温毫秒 退火具有小的杂质扩散量，因此不能够简单地通过仅将退火从现有技术的结设计改变为高 温毫秒退火来获得实质的效果。通过在应用高温毫秒退火的情况下本发明人对于有效条件 进行的计算和实验表明在本说明书中公布的条件。将在与现有技术进行比较的同时进一步描述实施例的效果。图5示出现有示例1的pMISFET与实施例的pMISFET的阈值电压(Vth)的滚降特 性。在现有示例1的pMISFET的制造中，通过在侧壁形成之后将硼深注入到源极和漏 极区域中来执行高温毫秒退火。另一方面，在实施例的PMISFET的制造中，在铟被深注入之 后执行高温毫秒退火，并且硼被浅注入。通过基本上相同的条件形成实施例和现有示例1 的源极和漏极区域的深度。然而，如图5中所示，可知与现有示例1相比较，在实施例中能够抑制短沟道效应。图6示出实施例的pMISFET和现有示例2的pMISFET的结泄漏特性。
在现有示例2的pMISFET的制造中，通过在执行通过锗的源极和漏极区域的非晶 化之后将硼注入源极和漏极区域来执行高温毫秒退火。另一方面，在实施例的pMISFET的 制造中，在铟被深注入之后执行高温毫秒退火，并且硼被浅注入。通过基本上相同的条件获 得现有示例2和实施例的Vth的滚降特性。然而，如图6中所示，可知与现有示例2相比较，在实施例中减少结泄漏。从上面可以看到，在实施例中，可知获得下述器件，其中抑制横向方向上的扩散， 并且因此同时实现浅结、低寄生电阻、以及低结泄漏。此外，在日本未经审查的专利公开No. 2005-33098中公布的技术中，存在铟具有 低固溶性的问题，并且因此可能存在即使当此材料被使用时不能够活化大多数铟从而残留 在晶体中的情况。另一方面，在实施例中，能够使用高温毫秒退火活化铟。S卩，由于在高温毫秒退火 中存在由于温度的快速变化导致的不稳定的状态，所以能够甚至活化具有低固溶性的材 料。因此，实现显著的效果，即通过高温毫秒退火和铟的组合能够获得较高的活化。另外， 由于高温毫秒退火具有小的杂质扩散量，因此不能简单地通过仅将退火从现有技术的结设 计变成高温毫秒退火来表现出实质的效果。通过在应用高温毫秒退火的情况下发明人对于有效条件进行的计算和实验来表 明本说明书中公布的条件。另外，存在在日本未经审查的专利公开No. 2003-31798中公布的半导体器件具有 低生产率的问题。低生产率的原因在于当源极和漏极区域形成时不能形成覆盖氧化膜。通常通过覆 盖除了具有抗蚀剂的区域之外的区域并且执行引入的杂质的注入形成源极和漏极区域。在 这里，例如，通过使用硫酸-过氧化氢混合物清洗(SPM)、过氧化氨清洗(AMP)或者稀氟氢酸 (DHF)的化学溶液，或者使用氧等离子体的灰化或者其组合执行在杂质注入时使用的抗蚀 剂的移除。通过这些处理显著地蚀刻硅衬底的表面。例如，APM具有直接蚀刻硅衬底的表 面的反应。否则，通过DHF容易地蚀刻通过SPM或者灰化形成的具有低膜密度的硅氧化膜 (化学氧化膜)。作为此重复的结果，蚀刻硅衬底的表面。防止此蚀刻的方法包括在衬底的 表面上形成氧化膜等等的方法。然而，在日本未经审查的专利公开No. 2003-31798中公布 的制造方法中，氧化膜不能够形成在衬底的表面上，并且当在任何故障中的剥离之后再次 执行涂覆、曝光以及显影的工艺时，半导体衬底具有在抗蚀剂等等的剥离时要被蚀刻的较 大的量。由于该原因，减少用于曝光再加工的容许度。另外，随着时间的流逝，暴露的半导体衬底在其表面上形成自然氧化膜。当就在杂 质注入工艺之前通过DHF等等移除自然氧化膜时不存在问题，但是由于可能限制从DHF处 理到杂质注入工艺所耗费的时间，制造工艺变得复杂。另一方面，在实施例中，当形成源极和漏极区域时能够形成覆盖氧化膜(绝缘膜 9)，并且因此能够解决上述问题。第二实施例第二实施例不同于第一实施例，不同之处在于在形成延伸区域5之前，硅衬底2的 上部覆盖有绝缘膜12。图7A至图7H示出根据第二实施例的制造MISFET的工艺的横截面图。
如图7A中所示，与第一实施例相类似，栅极绝缘膜3形成在硅衬底2上，并且栅电 极4形成在栅极绝缘膜3上。接下来，如图7B中所示，绝缘膜12形成为覆盖硅衬底2 (要 被形成的延伸区域)的表面和栅电极4的表面。接下来，如图7C中所示，抗蚀剂掩模形成在PMISFET区域中，并且通过在PMISFET 区域中执行Halo和ρ型杂质的源极和漏极延伸注入来形成ρ型延伸区域5。通过硫酸过氧 化氢混合物清洗来移除抗蚀剂掩模。接下来，形成具有15nm厚度的硅氧化膜。如图7D中 所示，通过执行干蚀刻(反应离子蚀刻，RIE)来形成侧壁间隔物6。如图7E中所示，通过选择性外延生长来生长硅来升高衬底(硅衬底幻的表面。因 此，能够形成升高的结构16 (包括延伸区域5的区域)。接下来，如图7F中所示，绝缘膜9形成在升高的结构16上。如图7G中所示，通过 在包括延伸区域5的区域中注入ρ型第一杂质形成源极和漏极区域10。接下来，如图7H中 所示，通过在源极和漏极区域10中注入具有比第一杂质的质量小的质量的ρ型第二杂质来 形成高浓度杂质区域11。这时，注入能量和剂量被设置为源极和漏极区域10的第一杂质的分布的峰值位 置位于之后要形成的硅化物电极与源极和漏极区域之间的界面的下方。另外，注入能量和 剂量被设置为高浓度杂质区域11的第二杂质的分布的峰值位置位于源极和漏极区域10的 第一杂质的分布的峰值位置之上。例如，当镍硅化物(硅化物区域)的厚度是15nm时，源 极和漏极区域10形成为具有IOOKeV 1E14原子/cm2的铟的源和漏电极，并且高浓度杂质 区域11形成有IeV 3E15原子/cm2的硼。为了活化注入的杂质应用高温毫秒退火。例如，退火条件为600°C的衬底温度、 1300°C的峰值温度、以及5毫秒的峰值加热时间的退火条件。镍硅化物电极形成在升高的 结构16 (包括源极和漏极区域10的区域)上。例如，其厚度是15nm。从上面可以看出，获得根据第二实施例的半导体器件。对于根据第二实施例的半导体器件也获得与第一实施例相同的效果。第三实施例图12示意性地示出根据第三实施例的半导体器件。第三实施例不同于第二实施例，不同之处在于使用图8E中所示的SOI衬底来替代 硅衬底。P型SOI衬底可以是在硅层22和硅层23之间具有硅氧化层17的衬底。第三实施例的半导体器件被构成为第一杂质的浓度峰值比栅极绝缘膜和衬底 (S0I衬底)之间的界面深，第二杂质的浓度峰值比栅极绝缘膜和SOI衬底之间的界面浅， 并且硅化物区域(源和漏硅化物电极)的底部比栅极绝缘膜和SOI衬底之间的界面浅(图 12)。在实施例中，第一杂质的浓度峰值比栅极绝缘膜3和衬底(S0I衬底)之间的界面 深。因此，由于在由第一杂质形成的p-n结的边界和硅化物之间能够获得充分的距离，所以 获得减少结泄漏的操作效果。另外，由于硅化物区域(源和漏硅化物电极)的底部比栅极绝缘膜3和SOI衬底 之间的界面浅同时形成具有升高的结构14的具有充分的厚度的硅化物，获得减少对于从 硅化物流过栅极的电流的电阻(寄生电阻)的操作效果。由于第二杂质的浓度峰值比栅极绝缘膜3和SOI衬底之间的界面浅，换言之，在硅化物和硅衬底之间的界面的附近存在浓度峰值，能够降低硅化物界面的肖特基电阻。尽管单独地获得这些效果，但是获得这样的杂质的浓度分布引起短沟道效应的劣 化。可以获得低结泄漏和低电阻晶体管，通过升高的结构和杂质注入的多个步骤的组合，甚 至在具有等于或者小于32nm的尺寸的短沟道效应劣化小的微小晶体管中，该低电阻晶体 管能够被满意地导通和截止。另外，随着存在于硅氧化层17上的硅层23变得更薄，更好地控制短沟道效应，但 是在此情况下对硅化物的厚度存在限制。通过消耗硅层23执行硅化物的形成。然而，纵向 方向上的硅层23的整个矽化并且因此硅化物与硅氧化层17的接触对器件特性具有非常大 的不良影响。实现了特别对于通过获得在包括升高的结构14中的这样的极薄的硅层23的 器件中具有稳定的厚度的硅化物的低电阻的操作效果。如上所述，尽管已经参考附图阐述了本发明的实施例，但是他们仅示出本发明，并 且能够采用除了上述之外的各种构造。例如，在上述实施例中，硅凸部13可以被提供在硅衬底中(图9A和图9A’)。图 9A，至图10C，示出顶视图。图9A至图9C示出线段X的横截面图，并且图IOA至图IOC示 出线段Y的横截面图。通过执行是η型导电材料的杂质的注入形成η阱区域，并且接下来，通过执行是P 型导电材料的杂质的注入形成P阱区域(未示出)。如图9Β中所示，通过在硅热氧化膜形 成之后执行等离子体渗氮形成栅极绝缘膜3。接下来，如图9C中所示，具有50nm的厚度的 多晶硅形成在栅极绝缘膜3上，并且通过使用光刻技术执行图案化工艺形成栅电极4。接下来，形成具有15nm厚度的硅氧化膜。如图IOA中所示，通过执行干蚀刻(反 应离子蚀刻，RIE)形成侧壁间隔物6。在这里，在形成侧壁间隔物6之前可以形成升高的结 构(类似于第一实施例)，并且在形成侧壁间隔物6之后可以形成升高的结构(类似于第二 实施例)。这时，升高的结构可以形成在硅凸部13上(未示出)。接下来，如图IOB中所示，氧化膜9形成在要被形成的源极和漏极区域中。如图 IOC中所示，通过执行P型第一杂质的注入形成源极和漏极区域10，并且通过注入具有比第 一杂质的质量小的质量的P型第二杂质形成高浓度杂质区域11。这时，注入能量和剂量被 设置为源极和漏极区域10的杂质分布的峰值位置比稍后要形成的硅化物电极与源极和漏 极区域之间的界面之下。另外，注入能量和剂量被设置为高浓度杂质区域11的杂质分布的 峰值位置位于源极和漏极区域10的杂质分布的峰值位置之上。通过应用高温毫秒退火以 活化注入的杂质来形成镍硅化物电极。在上述的修改示例中，如图IlA和图IlB中所示，在具有硅氧化层17的衬底上可 以使用具有硅凸部19的衬底。图IlA是当在顶视图中看时的半导体衬底的图，并且图IlA 是沿着在图10A’中绘制的线段X截取的横截面图。在实施例中，其中通过通过在晶体管的源极和漏极部分处进一步生长Si晶体来 使得源极和漏极的表面变得更高的结构可以被用作升高的结构。在这里，在形成栅电极4之后，与在图8A中所示的升高的结构和图8B中所示的升 高的结构中一样，通过选择性外延生长来生长硅可以升高衬底。因此，能够获得改进短沟道 效应的效果。另外，在形成侧壁间隔物6之后，与在图8C中所示的升高的结构16中一样， 通过选择性外延生长来生长硅可以升高衬底。另外，通过执行如图8D中所示的多个升高的步骤可以形成第二升高的结构21和第一升高的结构20。升高的结构可以被提供在半导体衬底(特别地，源极和漏极区域)上的至少部分 中，并且可以被提供在半导体衬底的整个表面中。另外，升高的结构可以或者可以不接触栅 电极4的侧面。此外，扁平平面可以形成在升高的结构的表面的部分上。例如，从硅衬底2 的表面开始的升高的结构的厚度可以被设置为栅电极4的厚度的大约一半或者1/3。在实施例中，ρ型硅衬底2可以使用锗衬底。在实施例中，栅极绝缘膜3可以是硅氧化膜或Si3N4，或者可以使用包括Hf、Al、Ba、 Ti、La、Ta、Ce、Sr、Pr、Zr 等等，和 Si、0 以及 N 的材料。在实施例中，栅电极4可以使用非晶硅或者金属材料替代多晶硅。另外，可以使用 其中栅极的一部分由多晶硅组成并且其一部分是金属的结构。在实施例中，可以通过后续工艺移除栅电极4，并且可以再次形成电极。此外，在第一和第二实施例中，可以在源极和漏极延伸区域5形成之后形成侧壁 间隔物6，并且可以通过在源极和漏极区域10和高浓度杂质区域11形成和活化之后移除侧 壁间隔物6来形成源极和漏极延伸区域5，并且然后可以对其应用高温毫秒退火。在实施例中，氧化膜(绝缘膜9)可以是氧氮化膜，氮化膜、自然氧化膜等等。在实施例中，除了 B和化之外，在元件隔离区域1和高浓度杂质区域11的形成中 使用的材料包括Ga、B10H14 (癸硼烷)、B18H22 (十八硼烷)、C2B10H12 (碳硼烷)等等。此外，在 形成NMISFET时，材料包括P、P4、As、As4、Sb等等。在实施例中，可以以脉冲形状的毫秒单位执行高温毫秒退火。此外，在高温毫秒退 火中，在比现有技术的尖峰退火中的温度高的温度执行短时段的热处理。在根据实施例的高温毫秒退火中，例如，衬底温度可以被设置为等于或者高于 300°C并且等于或者低于800°C，峰值温度可以被设置为等于或者高于1200°C并且等于或 者低于硅熔点(1410°C )，并且加热时间可以被设置为等于或者大于100毫秒并且等于或者 小于10毫秒。在上述实施例中，在活化杂质的退火中可以执行尖峰退火和高温毫秒退火的组 合、SPE和高温毫秒退火的组合、或者多个高温毫秒退火。在实施例中，硅化物电极可以使用通过镍硅化物与Pt、Er、Yb等等的反应获得的 材料。另外，可以使用PtSi、CoSi、以及I^aSi来替代镍硅化物。显然的是，本发明不限于上述实施例，并且在不脱离本发明的范围和精神的情况 下可以进行修改和变化。
权利要求
1.一种制造半导体器件的方法，其中制备衬底， 在所述半导体器件中形成有栅电极，所述栅电极被布置所述衬底的上方，并且在所述栅电极和所述衬底之间插入 栅极绝缘膜；侧壁间隔物，所述侧壁间隔物被布置在所述栅电极的侧面，以及 区域，所述区域被布置在与所述栅电极的两侧相对应的所述衬底中，并且包括在所述 栅极绝缘膜和所述衬底之间的界面之上具有升高的结构的第一导电型源极和漏极区域， 所述方法包括第一注入，当硅化物区域形成在所述源极和漏极区域上方时，在第一导电型的所述第 一杂质的浓度峰值位于比所述硅化物区域和所述衬底之间的界面更深的位置的条件下，以 等于或者小于1E14原子/cm2的浓度将第一杂质注入包括源极和漏极区域的所述区域；第二注入，在第一导电型的第二杂质的浓度峰值位于比所述第一杂质的浓度峰值更浅 的位置的条件下，将第二杂质注入包括源极和漏极区域的所述区域，其中所述第二杂质具 有比所述第一杂质的质量小的质量；以及第三，继所述第一注入第一杂质和所述第二注入第二杂质之后，高温毫秒退火所述衬底。
2.如权利要求1所述的制造半导体器件的方法，进一步包括在第一注入第一杂质的所述步骤中，将所述第一杂质注入所述源极和漏极区域，使得 所述第一杂质的浓度峰值位于比所述栅极绝缘膜和所述衬底之间的界面更深的位置处；在第二注入第二杂质的所述步骤中，将所述第二杂质注入所述源极和漏极区域，使得 所述第二杂质的浓度峰值位于比所述栅极绝缘膜和所述衬底之间的界面更浅的位置处；以 及在所述源极和漏极区域中形成所述硅化物区域，使得所述硅化物区域的底部位于比所 述栅极绝缘膜和所述衬底之间的界面更浅的位置处。
3.如权利要求1所述的制造半导体器件的方法，其中在第一注入第一杂质的所述步骤 和第二注入第二杂质的所述步骤之前，在所述源极和漏极区域上方形成绝缘膜，并且在其 上覆盖有所述绝缘膜的状态下执行第一注入第一杂质的所述步骤和第二注入第二杂质的 所述步骤。
4.如权利要求1所述的制造半导体器件的方法，其中在第一注入第一杂质的所述步骤 和第二注入第二杂质的所述步骤中，首先执行第一注入第一杂质的所述步骤。
5.如权利要求1所述的制造半导体器件的方法，其中所述侧壁间隔物的厚度等于或者 小于15nm。
6.如权利要求1所述的制造半导体器件的方法，其中所述衬底是SOI衬底。
7.一种包括MISFET的半导体器件，包括 衬底；栅极绝缘膜，所述栅极绝缘膜被布置在所述衬底的上方； 栅电极，所述栅电极被布置在所述栅极绝缘膜的上方； 侧壁间隔物，所述侧壁间隔物形成在所述栅电极的侧面；第一导电型源极和漏极区域，所述第一导电型源极和漏极区域被布置在与所述栅电极的两侧相对应的所述衬底中，并且在所述栅极绝缘膜和所述衬底之间的界面之上具有升高 的结构；以及硅化物区域，所述硅化物区域被布置在所述源极和漏极区域的上方， 其中所述源极和漏极区域包括第一导电型的第一杂质，和具有比所述第一杂质的质量 小的质量的第一导电型的第二杂质，所述第一杂质的峰值浓度等于或者小于1E20原子/cm3，所述第一杂质的浓度峰值位于所述硅化物区域和衬所述底之间的界面之下，所述第二杂质的峰值浓度等于或者大于1E20原子/cm3，并且所述第二杂质的浓度峰值位于所述第一杂质的浓度峰值之上。
8.如权利要求7所述的半导体器件，其中所述第一杂质的浓度峰值位于比所述栅极绝 缘膜和所述衬底之间的界面更深的位置处，所述第二杂质的浓度峰值位于比所述栅极绝缘膜和所述衬底之间的界面更浅的位置 处，并且所述硅化物区域的底部位于比所述栅极绝缘膜和所述衬底之间的界面更浅的位置处。
9.如权利要求7所述的半导体器件，其中所述侧壁间隔物的厚度等于或者小于15nm。
10.如权利要求7所述的半导体器件，其中所述衬底是SOI衬底。
全文摘要
本发明提供一种半导体器件和制造半导体器件的方法，该方法包括第一工艺，在其浓度峰值位于比硅化物和半导体衬底之间的界面更深的位置的情况下，以等于或者小于1E14原子/cm2的浓度，在具有升高的结构的源极和漏极区域中注入第一导电型的第一杂质；第二工艺，在其峰值位于比第一杂质的浓度峰值更浅的位置的条件下，将具有比第一杂质的质量小的质量的第一导电型的第二杂质注入到源极和漏极区域；以及第三工艺，在第一和第二工艺之后将高温毫秒退火应用于半导体衬底。
文档编号H01L21/265GK102044443SQ20101051034
公开日2011年5月4日 申请日期2010年10月14日 优先权日2009年10月14日
发明者八高公一 申请人:瑞萨电子株式会社