专利名称：集成电路结构的制作方法
技术领域：
本发明涉及集成电路，且特别涉及一种含集成电路芯片及封装基板的封装集成， 以及其制造方法。
背景技术：
现今集成电路形成于半导体芯片上。为了增加产能及降低制造成本，集成电路制 造在半导体晶片中，每一晶片中含有大量相同的半导体芯片。待集成电路制造完毕后，自晶 片切割下半导体芯片并将其封装以作使用。在一般封装工艺中，首先将半导体芯片(公知技术中也称为裸片)贴附(attach) 于封装基材上。此步骤包含以物理方式将半导体芯片固定于封装基材上，及将半导体芯片 上的连接垫与封装基材上的连接垫相连接，且更使用底部填充材料(通常包含环氧树脂) 使接合更为固定。半导体芯片之间可使用倒装芯片连接或导线连接来作接合。所得的封装 体称为球栅阵列(ball grid array,BGA)模块。可整合许多不同功能的芯片于同一球栅阵 列模块中，以形成系统级封装(system-in-package)模块。图1及图2显示半导体芯片100封装至封装基材110上于各种中间阶段的剖面 图。半导体芯片100包含凸块102及其上的助熔剂(flux) 104。封装基材110包含焊料凸 块112。凸块102的位置及节距与焊料凸块112的位置及节距彼此互相准确对齐。然而，既 然封装基材110 (及/或半导体芯片100)具有多层不同材料的膜层，焊料凸块112可能会 因多层结构所产生的应力造成其位置偏移(position shift)(如箭头114所示)而造成应 力产生于这些叠层中。位置偏移会造成焊料凸块112彼此之间的节距改变，而与预设值有 所差异。因此，如图2所示，当半导体芯片100及封装基材110互相接合时，凸块102及焊 料凸块112未能准确对齐，造成有更多应力施加至半导体芯片100，且当某些凸块102与其 所对应的焊料凸块112完全错位(fully disalignment)时，可能会造成短路。
发明内容
为克服现有技术中的缺陷，本发明提供一种集成电路结构，包括一第一工件，择 自由下列组成的群组一半导体芯片及一封装基材，其中此第一工件包含多个第一凸块 下金属，分布于此第一工件的主要表面上；以及多个第一金属凸块，其中每一第一金属凸块 直接位于一个此第一凸块下金属上并与其电性连接，其中所述多个第一凸块下金属及多个 第一金属凸块之间的配置具有一叠对补偿，且至少一部分的第一凸块下金属与其对应的此 第一金属凸块具有错位。本发明也提供一种集成电路结构，包括一半导体芯片，包含多个第一凸块下金属 分布于此半导体芯片的主要表面上；一封装基材，包含多个第二凸块下金属分布于此封装 基材的主要表面上；以及多个含铜凸块，且每一含铜凸块通过焊接方式与所述多个第一凸 块下金属或所述多个第二凸块下金属其中一者电性连接，并通过非焊接方式与另一者电性 连接，且其中所述多个含铜凸块与所述多个第一凸块下金属或所述多个第二凸块下金属之间具有一叠对补偿。本发明还提供一种集成电路结构，包括一半导体芯片及一封装基材，包含多个 凸块下金属，分布于此半导体芯片的主要表面上；以及多个金属凸块，其中至少一部分的多 个凸块下金属与其下方所对应的金属凸块错位，且其中靠近此半导体芯片中央的金属凸块 与其下方所对应的金属凸块的错位较远离此半导体芯片中央的金属凸块大。本发明具有众多优点，例如可消除半导体芯片上及封装基材上凸块不对齐的情 况，且此解决方法不需增加制造成本，既然其仅包含进行一测量步骤，剩余步骤均可由步进 曝光机台自动化完成。为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出优选实施 例，并配合附图，进行详细说明。
图1及图2显示传统接合工艺接合半导体芯片及封装基材于各种中间阶段的剖面 图；图3A至图7显示依照本发明实施例凸块制造于各种中间阶段的俯视图及剖面 图；图8显示半导体基材的俯视图，其中所凸块使用叠对补偿形成；图9显示接合半导体芯片及封装基材；图10掩饰半导体芯片及封装基材的剖面图，其中半导体芯片及封装基材的凸块 皆使用叠对补偿形成；图11显示半导体芯片的俯视图，其中凸块在X及Y方向皆使用叠对补偿； 图12显示半导体芯片的俯视图，其中在形成凸块时施予叠对补偿使其旋转； 图13显示叠对补偿使用于整个晶片上的半导体芯片，其中凸块位置整体转移； 图14显示叠对补偿使用于整个晶片上的半导体芯片，其中凸块位置整体旋转； 图15显示叠对补偿使用于整个晶片上的半导体芯片，其中凸块位置整体偏移。 其中，附图标记说明如下 2 晶片10 半导体芯片12 凸块下金属 12_2 凸块下金属 14_1 凸块 16 光致抗蚀剂 18 光刻掩模 22 步进曝光机台 26 叠对补偿 42_1 凸块下金属 44 凸块 44_2 凸块 100 半导体芯片 104 助熔剂
11 半导体基材12_1 凸块下金属14 凸块14_2 凸块16， 开口边界20 叠对补偿对 介电层40 封装基材42_2 凸块下金属44_1 凸块56 叠对补偿102 凸块
110 封装基材112 焊料凸块114 偏移Pl 节距Pl， 节距
具体实施例方式本发明接下来将会提供许多不同的实施例以实施本发明中不同的特征。然而，这 些实施例并非用于限定本发明。以下所讨论的特定实施例仅用于举例本发明实施例的制造 及使用，但不限定本发明的范畴。在此，将揭示依照本发明实施例制造集成电路的新颖方法，及将举例一实施例于 制造时的各种中间阶段，并将讨论此实施例的各种变化。在本发明所举例的各种附图及实 施例中，相似参考标号代表相似元件。图3A显示半导体芯片10及封装基材40的剖面图。可知的是，所显示的半导体芯 片10及封装基材40在同一平面中仅是用于举例及比较，其事实上为分开的元件。封装基 材40制造完毕，而半导体芯片10的凸块尚未形成。半导体芯片10可包含半导体基材11及 集成电路装置(未显示)，例如形成晶体管于半导体基材11表面上。半导体芯片10也可为 翘曲的(warpage)。金属连接元件12(标记为12_1、12_2)，可为形成于半导体芯片10表面 上的凸块下金属(under bump metallurgies, UBMs)或连接垫。凸块下金属12_1、12_2之 间的节距(Pitch)为PI。图示中两元件之间的节距由两元件的中央开始测量，或也可测量 相对应的侧边。封装基材40包含金属绕线(routing metal lines)及通孔(未显示)，其 可电性连接封装基材40 —侧的焊料凸块44(标记为44_1、44_幻至另一相反侧。封装基材 40更包含金属连接元件(metallic connections) 42 (标记为42_1、42_幻，其可为凸块下金 属或连接垫。焊料凸块44形成于凸块下金属42上，在凸块下金属42_1、42_2之间的节距 为 P1，。在随后工艺步骤中，凸块14_1、14_2(未显示于图3A，请参见图6及图7)各自形成 于凸块下金属12_1、12_2上，用以各自与凸块44_1、44_2接合。因此，凸块44_1、44_2之间 所预设的节距(其可能会与凸块下金属42_1、42_2之间的节距相同)与凸块14_1、14_2之 间的节距ΡΓ相同。然而，由于封装基材40 (或可能是半导体芯片10)中因材料不同而导致 的应力(例如不同材料层的热膨胀系数的差异)，封装基材40及/或半导体芯片10可能是 歪曲的(distorted)，例如弯曲(bent)，造成节距ΡΓ与预设值有所差异。因此，在图3中， 节距Pl与节距ΡΓ不同。在本说明书中，词汇“歪曲”用于指称凸块的位置及节距的改变，其 中歪曲可包含位置的偏移、旋转、及/或任何其他三级扭曲(third-order distortion)(非 规则性的扭曲)。为了举例说明，凸块下金属12间的节距Pl小于凸块44间的节距P1’，然 而其他实施例中，节距Pl可大于或小于节距P1’。图3B显示图3A所示结构的俯视图。此 俯视图显示半导体芯片10可包含多个凸块下金属42，及封装基材40可包含多个凸块44。 图3A的剖面图来自于图:3B中沿线段3A-3A的剖面。在一实施例中，在完成封装基材40的制造后，测量凸块44间的节距(例如节距 P1’)。所测量的节距可与凸块节距的预设值比较(预设与节距Pl相同)以判断凸块44的 位置歪曲程度。接着，形成凸块14(在图5至图7中标记为凸块14_1、14_2)以使其间的节 距与所测量得到的节距ΡΓ相同。图4所示的制造步骤显示对光致抗蚀剂进行曝光(光致抗蚀剂16也可由其他掩模层来替代，例如干膜)。值得注意的是，所举例的光致抗蚀剂16 形状是在曝光及显影后的形状，而非仅进行曝光时的形状。光致抗蚀剂16定义出凸块14 的图案及位置(图6及图7)。在一实施例中，使用光刻掩模18来对光致抗蚀剂16进行曝 光，此光刻掩模18包含可使光穿透的透明图案及阻挡光的不透明图案。此光刻掩模18的 图案不会考虑封装基材40中歪曲的凸块。因此，所定义的凸块14的图案间的节距仍为P1。为了确保直接形成在凸块下金属12_1、12_2上的凸块对齐凸块44_1、44_2，欲形 成在凸块下金属12_1、12_2上的凸块需具有节距P1’。因此，在对光致抗蚀剂16进行曝光 时，于此曝光步骤中施予叠对补偿(overlay offset)，其中叠对补偿(标记为倾斜箭头20) 由进行曝光的装置来进行，例如图示所举例的步进曝光机台(st印per) 22。此叠对补偿使曝 光后的光致抗蚀剂16具有与光刻掩模的节距Pl不同的节距ΡΓ。如未施予叠对补偿，光致 抗蚀剂16中的开口边界将位在如16’所示的位置。如节距ΡΓ大于节距P1，叠对补偿将造 成图案扩张(尺寸缩放(scaling)的一种)。在其他实施例中，依照凸块44的位置歪曲程 度，可调整步进曝光机台22以使叠对补偿造成光致抗蚀剂16中的曝光图案缩小、旋转及/ 或其他三度空间的扭曲。参见图5，由例如电镀形成凸块14 (标记为14_1、14_2)。凸块14可由镀铜(plated copper)形成，且更可包含镀镍层(未显示)于此镀铜层上。再者，也可形成一电镀焊料薄 层(未显示)于此镀镍层上。在形成凸块14之后，移除光致抗蚀剂16，最终结构如图6所 示。可知的是，由于叠对补偿，凸块14及凸块44具有相同的节距ΡΓ，因此凸块14及凸块 44的接合可无任何错位。此外，更可观察到凸块14与其所对应的下方的凸块下金属12无 任何错位。图7显示本发明另一实施例，其中凸块14为焊料凸块，用以取代图5及图6的铜 凸块。在形成焊料凸块14时，也可由施予叠对补偿来定义焊料凸块14的位置。此叠对补 偿可在对光致抗蚀剂(未显示)进行图案化时施予，光致抗蚀剂可为用以图案化介电层M 的光致抗蚀剂。借此，凸块下金属12与凸块14接合。施予叠对补偿的细节基本上如同前 述，故在此不再重复赘述。图8显示以图3至图7的步骤制造的半导体芯片10的俯视图。为了显示叠对补 偿的效果，以实线所示的图案为经过叠对补偿的图案，且为经上述步骤制造的图案。以虚线 圆圈所示的图案为不经叠对补偿的图案，且此图案仅为光刻掩模18的图案(图4)。虚线圆 圈的位置亦为凸块下金属12的位置。值得注意的是，凸块14间的节距在在X方向上具有 尺寸补偿。图9显示半导体芯片10与封装基材40的接合。随着在形成凸块14时施予叠对 补偿，凸块14准确对齐其所对应的凸块44。在形成如图9所示的结构后，在凸块44及/或 14中的焊料回流以形成封装总成。图10显示本发明另一实施例的剖面图，其中不仅对半导体芯片10施予叠对补偿， 且对封装基材40施予额外的叠对补偿。在此实施例中，结合形成凸块14时的叠对补偿及形 成凸块44时的额外的叠对补偿，可以抵销半导体芯片10及封装基材40之间的位置/节距 的差异，因此凸块14及44可互相对齐。凸块44可具有与凸块14相同或不同的结构，用于施 予叠对补偿至凸块44的工艺，基本上与前述相同。值得注意的是，对于凸块14的叠对补偿 (标记为箭头26)及对于凸块44时的叠对补偿(标记为箭头56所示)为相反(inversed)的。亦即，如叠对补偿沈是使凸块14间的节距增加，则叠对补偿56是使凸块44间的节距 缩短，反之亦然。图11及图12显示另两种可能的实施例。图11显以二维的叠对补偿形成凸块14， 其对半导体芯片10 (或封装基材40)的X及Y方向施予叠对补偿。再者，可能会发生凸块 14及44的错位需要旋转凸块14及/或44凸块的情况。图12显示的实施例中，对凸块14 及/或44施予叠对补偿，使其相较于其所预设的位置及相较于其下方元件(例如凸块下金 属12)的方向有所旋转。可知的是，仍有多种变化例可用以实施本发明的实施例。例如，可在形成凸块14 及/或44时施予叠对补偿，但不对例如凸块下金属12及/或42的下层元件(underlying features)施予叠对补偿，以使制造成本得以降低。然而，在另一实施例中，可在形成一或多 个例如凸块下金属12及/或42的下层元件时施予叠对补偿，然所剩余的下层元件不施予 任何叠对补偿。在又一实施例中，可结合各种叠对补偿，例如扩展、缩减、旋转及三级扭曲， 以使凸块14及凸块44尽可能的对齐。叠对补偿可施予至整个在晶片中的全部芯片或仅施予至晶片中的部分芯片。当使 用步进曝光机台22 (参见图4)以曝光光致抗蚀剂16时，在同一晶片中的每一半导体芯片 10皆需曝光。因此，为了对每一半导体芯片10进行曝光，可单独对半导体芯片进行叠对补 偿，或对全部芯片进行叠对补偿。图13至图15更显示对同一晶片中多个芯片进行总体性 叠对补偿的各阶段。在图13中，晶片2中的半导体芯片10的歪曲程度皆相同，且在全部芯 片中形成凸块14(未显示)时皆施予相同的叠对补偿(称为位置转移)。在图14中，晶片 2中的半导体芯片10具有不同的旋转的歪曲，靠近晶片2中央的芯片相较于远离晶片2中 央的芯片具有较小的旋转的歪曲。因此，进行对称的旋转补偿。在图15中，晶片2中的半 导体芯片10具有不同的偏移的歪曲，靠近晶片2中央的芯片较远离晶片2中央的芯片具有 较小的移位歪曲(shift distortions).因此，进行对称的尺寸调整，以使对靠近晶片中央 的芯片施予较小的叠对补偿，而对远离晶片中央的芯片施予较大的叠对补偿。本发明具有众多优点，例如可消除半导体芯片上及封装基材上凸块不对齐的情 况，且此解决方法不需增加制造成本，既然其仅包含进行一测量步骤，剩余步骤均可由步进 曝光机台自动化完成。虽然本发明已以数个优选实施例公开如上，然其并非用以限定本发明，任何所属 技术领域中的普通技术人员，在不脱离本发明的精神和范围内，当可作任意的更动与润饰， 因此本发明的保护范围当视随附的权利要求所界定的保护范围为准。此外，本领域普通技 术人员将可依照本发明所揭示的现有或未来所发展的特定程序、机器、制造、物质的组合、 功能、方法或步骤达成相同的功能或相同的结果。因此本发明的保护范围包含这些程序、机 器、制造、物质的组合、功能、方法或步骤。再者，每一权利要求皆可视为建构一单独的实施 例，且各权利要求及实施例的结合皆在本发明的范围中。
权利要求
1.一种集成电路结构，包括一第一工件，择自一半导体芯片及一封装基材所组成的群组，其中该第一工件包含多个第一凸块下金属，分布于该第一工件的主要表面上；以及多个第一金属凸块，其中每一第一金属凸块直接位于一个该第一凸块下金属上并与其 电性连接，其中所述多个第一凸块下金属及所述多个第一金属凸块之间的配置具有一叠对 补偿，且至少一部分的第一凸块下金属与其对应的所述第一金属凸块具有错位。
2.如权利要求1所述的集成电路结构，其中该叠对补偿包含尺寸补偿，所述多个第一 金属凸块具有第一节距，及其所对应的第一凸块下金属具有与该第一节距不同的第二节 1距。
3.如权利要求1所述的集成电路结构，其中该叠对补偿包含旋转补偿，所述多个第一 金属凸块配置于相对于所述多个第一凸块下金属有所旋转的位置。
4.如权利要求1所述的集成电路结构，其中靠近该第一工件中央的金属凸块与其下方 所对应的所述第一金属凸块的错位较远离该第一工件中央的金属凸块大。
5.如权利要求1所述的集成电路结构，还包含一第二工件，其中该第二工件与该第一工件通过所述多个第一金属凸块接合，且其中 该第二工件包含多个第二凸块下金属，且每一所述第二凸块下金属与一个所述第一金属凸 块接合，其中该第二工件还包含多个第二金属凸块，所述多个第二凸块下金属与所述多个第二 金属凸块具有额外的叠对补偿，且每一第一金属凸块与其所对应的第二金属凸块对齐。
6.一种集成电路结构，包括一半导体芯片，包含多个第一凸块下金属分布于该半导体芯片的主要表面上；一封装基材，包含多个第二凸块下金属分布于该封装基材的主要表面上；以及多个含铜凸块，且每一含铜凸块通过焊接方式与所述多个第一凸块下金属或所述多个 第二凸块下金属其中一者电性连接，并通过非焊接方式与另一者电性连接，且其中所述多 个含铜凸块与所述多个第一凸块下金属或所述多个第二凸块下金属之间具有一叠对补偿。
7.如权利要求6所述的集成电路结构，其中该叠对补偿介于所述多个含铜凸块及所述 多个第一凸块下金属之间或介于所述多个含铜凸块及所述多个第二凸块下金属之间。
8.如权利要求6所述的集成电路结构，还包含一额外的叠对补偿介于所述多个第一及 第二凸块下金属两者的剩余未有叠对补偿者与所述多个含铜凸块之间。
9.一种集成电路结构，包括一半导体芯片及一封装基材，包含多个凸块下金属，分布于该半导体芯片的主要表面上；以及多个金属凸块，其中至少一部分的多个凸块下金属与其下方所对应的金属凸块错位， 且其中靠近该半导体芯片中央的金属凸块与其下方所对应的金属凸块的错位较远离该半 导体芯片中央的金属凸块大。
10.如权利要求9所述的集成电路结构，其中所述多个金属凸块以一第一尺寸为节距 分布，且所述多个凸块下金属以一不同于该第一尺寸的第二尺寸为节距分布。
11.如权利要求9所述的集成电路结构，其中所述多个金属凸块相对于所述多个凸块 下金属有所旋转。
全文摘要
本发明提供一种集成电路结构，包括一第一工件，其择自一半导体芯片及一封装基材所组成的群组，其中该第一工件包含多个第一凸块下金属，分布于此第一工件的主要表面上；以及多个第一金属凸块，其中每一第一金属凸块直接位于一个此第一凸块下金属上并与其电性连接，其中所述多个第一凸块下金属及多个第一金属凸块之间的配置具有一叠对补偿，且至少一部分的第一凸块下金属与其对应的此第一金属凸块具有错位。本发明具有众多优点，例如可消除半导体芯片上及封装基材上凸块不对齐的情况，且此解决方法不需增加制造成本，既然其仅包含进行一测量步骤，剩余步骤均可由步进曝光机台自动化完成。
文档编号H01L23/00GK102044501SQ20101051286
公开日2011年5月4日 申请日期2010年10月8日 优先权日2009年10月20日
发明者余振华, 刘重希, 郭宏瑞 申请人:台湾积体电路制造股份有限公司