专利名称：集成电路装置的制造方法
技术领域：
本发明涉及一种集成电路装置的制造方法，特别是涉及一种利用硬屏蔽层以制造集成电路装置的制造方法。
背景技术：
半导体集成电路工业经历了十分快速的成长。在半导体集成电路技术的演进过程中，功能性密度(functional density，意即芯片上每单位面积所具有的组件数目)在几何尺寸(在制造工艺下所能制造的最小组件或线宽)的缩小下，持续地上升。组件尺寸的下降使产能效率提升，并减少面积成本。但是相对的，制造工艺的复杂度也跟着升高，制造工艺技术也需持续的进步，以达成上述的优点。由此可见，上述现有的集成电路装置的制造方法在制造、加工与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般制造方法又没有适切的方法能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的集成电路装置的制造方法，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。
发明内容
本发明的主要目的在于，克服现有的集成电路装置的制造方法存在的缺陷，而提供一种新的利用硬屏蔽层以制造集成电路装置的制造方法，所要解决的技术问题是使其提供一种集成电路装置的制造方法，包含下列步骤提供基板；形成物质层(material layer)在基板上；形成硬屏蔽图形(hard mask pattern)在物质层上；形成多个间隙壁在硬屏蔽图形的多个侧壁上，其中硬屏蔽图形及间隙壁形成组合硬屏蔽特征图样(feature)； 以及利用组合硬屏蔽特征图样做为刻蚀(蚀刻)屏蔽，对物质层进行图案化，非常适于实用。本发明的另一目的在于，提供一种新的利用硬屏蔽层以集成电路装置的制造方法，所要解决的技术问题是使其提供一种集成电路装置的制造方法，包含下列步骤提供半导体基板；形成物质层在半导体基板上；形成硬屏蔽层在物质层上；对硬屏蔽层进行图案化，以形成图案化特征图样；形成多个间隙壁在图案化特征图样的多个侧壁上，其中间隙壁及图案化特征图样形成组合硬屏蔽图形；以及利用组合硬屏蔽图形做为刻蚀屏蔽，对物质层进行图案化，从而更加适于实用。本发明的再一目的在于，提供一种新的利用硬屏蔽层以集成电路装置的制造方法，所要解决的技术问题是使其提供一种集成电路装置的制造方法，包含下列步骤提供半导体基板；形成多个栅极物质层在半导体基板上；形成硬屏蔽层在栅极物质层上；对硬屏蔽层进行图案化，以形成硬屏蔽图形；形成含碳的间隙壁层在硬屏蔽图形及半导体基板上， 其中含碳间隙壁层具有对刻蚀过程的高抗蚀性；对间隙壁层进行回蚀以形成多个间隙壁在硬屏蔽图形的多个侧壁上，其中间隙壁及间隙壁层形成组合硬屏蔽图形；利用组合硬屏蔽图形做为刻蚀屏蔽，对栅极物质层进行刻蚀，以形成栅极结构；在半导体基板进行斜向离子注入(布植)(tilt-angle ionimplantation)；在半导体基板进行多个制造工艺，其中制造工艺包含刻蚀；以及在半导体基板进行外延(磊晶)成长(印itaxy growth)，以形成邻接在栅极结构的多晶层，从而更加适于实用。本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一基板；形成一物质层在该基板上；形成一硬屏蔽图形在该物质层上；形成多个间隙壁在该硬屏蔽图形的多个侧壁上，其中该硬屏蔽图形及上述间隙壁形成一组合硬屏蔽特征图样；以及利用该组合硬屏蔽特征图样做为一刻蚀屏蔽，对该物质层进行图案化。本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。前述的集成电路装置的制造方法，其中所述的形成上述间隙壁的步骤更包含形成一间隙壁层在该硬屏蔽图形及该基板上；以及对该间隙壁层进行回蚀。前述的集成电路装置的制造方法，其中所述的该间隙壁层为一含碳层，上述间隙壁为碳氮化硅、碳化硅、碳氧化硅或其组合。前述的集成电路装置的制造方法，其中所述的该回蚀的步骤是为一等离子体刻蚀。前述的集成电路装置的制造方法，其中所述的上述间隙壁具有一介于1纳米至6 纳米的范围的宽度。前述的集成电路装置的制造方法，其中所述的该硬屏蔽图形具有一第一宽度且上述间隙壁具有一第二宽度，该第二宽度与该第一宽度的一比例介于1/30至1/5之间。本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一半导体基板；形成一物质层在该半导体基板上；形成一硬屏蔽层在该物质层上；对该硬屏蔽层进行图案化，以形成一图案化特征图样；形成多个间隙壁在该图案化特征图样的多个侧壁上，其中上述间隙壁及该图案化特征图样形成一组合硬屏蔽图形；以及利用该组合硬屏蔽图形做为一刻蚀屏蔽，对该物质层进行图案化。本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。前述的集成电路装置的制造方法，其中所述的该物质层为一栅电极层。前述的集成电路装置的制造方法，其中所述的上述间隙壁具有一介于1纳米至6 纳米的范围的宽度。前述的集成电路装置的制造方法，其中所述的该硬屏蔽层为氧化硅、氮氧化硅或其组合。前述的集成电路装置的制造方法，其中所述的上述间隙壁为碳氮化硅、碳化硅、碳
氧化硅或其组合。本发明的目的及解决其技术问题另外再采用以下技术方案来实现。依据本发明提出的一半导体基板；形成多个栅极物质层在该半导体基板上；形成一硬屏蔽层在该栅极物质层上；对该硬屏蔽层进行图案化，以形成一硬屏蔽图形；形成一含碳之间隙壁层在该硬屏蔽图形及该半导体基板上，其中该含碳间隙壁层具有对一刻蚀过程的一高抗蚀性；对该间隙壁层进行回蚀以形成多个间隙壁在该硬屏蔽图形的多个侧壁上，其中上述间隙壁及该间隙壁层形成一组合硬屏蔽图形；利用该组合硬屏蔽图形做为一刻蚀屏蔽，对该栅极物质层进行刻蚀，以形成一栅极结构；在该半导体基板进行一斜向离子注入；在该半导体基板进行多个制造工艺，其中上述制造工艺包含刻蚀；以及在该半导体基板进行一外延成长，以形成邻接在该栅极结构的一多晶层。本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。前述的集成电路装置的制造方法，其中所述的该间隙壁层进行回蚀步骤为一等离子体刻蚀。本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，本发明的主要技术内容如下提供一种集成电路装置的制造方法，包含下列步骤提供基板；形成物质层(material layer)在基板上；形成硬屏蔽图形(hard mask pattern)在物质层上；形成多个间隙壁在硬屏蔽图形的多个侧壁上，其中硬屏蔽图形及间隙壁形成组合硬屏蔽特征图样(feature)；以及利用组合硬屏蔽特征图样做为刻蚀屏蔽，对物质层进行图案化，非常适于实用。本发明还提供一种集成电路装置的制造方法，包含下列步骤提供半导体基板；形成物质层在半导体基板上；形成硬屏蔽层在物质层上；对硬屏蔽层进行图案化， 以形成图案化特征图样；形成多个间隙壁在图案化特征图样的多个侧壁上，其中间隙壁及图案化特征图样形成组合硬屏蔽图形；以及利用组合硬屏蔽图形做为刻蚀屏蔽，对物质层进行图案化，从而更加适于实用。本发明另外还提供一种集成电路装置的制造方法，包含下列步骤提供半导体基板；形成多个栅极物质层在半导体基板上；形成硬屏蔽层在栅极物质层上；对硬屏蔽层进行图案化，以形成硬屏蔽图形；形成含碳之间隙壁层在硬屏蔽图形及半导体基板上，其中含碳间隙壁层具有对刻蚀过程的高抗蚀性；对间隙壁层进行回蚀以形成多个间隙壁在硬屏蔽图形的多个侧壁上，其中间隙壁及间隙壁层形成组合硬屏蔽图形；利用组合硬屏蔽图形做为刻蚀屏蔽，对栅极物质层进行刻蚀，以形成栅极结构；在半导体基板进行斜向离子注入(tilt-angle ionimplantation)；在半导体基板进行多个制造工艺，其中制造工艺包含刻蚀；以及在半导体基板进行外延成长(印itaxy growth)，以形成邻接在栅极结构的多晶层，从而更加适于实用。借由上述技术方案，本发明集成电路装置的制造方法至少具有下列优点及有益效果在半导体集成电路技术的演进过程中，功能性密度在几何尺寸的缩小下持续地上升。组件尺寸的下降使产能效率提升，并减少面积成本。因此，本发明在于借此间隙壁的形成，以在组件尺寸的下降的情况仍能维持精确的组件尺寸或线宽。上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段， 而可依照说明书的内容予以实施，并且为了让本发明的上述和其它目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
图1是本发明集成电路装置的制造方法的一实施例的流程图。图2至图11是本发明集成电路装置的制造方法，根据图1的流程图所绘示的制造方法的不同阶段中，集成电路装置的侧剖面图。100:制造方法102、104、106 步骤200 半导体组件200A :p型金氧半晶体管200B :n型金氧半晶体管210 基板
212:隔离区216:栅导电层218,218'硬屏蔽层222 覆盖层224 偏移间隙壁228 :n型应变源/漏极区232 :n型轻掺杂源/漏极区240 :p型应变源/漏极区
216’ 栅电极 220 光刻胶图形 222’ 间隙壁 226,236 凹槽
214,214'栅介电层
230、238 保护结构
234 φ型袋形区
242 :p型轻掺杂源/漏极区244 :n型袋形区
具体实施例方式为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的集成电路装置的制造方法其具体实施方式
、制造方法、步骤、特征及其功效，详细说明如后。本发明内容在此揭露数个不同的实施例，以实现本发明内容的技术特征。一些组件及配置方式在后描述，以对本发明内容简化说明。虽然本发明内容已以实施方式揭露如下，然其并非用以限定本发明内容。举例来说，形成一第一特征层在一第二特征层的描述， 可能包含使第一及第二特征层直接接触形成的实施方式，也可能包含第一及第二特征层之间具有其它特征层，而未直接接触形成的实施方式。除此之外，在不同的实施例中，也可能重复部份组件的参考编号或是代号，其目的是在于简化说明，而并非用以暗示不同实施例间的结构间的关联。请同时参阅图1及图2-图11，根据这些图式，制造方法100及半导体组件 200将一起搭配说明。半导体装置200可能是一个集成电路或是其一部份，并包含内存单元及/或逻辑电路。半导体装置200可能包含主动组件如金氧半场效应晶体管 (metal-oxide semiconductor field effecttransistors ;M0SFET)、互补式金氧半晶体管
(complementary metal-oxidesemiconductor transistors ；CMOS)、高电压晶体管及/或高
频晶体管，也可能包含其它适合的组件或是上述组件的组合。半导体装置200也可能包含被动组件如电阻、电容、电感及/或保险丝(fuse)。此外，制造方法100之前、之后及之内也可增加额外的步骤，在不同的实施例中，制造方法100中的部份步骤，也可被取代或是取消。在不同的实施例中，半导体装置200的部份特征层也可被取代或是取消。
请首先参阅图1及图2，制造方法100包含步骤102，以提供基板210。在本实施例中，基板200为包含硅的半导体基板。在其它实施例中，基板210可包含基本的半导体物质，如晶状硅及/或锗。基板210也可为复合的半导体物质，如碳化硅、砷化镓(gallium arsenide ；GaAs)、憐化嫁(galIiumphosphide ；GaP)、憐化铟(indium phosphide ；InP)、石申化铟(indiumarsenide ；InAs)及 / 或锑化铟(indium antimonide ；InSb)。基板 210 也可为掺杂质的半导体物质，包含硅锗(SiGe)、磷砷化镓(GaAsP)、砷化铟铝(AlInAs)、砷化镓铝(AWaAs)、砷化镓铟(GaInAs)、磷化镓铟(feJnP)及/或磷砷化镓铟(GaInAsP)或上述的组合。掺杂质的半导体物质可包含浓度具有渐次在不同处分布的硅锗层。掺杂质的硅锗层可形成在硅基板上。并且，硅锗层可为应变硅锗层。更进一步地，半导体基板可为绝缘底半导体(semiconductor on insulator ；SOI) 在部份实施例中，半导体基板也可包含掺杂的多晶层。在其它实施例中，硅基板可为包含多层的复合式半导体结构。基板210可依设计需求而包含多个掺杂区域(如ρ型阱或η型阱)。掺杂区域可由P型的掺杂物如硼或是二氟化硼(BF2)及/或η型的掺杂物如磷或砷。注入区可直接形成在基板210上、形成在η型阱区、形成在ρ型阱区、形成在双阱结构或形成在抬升结构 (raised structure)中。半导体基板210可更包含不同的主动区域，如用以形成N型金氧半晶体管的区域及用以形成P型金氧半晶体管的区域。需注意的是，半导体装置200也可由互补式金氧半晶体管制造工艺形成，因此部份制造工艺不再此详述。在基板210中，一个隔离区212被形成以定义并隔离基板210上不同的主动区域， 在本实施例中，是用以隔离N型金氧半晶体管区域及P型金氧半晶体管区域。隔离区212 可利用如浅沟槽隔离(shallow trenchisolation ；STI)或是硅局部氧化(local oxidation of silicon ；LOCOS)的隔离技术，以定义并电性隔离这些主动区域。在本实施例中，隔离区 212包含浅沟槽隔离结构。隔离区212包含氧化硅、氮化硅、氮氧化硅、其它适合的物质或是上述物质的组合。隔离区212可由适合的制造工艺形成。一实施例中，形成隔离区212的制造工艺可由包含光显影(photolithography)、在基板刻蚀(如干式及/或湿式刻蚀)出一沟槽并以一个或多个介电物质填充沟槽(如化学气相沉积法，chemical vapordeposition ； CVD)的方式达成。在部份实施例中，被填满的沟槽可能含多层的结构，如填充有氮化硅及/ 或氧化硅的热氧化衬垫层(thermal oxideliner layer)。接着，研磨制造工艺，如化学机械研磨法(chemical mechanicpolishing)，可被用以去除突出在基板表层外的介电物质，并产生一个平整的表面。不同的栅极物质可被用以形成在基板210上。在本实施例中，栅极物质可包含栅介电层214以与门导电层(或门电极)216。栅介电层214可由任何可行的制造工艺形成在基板上，并视情况具有适当的厚度。栅介电层214包含介电物质如氧化硅、氮氧化硅、氮化硅、高介电常数物质层、其它适合的介电物质及/或上述物质的组合。在不同的实施例中，高介电常数物质可包含二氧化铪(Hf02)、硅氧化铪(HfSiO)、氮氧化硅铪(HfSiON)、氧化铪钽(HfTaO)、氧化钛铪(HfTiO)、氧化锆铪(HfZrO)、其它适合的高介电常数物质及/或上述物质的组合。栅介电层可包含一多层结构。在本实施例中，栅介电层214包含界面层 (interfacial layer)以及形成在其上的一个高介电常数物质层。界面层包含由热制造工艺或原子层沉积(atomiclayer deposition ；ALD)方式所长成的二氧化硅层。高介电常数物质层可由适合的制造工艺，包含原子层沉积法来形成。栅导电层216可由任何可行的制造工艺形成在栅介电层214上，并视情况具有适当的厚度。在本实施例中，栅导电层216为多晶硅(polycrystalline silicon)层。多晶硅层可由掺杂物质而具有适当的导电性。在其它实施例中，如多晶硅层在后续制造工艺中将形成假栅结构及进行栅取代过程，则不一定需要被掺杂。在一实施例中，栅导电层216可包含具有适当的功函数(work function)的导电层，因此可被称为功函数层。功函数层可包含任何适当的物质，以具有可增加半导体组件效率的适当功函数。举例来说，如是要用在 P型金氧半晶体管的P型功函数金属，则以氮化钛(TiN)或是氮化钽(TaN)为佳。而另一方面，如是要用在η型金氧半晶体管的η型功函数金属，则以钽(Ta)、钛铝(TiAl)、氮化钛铝 (TiAlN)或氮碳化钽(TaCN)为佳。功函数层可包含掺杂的导电氧化物。栅导电层216也可包含其它形成在功函数层上的导电物质，如铝、铜、钨、合金、金属硅化物、其它适合导电物质及/或上述物质的组合。栅导电层216可由适合的技术形成，如化学气相沉积法、物理气相沉积法、原子层沉积法、高密度等离子体化学气相沉积法、平坦化制造工艺、其它适合的制造工艺及/或上述制造工艺的组合。在步骤104，硬屏蔽层218可由任何适合的制造工艺形成在栅极物质层(如栅介电层214与栅导电层216)上。硬屏蔽层218可包含任何适合的硬屏蔽物质。在一实施例中，硬屏蔽物质包含二氧化硅。在一实施例中，二氧化硅由等离子体辅助式化学气相沉积法 (plasma enhanced chemicalvapor deposition ;PECVD)。更进一步地，二氧化娃可由氧气及硅甲烷(SiH4)共同形成。在另一实施例中，硬屏蔽物质可包含氮氧化硅，并也由等离子体辅助式化学气相沉积法形成。更进一步地，氮氧化硅可由硅甲烷、氮气、氧化二氮(N20) 或上述的组合共同形成。硬屏蔽层218具有一介于100埃至1200埃的范围的厚度。请参阅图3，光刻胶图形220形成在硬屏蔽层218上。举例来说，一个光刻胶层可由适合的制造工艺，如旋转涂布(spin-on coating)的方式，经由图案化后形成光刻胶图形 220。并且，抗反射覆盖(anti-reflectivecoating ;ARC)层可形成在硬屏蔽层218上及光刻胶图形220下，以辅助后续的图案化步骤。光刻胶图形220的图样可借此现有习知的的干式刻蚀转换至底下的硬屏蔽层218，而形成硬屏蔽层218’。硬屏蔽层218’可具有介于10 纳米至30纳米的范围的线宽D1。光刻胶图形220在完成刻蚀后即被移除。请参阅图4，覆盖层222接着被形成在硬屏蔽层218之上。在不同的实施例中，覆盖层222为均勻保角(conformal)的覆盖，且具有介于1纳米至6纳米的范围的宽度。在一实施例中，覆盖层222对后续的湿式刻蚀及/或是干式刻蚀，具有较硬屏蔽层218为高的抗蚀性。在其它实施例中，覆盖层222为含碳层。在另一实施例中，覆盖层222包含氮碳化硅、碳化硅、碳氧化硅或上述物质的组合。覆盖层222可由物理、化学气相沉积法或其它适合的制造工艺形成。请参阅图1及图5，制造方法100的步骤106提供间隙壁222’的形成。间隙壁222’ 是在移除形成在栅导电层216上以及硬屏蔽层218’表面的部份覆盖层222后，由剩余部份覆盖在硬屏蔽层218’的侧壁上的覆盖层222形成。形成间隙壁222’的制造工艺是由等离子体的干式刻蚀形成。间隙壁222’可具有介于1纳米至6纳米的范围的宽度D2，或是其它适合制造工艺需要的宽度。在一实施例中，D2与Dl的比值约介于1/30至1/5间。硬屏蔽层218’的表面在形成间隙壁222’时将有部份被侵蚀掉。然而硬屏蔽层 218’的侧壁将由于间隙壁222’的形成，而不会在形成间隙壁222’时或是在后续的刻蚀制造工艺中遭到损伤或影响。因此，设计好的宽度Dl将可确保不受影响。如上所述，覆盖层 222具有较高的抗蚀性，因此宽度D2在后续的湿式及/或干式刻蚀中受到的影响也较小。 硬屏蔽层218’及两个侧壁上的间隙壁222’将形成组合硬屏蔽图形，并具有较精准的线宽总和 Dl+D2*20请参阅图6，借此利用组合硬屏蔽图形做为刻蚀屏蔽，包含干式刻蚀、湿式刻蚀及 /或其它的刻蚀方式(如反应式离子刻蚀，reactive ion etching ；RIE)的刻蚀制造工艺， 将被用以形成P型金氧半晶体管200A及η型金氧半晶体管200Β的栅极结构。各栅极结构包含覆盖在栅介电层214’上的栅电极216’。栅极结构具有一由硬屏蔽图形定义的目标宽度。形成间隙壁222’、栅电极216’与门介电层214’的制造工艺，可在一刻蚀室(etchingchamber)中由单一的刻蚀制造工艺，或是在多个刻蚀室中由各自独立的多个刻蚀制造工艺完成。请参阅图7，偏移间隙壁2 形成并覆在ρ型金氧半晶体管200A及η型金氧半晶体管200Β的侧壁上以及组合硬屏蔽图形的外部侧壁上。在一实施例中，偏移间隙壁 (未绘示)是由毯覆介电层在P型金氧半晶体管200Α及η型金氧半晶体管200Β的栅极结构、组合硬屏蔽图形及基板210上后，在对介电层进行刻蚀而得。介电层可包含氮化硅、 氧化硅、碳化硅、氮氧化硅、其它适合的物质及/或上述物质的组合。介电层的厚度可介于100埃至300埃之间。介电层可借此等离子体辅助式化学气相沉积法、低压化学气相沉积法(low-pressure chemical vapor d印osition ;LPCVD)、次大气压化学气相沈积法 (sub-atmospheric chemical vapor exposition ;SACVD)、原子层沉积法或其它类似的方式形成。图样化可以由湿式刻蚀、干式刻蚀及/或其组合进行。在较佳实施例中，介电层可由干式刻蚀来进行图样化。更佳地，介电层可由非等向性干式刻蚀来进行图样化。请参阅图8，凹槽2 可选择性的在η型金氧半晶体管200Β的栅极结构各侧边的基板210上形成。当η型金氧半晶体管200Β被图案化以形成凹槽226时，ρ型金氧半晶体管200Α可为一保护结构230，如一光刻胶图形，所覆盖。因此，此时ρ型金氧半晶体管200Α 的侧边并未形成凹槽。凹槽2 可由任何适合的制造工艺形成，并实质上与η型金氧半晶体管200Β的栅极结构上的偏移间隙壁224的边缘对齐。凹槽2 可由选择性刻蚀制造工艺形成。其中刻蚀制造工艺可包含一个或多个湿式刻蚀及/或干式刻蚀。接着，保护结构 230可由一移除步骤去除。请参阅图9，η 型应变源 / 漏极(η-type strained source/drain ；NSSD)区 228 可由任何适合的制造工艺形成在图8的凹槽2 上。在一实施例中，η型应变源/漏极区 2 可由一个或多个外延成长步骤形成，并视情况具有适当的厚度。在一实施例中，η型应变源/漏极区228的厚度约为200埃。外延成长步骤可包含化学气相沉积法(气相外延， vapor-phase 印itaxy ;VPE，及 / 或超高真空化学气相沉积法，ultra-high vacuum CVD ； UHV-CVD)、分子束外延法(molecular beam epitaxy)及/或其它适合的制造工艺。外延成长步骤可使用气体及/或液体的前驱物(precursor)，以与基板210的化合物起反应。η型应变源/漏极区2 中可包含任何适合的物质，如外延成长的硅、碳化硅或其组合。后续可执行一清洗步骤，如以稀释氢氟酸(DHF)溶液进行。接着，在基板210上进行多个注入制造工艺。此些注入制造工艺可形成多个对应的掺杂区。掺杂区可包含不同的掺杂浓度，并由多个注入制造工艺形成。在一实施例中，η 型轻掺杂源/漏极区(η-type lightly dopedsource/drain ;NLDD) 232可由一个或多个离子注入制造工艺形成在η型应变源/漏极区2 之中或之下。η型轻掺杂源/漏极区232 实质上对齐在η型金氧半晶体管200Β的栅极结构上的偏移间隙壁224的边缘。在另一实施例中，P型袋形区(pocket region) 234可由一个或多个离子注入制造工艺形成，以邻接在η型应变源/漏极区228，并位于偏移间隙壁2Μ之下。形成η型轻掺杂源/漏极区232 或P型袋形区234的注入制造工艺，可由任意角度的斜向的注入完成。在一实施例中，斜角约为25度至30度间。请参阅图10，凹槽236形成在ρ型金氧半晶体管200Α的栅极结构各侧边的基板 210上形成。当ρ型金氧半晶体管200Α被图案化以形成凹槽236时，η型金氧半晶体管200B可为一保护结构238，如一光刻胶图形，所覆盖。凹槽236可由任何适合的制造工艺形成，并实质地与P型金氧半晶体管200A的栅极结构上的偏移间隙壁224的边缘对齐。凹槽 236可由选择性刻蚀制造工艺形成。其中刻蚀制造工艺可包含一个或多个湿式刻蚀及/或干式刻蚀。接着，保护结构238可由一移除步骤去除。请参阅图11，ρ 型应变源 / 漏极(p-type strained source/drain ；PSSD)区 240 可由任何适合的制造工艺形成在图10的凹槽236上。在一实施例中，ρ型应变源/漏极区 240可由一个或多个外延成长步骤形成，并视情况具有适当的厚度。在一实施例中，ρ型应变源/漏极区240的厚度约为200埃。外延成长步骤可包含化学气相沉积法(气相外延，及 /或超高真空化学气相沉积法)、分子束外延法及/或其它适合的制造工艺。外延成长步骤可使用气体及/或液体的前驱物，以与基板210的化合物起反应。ρ型应变源/漏极区240 中可包含任何适合的物质，如外延成长的硅、碳化硅或其组合。后续可执行一清洗步骤，如以稀释氢氟酸溶液进行。接着，在基板210上进行多个注入制造工艺。此些注入制造工艺可形成多个对应的掺杂区。掺杂区可包含不同的掺杂浓度，并由多个掺杂制造工艺形成。在一实施例中，P 型轻掺杂源/漏极区(p-type lightly dopedsource/drain ;PLDD) 242可由一个或多个离子注入制造工艺形成在P型应变源/漏极区240之中。ρ型轻掺杂源/漏极区242实质上对齐在P型金氧半晶体管200A的栅极结构上的偏移间隙壁224的边缘。在另一实施例中， η型袋形区(pocket region) 244可由一个或多个离子注入制造工艺形成，以邻接在ρ型应变源/漏极区M0，并位于偏移间隙壁2M之下。形成ρ型轻掺杂源/漏极区242或η型袋形区Μ4的注入制造工艺，可由任意角度的斜向的注入完成。在一实施例中，斜角约为25 度至30度间。ρ型金氧半晶体管200Α及η型金氧半晶体管200Β的源极/漏极区可由现有习知的的注入制造工艺形成在基板210上。一个或多个接点，如金属硅化物区，也可由任何适合的制造工艺形成在源极/漏极区上。接着可进行一栅极取代制造工艺。举例来说，金属栅极可用以取代P型金氧半晶体管200Α及η型金氧半晶体管200Β的栅极结构的栅电极216’ (即多晶硅栅极层)。具有第一功函数的第一金属栅极可形成在η型金氧半晶体管200Β的栅极结构，而具有第二功函数的第二金属栅极可形成在P型金氧半晶体管200Α的栅极结构。金属栅极可包含任何适合的物质如铝、铜、钨、钛、钽、铝钽、氮化铝钽、氮化钛、氮化钽、镍硅化物、钴硅化物、银、碳化钽、氮化钽硅、氮碳化钽、钛铝、氮化钛铝、氮化钨、金属化合物、其它适合的物质及/或上述物质的组合。接着更可进行接点、接线及多层层间互连的物质(如金属层及层间介电层)的形成制造工艺，以形成在基板210上，并用以连接基板210上不同的组件，以提供电性连接。举例来说，多层层间互连物质包括水平的连接物如接点，以及垂直的连接物如金属线。不同的连接物可由不同的传导物质如铜、钨及/或金属硅化物。在一实施例中，镶嵌(damascene) 或双镶嵌(dual damascene)制造工艺可用以形成连接多层结构的铜线。本发明内容的优点在于借此间隙壁的形成，以在组件尺寸的下降的情况仍能维持精确的组件尺寸或线宽。以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
权利要求
1.一种集成电路装置的制造方法，其特征在于其包括以下步骤 提供一基板；形成一物质层在该基板上； 形成一硬屏蔽图形在该物质层上；形成多个间隙壁在该硬屏蔽图形的多个侧壁上，其中该硬屏蔽图形及上述间隙壁形成一组合硬屏蔽特征图样；以及利用该组合硬屏蔽特征图样做为一刻蚀屏蔽，对该物质层进行图案化。
2.根据权利要求1所述的集成电路装置的制造方法，其特征在于形成上述间隙壁的步骤更包含形成一间隙壁层在该硬屏蔽图形及该基板上；以及对该间隙壁层进行回蚀。
3.根据权利要求1所述的集成电路装置的制造方法，其特征在于该间隙壁层为一含碳层，上述间隙壁为碳氮化硅、碳化硅、碳氧化硅或其组合。
4.根据权利要求2所述的集成电路装置的制造方法，其特征在于该回蚀的步骤为一等离子体刻蚀。
5.根据权利要求1所述的集成电路装置的制造方法，其特征在于上述间隙壁具有一介于1纳米至6纳米的范围的宽度。
6.根据权利要求1所述的集成电路装置的制造方法，其特征在于该硬屏蔽图形具有一第一宽度且上述间隙壁具有一第二宽度，该第二宽度与该第一宽度的一比例介于1/30至 1/5之间。
7.一种集成电路装置的制造方法，其特征在于其包括以下步骤 提供一半导体基板；形成一物质层在该半导体基板上；形成一硬屏蔽层在该物质层上；对该硬屏蔽层进行图案化，以形成一图案化特征图样；形成多个间隙壁在该图案化特征图样的多个侧壁上，其中上述间隙壁及该图案化特征图样形成一组合硬屏蔽图形；以及利用该组合硬屏蔽图形做为一刻蚀屏蔽，对该物质层进行图案化。
8.根据权利要求7所述的集成电路装置的制造方法，其特征在于该物质层为一栅电极层。
9.根据权利要求7所述的集成电路装置的制造方法，其特征在于上述间隙壁具有一介于1纳米至6纳米的范围的宽度。
10.根据权利要求7所述的集成电路装置的制造方法，其特征在于该硬屏蔽层为氧化硅、氮氧化硅或其组合。
11.根据权利要求7所述的集成电路装置的制造方法，其特征在于上述间隙壁为碳氮化硅、碳化硅、碳氧化硅或其组合。
12.—种集成电路装置的制造方法，其特征在于其包括以下步骤 提供一半导体基板；形成多个栅极物质层在该半导体基板上；形成一硬屏蔽层在该栅极物质层上；对该硬屏蔽层进行图案化，以形成一硬屏蔽图形；形成一含碳的间隙壁层在该硬屏蔽图形及该半导体基板上，其中该含碳间隙壁层具有对一刻蚀过程的一高抗蚀性；对该间隙壁层进行回蚀以形成多个间隙壁在该硬屏蔽图形的多个侧壁上，其中上述间隙壁及该间隙壁层形成一组合硬屏蔽图形；利用该组合硬屏蔽图形做为一刻蚀屏蔽，对该栅极物质层进行刻蚀，以形成一栅极结构；在该半导体基板进行一斜向离子注入；在该半导体基板进行多个制造工艺，其中上述制造工艺包含刻蚀；以及在该半导体基板进行一外延成长，以形成邻接于该栅极结构的一多晶层。
13.根据权利要求12所述的集成电路装置的制造方法，其特征在于该间隙壁层进行回蚀步骤为一等离子体刻蚀。
全文摘要
本发明是有关于一种集成电路装置的制造方法，该制造方法包含下列步骤提供半导体基板；形成栅极物质层在半导体基板上；形成硬屏蔽层在栅极物质层上；对硬屏蔽层进行图案化，以形成硬屏蔽图形；形成间隙壁层在硬屏蔽图形上；对间隙壁层进行回蚀以形成间隙壁在硬屏蔽图形的侧壁上；利用间隙壁及硬屏蔽图形做为刻蚀屏蔽，对栅极物质层进行刻蚀以形成一栅极结构；在半导体基板进行斜向离子注入。
文档编号H01L21/28GK102194682SQ20101051723
公开日2011年9月21日 申请日期2010年10月15日 优先权日2010年3月17日
发明者王祥保 申请人:台湾积体电路制造股份有限公司